CN101283548B - 在FlexRay通信组件和FlexRay用户之间的用户接口和用于通过这种接口传输消息的方法 - Google Patents

Abstract

本发明涉及一种在FlexRay通信组件(100)和分配给所述FlexRay通信组件(100)的用户(102)之间的用户接口(204)，所述FlexRay通信组件(100)连接在传输消息所经由的FlexRay通信连接(101)上且包括消息存储器(300)用于中间存储来自所述FlexRay通信连接(101)的或用于所述FlexRay通信连接(101)的消息。为了能够将所述用户(102)以特别节省资源且爱惜资源的方式连接到所述FlexRay通信组件(100)上，建议，所述用户接口(204)具有用于中间存储所述消息的装置(800)。所述装置(800)包括至少一个消息存储器(802)，所述消息存储器(802)具有至所述FlexRay通信组件(100)的第一连接(804)和至所述用户(102)的第二连接(806)。所述消息存储器(802)优选地被构造成双端口RAM。

Description

在FlexRay通信组件和FlexRay用户之间的用户接口和用于通过这种接口传输消息的方法

背景技术

本发明涉及一种在FlexRay通信组件和分配给该FlexRay通信组件的FlexRay用户之间的用户接口。FlexRay通信组件连接在FlexRay通信连接上，通过该FlexRay通信连接传输消息。FlexRay通信组件包括消息存储器用于缓存来自FlexRay通信连接或者针对FlexRay通信连接的消息。

此外本发明涉及一种用于通过用户接口在FlexRay通信组件和配属于该FlexRay通信组件的FlexRay用户之间传输消息的方法。FlexRay通信组件连接在FlexRay通信连接上，通过该FlexRay通信连接传输消息。此外FlexRay通信组件包括消息存储器用于缓存来自FlexRay通信连接或者针对FlexRay通信连接的消息。

在现代机动车中、但也在机械制造中、特别是在机床领域中和在自动化领域中，借助于通信系统和被构造为总线系统的通信连接使控制设备、传感器系统和执行机构的联网在近年来得到迅猛增加。在此可以实现通过将功能分配到多个控制设备上的协同效应。在这种情况下称为分布式系统。不同用户之间的通信越来越多地通过被构造为总线系统的通信系统进行。总线系统上的通信业务量、访问和接收机制以及故障处理通过协议来调节。

为此公知的协议是FlexRay协议，其中目前基于FlexRay协议规范v2.0。FlexRay协议定义了快速的、确定性的且容错的总线系统，特别是用于机动车中。按照FlexRay协议的数据传输根据时分多址(TimeDivisionMultipleAccess，TDMA)方法来进行。通过通信连接的数据传输以定期重复的传输循环来进行，所述传输循环分别被划分成也称为时隙的多个数据帧。给用户或待传输的消息分配有固定的时隙，所述用户或待传输的消息在所述时隙中排他性地访问通信连接。时隙以确定的传输循环重复，从而可以精确地预言通过总线传输消息的时间点并确定性地进行总线访问。

为了最佳地使用用于在总线系统上传输消息的带宽，FlexRay将传输循环(也称为循环(Zyklus)或总线循环)分成静态部分和动态部分。在此，固定的时隙位于总线循环开始时的静态部分中。在动态部分中，时隙被动态地分配。其中现在能够分别仅对于短暂的时间、对于一个或多个所谓的微时间段实现排他性总线访问。只有当在微时间段内进行总线访问时，才将时隙延长所需的时间。因此也即只有也在事实上需要带宽时才消耗带宽。

FlexRay通过通信连接的两个物理上分离的线路以分别最大10MBit/s(10兆波特)的数据速率通信。在此，总线循环每隔5ms、在有些通信系统中甚至每隔2.5ms结束。在此，两个信道对应于特别是OSI(开放式系统体系结构)层模型的物理层。两个信道主要用于冗余地并从而容错地传输消息，但也可以传输不同的消息，于是由此数据速率被加倍。但FlexRay也可以以较低的数据速率被运行。

为了实现同步功能和通过两个消息之间的小间隔来优化带宽，在通信网络中用户或分布式部件需要共同的时基、即所谓的全局时间。为了时钟同步化，在循环的静态部分传输同步消息，其中利用特定算法根据FlexRay规范来如此纠正用户的本地时钟时间，使得所有本地时钟都与全局时钟同步运行。

FlexRay用户(也可以称为FlexRay网络节点或主机(Host))包含用户或主机处理器、FlexRay或通信控制器以及在总线监控情况下所谓的总线监控器。在此，用户处理器提供和处理通过FlexRay通信控制器和FlexRay通信连接所传输的数据。对于在FlexRay网络中的通信来说，可以用例如高达254个数据字节来配置消息或消息对象。

为了将传输消息所经由的FlexRay通信连接与FlexRay用户耦合，在DE102005034744(其在本发明的申请日尚未公开)中使用一种FlexRay通信组件，该FlexRay通信组件通过用户接口连接在用户上并通过另一连接而连接在通信连接上。在此，为了在用户和通信连接之间传输消息，在通信组件中设有用于存储消息的装置。所述传输由状态机来控制。

在通信组件中设有由两部分构成的接口组件，其中一个分组件是用户无关的，另一分组件是用户特定的。用户特定的分组件(也称为客户CPU接口(CIF))使得用户特定的主机CPU形式的客户特定的用户与FlexRay通信组件连接。用户无关的分组件(也称为通用CPU接口(GIF))是通用的、也即公共的CPU接口，通过其可以借助于相应的用户特定的分组件、即客户CPU接口(CIF)使不同的客户特定的主机CPU连接在FlexRay通信组件上。由此能够使通信组件与不同的用户毫无问题地相匹配，因为根据用户只需改变用户特定的分组件，而用户无关的分组件和余下的通信组件则始终可以以相同的方式来构造。因此借助于通信组件得到用于使任意FlexRay用户连接在FlexRay通信连接上的标准接口，其中可以通过简单地改变用户特定的分组件使接口与任意构造的或形成的用户灵活匹配。在此，分组件也可以在一个接口组件内分别以软件、即每个分组件作为软件功能来实现。

FlexRay通信组件中的状态机可以固定地以硬件来布线。同样可以固定地以硬件对序列进行布线。作为替代方案，通信组件中的状态机可以通过接口也由用户自由编程。

信息优选地包含访问类型和/或访问种类和/或访问地址和/或数据大小和/或对数据的控制信息和/或至少一个用于保护数据的信息。

根据现有技术，FlexRay通信组件的消息存储器优选地被实施为单端口RAM(随即存取存储器)。该RAM存储器对消息或消息对象、即真正的有效数据与配置和状态数据一起进行存储。已知的通信组件的消息存储器的准确结构可由所述文献DE102005034744得知。

已表明，只是较慢地并且在用户侧、特别是在主机CPU的所需的计算效率和所需的存储空间方面要求大的资源的情况下来实现在FlexRay通信组件的消息存储器和FlexRay用户之间的消息传输。在FlexRay通信组件和FlexRay用户之间的已知的用户接口情况下，要求主机CPU持续行动(可能是DMA，直接存储器存取(DirectMemoryAccess))，以便将通信组件的消息存储器的新到达的缓冲器内容传送到主机CPU的存储器中。通过所谓的轮询(polling)，主机CPU可以定期地检查，是否有新的消息已被存储在用户接口的消息存储器中。主机CPU不可以直接访问通信组件的消息存储器。这特别是在FlexRay通信连接的数据速率被完全充分利用时表明是不利的。此外为了对寄存器置位等，必须忍受主机CPU的等待时间。

因此本发明所基于的任务在于，提供一种FlexRay通信组件，所述FlexRay通信组件以最佳的方式支持FlexRay网络中的通信，其中应该能够以对于用户或用户处理器来说特别节省资源且爱惜资源的方式将用户连接到FlexRay通信组件上。

为了解决所述任务，基于开头部分所述类型的用户接口建议，用户接口具有用于中间存储在FlexRay通信组件和FlexRay用户之间待传输的消息的装置，其中该装置包括至少一个消息存储器，该消息存储器具有至FlexRay通信组件的第一连接和至用户的第二连接。

发明优点

根据本发明，在用户接口的范围中设有另一消息存储器，在没有或在主机CPU负载最小的情况下可以将FlexRay通信组件的消息存储器的内容传输到所述另一消息存储器中。FlexRay用户的主机CPU可以以最大的速度直接访问用户接口的消息存储器中的镜像数据。在适当地设计用户接口的消息存储器时甚至可以设想，主机CPU还可以在传输循环期间在适当的位置对消息或数据包进行接收并且释放用以发送。整个实施在向FlexRay通信组件的消息存储器中传输方面不需要等待时间，并且仅受限于FlexRay通信组件的消息存储器的接口的功率。

可以设想，将本发明用户接口集成到已有的FlexRay通信组件中。但如果已针对FlexRay标准或者在其它方面证明了FlexRay通信组件，那么在集成新的用户接口的情况下必须重新进行整个证明过程。在这种情况下，值得推荐的是，将用户接口设计成单独的构件或者集成到FlexRay用户中。

因此，根据本发明建议，将数据透明地传输到缓存器中，其中用户的主机CPU在没有或仅有小延迟的情况下对缓存器进行访问。

根据本发明的有利改进方案建议，如此构造用户接口的消息存储器，使得可以通过连接之一以写或读的方式并且同时通过另一连接以读或写的方式对消息存储器进行访问。用户接口的消息存储器有利地被构造为双端口RAM(具有两个端口的随机存取存储器)。在双端口RAM的情况下，可以从两侧同时读访问。本发明中可使用的可能的DP-RAM种类是：

-DP-RAM的一侧可以写，另一侧可以读；

-DP-RAM的一侧可以读和写，另一侧可以读；

-DP-RAM的一侧可以读和写，另一侧可以写；和

-DP-RAM的一侧可以读和写，另一侧可以读和写。

上述第一DP-RAM种类具有最低硬件耗费(门数(GateCount))，所述第四种类具有最高硬件耗费。在不重视可测试性的情况下，所建议的所有RAM都可以用所述第一DP-RAM种类来实现。可能的可测试性要求可能使得有必要使用上述第二至第四DP-RAM种类之一。

这种存储器通常具有分开的地址和数据总线系统以及仲裁逻辑(Arbitrationslogik)，所述仲裁逻辑在同时写操作时引入用于解决冲突的相应措施。通过同时访问，两个在其它方面分开的系统、即一方面FlexRay通信组件并且另一方面FlexRay用户的主机CPU可以利用共同的数据工作，而不在访问速度方面相互受限。

根据本发明的优选实施形式建议，用户接口具有状态机，所述状态机控制在FlexRay通信组件的消息存储器和用户接口的消息存储器之间双向的消息传输。状态机(也可称为State-Machine或有限状态机)负责：以对于主机CPU来说不可见的方式或者在没有主机CPU的帮助下将通信组件的消息存储器的内容传输到用户接口的消息存储器(例如双端口RAM)中。

此外建议，用户接口的消息存储器具有写区域，其中存储有通过FlexRay通信连接待传输的消息；和读区域，其中存储有从FlexRay通信连接待接收的消息。名称“写区域”和“读区域”从用户的主机CPU的角度来选取。要写到FlexRay数据总线上并通过所述FlexRay数据总线传输的数据被存储在缓存器的写区域中，并且从FlexRay数据总线待接收的数据被写入到读存储器中且从那里被读入到用户中。

有利地为用户接口的消息存储器分配寄存器，其中优选地给消息存储器的写区域分配写寄存器并且给消息存储器的读区域分配读寄存器。用户接口的消息存储器(例如双端口RAM)的状态通过寄存器从状态机被传递至FlexRay通信组件。在读该状态寄存器时，已读的比特被复位。通过状态机对从FlexRay通信组件所接收的缓冲器进行传输。在这种情况下，FlexRay通信组件向状态机发信号通知通过用户接口所新接收的缓冲器内容。于是状态机接管缓冲器内容从FlexRay通信组件到消息存储器(例如双端口RAM)的传输。在传输结束时，由状态机在读状态寄存器中显示所进行的传输并可能触发中断。于是主机CPU可以通过读取读状态寄存器来确定：状态机新写哪些读缓冲器。最后由状态机成功传输的缓冲器(按照读和写存储器分别分开)的标识或号码由状态机存储在用户接口的另一寄存器、即所谓的写读位置寄存器中。

通过与读相同的方式对由主机CPU写入到用户接口的消息存储器或双端口RAM中的缓冲器进行传输。与读不同的是，通过对写寄存器的分析来确定待发送的缓冲器。寄存器中的比特号码对应于在传输时的优先级。状态机从下向上扫描寄存器的比特。置为“1”的第一比特的相应缓冲器从消息存储器(例如双端口RAM)被传输到通信组件的消息存储器中。在进行传输之后，写寄存器中的所属比特和缓冲器号被写入到用户接口的写读位置寄存器中。该过程连续进行。所有标有“1”的缓冲器都按照其优先级从消息存储器(例如双端口RAM)被传输到通信组件的消息存储器中。

根据本发明的另一优选的实施形式，用户接口的消息存储器具有足够的存储空间，以便其中至少存放经由FlexRay通信连接的传输循环的数据。经由FlexRay通信连接的传输循环被划分成多个数据帧，其中用户接口的消息存储器有利地具有足够的存储空间，以便其中至少以传输循环的数据帧的最大大小、即所谓的缓冲器(Buffer)存放所述数据帧。优选地，用户接口的消息存储器具有足够的存储空间，以便其中以其最大大小(所谓的缓冲器)存放128个数据帧。于是在这种情况下，给用户接口的消息存储器所分配的寄存器的大小为每数据帧1比特、优选地128比特。通过对写或读寄存器中的比特置位，通知状态机或用户的主机CPU：新数据何时可供使用用于在通信组件的消息存储器的方向上或在主机CPU的存储器的方向上运输。写或读寄存器中的比特可供用户接口的消息存储器(例如双端口RAM)的每个缓冲器使用。

作为本发明任务的另一解决方案，基于开头部分所述类型的方法建议，在FlexRay通信组件和用户之间待传输的消息被中间存储在用户接口的用于中间存储消息的装置中，其中该装置包括至少一个消息存储器，其中可以由FlexRay通信组件和用户同时访问所述消息存储器。对消息存储器或寄存器的同步访问由用户接口的仲裁器来调节。所述同步访问还可以实现通过用户的主机CPU对状态机的配置。

其它优点和有利的扩展方式由权利要求的特征以及说明书中得到。

附图说明

根据以下附图更详细地说明本发明。在此：

图1以示意图的方式示出FlexRay通信系统的通信组件及其与通信连接的连接和通信或主机用户；

图2详细地示出图1的通信组件的具体实施形式及其连接；

图3示出图2的通信组件的消息存储器的结构；

图4至6以示意图的方式示出在从用户到消息存储器的方向上的数据访问的体系结构和过程；

图7至9示出在从消息存储器到用户的方向上的数据访问的体系结构和过程；

图10以示意图的方式示出消息管理器和其中所含有的有限状态机的结构；

图11以示意图的方式示出图1和2的通信组件的部件以及用户和由消息管理器所控制的相应数据路径；

图12示出针对于图11的数据路径在消息存储器上的访问分配；

图13示出根据本发明的第一优选实施形式的本发明用户接口；

图14示出根据本发明的第二优选实施形式的本发明用户接口；

图15示出用于传输来自输入存储器的消息的本发明方法的顺序图；

图16示出用于传输来自发送存储器的消息的本发明方法的顺序图；

具体实施方式

图1示意地示出FlexRay通信组件100，用于将用户或者主机102连接到FlexRay通信连接101、即FlexRay的物理层上。为此，FlexRay通信组件100经由连接107与用户或者用户处理器102相连接和经由连接106与通信连接101相连接。为了一方面在传输时间方面和另一方面在数据完整性方面毫无问题地连接，在FlexRay通信组件中基本上示意地区分三种装置。在此，第一装置105用于存储、尤其是中间存放(Zwischenablage)待传输的消息的至少一部分。第二装置104经由连接107和108被接入用户102和第一装置105之间。同样地，第三装置103经由连接106和109被接入通信连接101和第一装置105之间，由此可以在确保数据完整性时在最佳速度情况下实现灵活地将数据作为消息、特别是FlexRay消息的部分输入到第一装置105或者从其输出。

在图2中再次更详细地以优选实施形式的形式示出所述通信组件100。同样地，更加详细地示出相应的连接106至109。为了将FlexRay通信组件100连接到FlexRay用户102或主机处理器上，第二装置104包含输入端缓冲存储器或输入缓冲存储器201(输入缓冲器IBF)、输出端缓冲存储器或输出缓冲存储器202(输出缓冲器OBF)以及由两部分203和204组成的接口组件，其中分组件203是用户无关的并且第二分组件204是用户特定的。用户特定的分组件204(客户CPU接口(CustomerCPUInterface)，CIF)将用户特定的主机CPU102、即客户特定的用户与FlexRay通信组件相连接。为此，设置双向数据线216、地址线217以及控制输入218。同样地，用219设置中断输出。用户特定的分组件204与用户无关的分组件203(通用CPU接口，GIF)建立连接，也就是说，FlexRay通信组件或FlexRayIP模块具有通用的、即公共的CPU接口203，在所述接口上经由相应的用户特定的分组件204、即客户CPU接口CIF可以连接大量不同的客户特定的主机CPUl02。由此，必须根据用户只改变分组件204，这就意味着明显较低的耗费。CPU接口203和剩下的通信组件100可以以不变的方式来采用。

输入缓冲存储器或输入端缓冲存储器201和输出端缓冲存储器或输出缓冲存储器202可以在一个存储器组件中或者在分离的存储器组件中来构造。在此，输入缓冲存储器201用来中间存储消息用于传输到消息存储器300。在此，优选地如此构造输入缓冲组件201，使得该输入缓冲组件可以存储两个完整的消息，所述消息分别由尤其具有配置数据的头段(HeaderSegment)和数据段或者有效载荷段组成。在此，输入缓冲存储器201以两部分(分缓冲存储器和影子存储器)的方式被构造，由此可以通过交替地写输入缓冲存储器的两个部分或者通过访问交替来加速在用户CPU102和消息存储器300之间的传输。同样地，输出缓冲存储器或输出端缓冲存储器202(输出缓冲器(Output-Buffer)OBF)用来中间存储消息用于从消息存储器300传输到用户CPU102。在此，也如此设计输出缓冲器202，使得可以存储两个完整消息，所述完整消息由尤其具有配置数据的头段和数据段、即有效载荷段组成。这里，输出缓冲存储器202也被分成两部分、即分缓冲存储器和影子存储器，由此这里也可以通过交替地读两个部分或者通过访问交替来加速在用户或主机CPU102和消息存储器300之间的传输。由块201至204组成的第二装置104与第二装置105如所示相连接。

装置105由消息管理器200(消息处理机(MessageHandler)MHD)和消息存储器300(消息RAM)组成。消息管理器200检验或者控制在输入缓冲存储器201以及输出缓冲存储器202和消息存储器300之间的数据传递。该消息管理器完全一样地检验或者控制在另一方向上经由第三装置103的数据传输。消息存储器300优选地被实施为单端口RAM。该RAM存储器与配置数据和状态数据一起存储消息或者消息对象、即真正的数据。消息存储器300的准确结构在图3中进一步示出。

第三装置103由块205至208组成。相应于FlexRay物理层的两个信道，装置103被划分成具有各两个数据方向的两个数据路径。这通过连接213和214来表示，其中示出两个数据方向用于接收(RxA)和发送(TxA)，对于信道A用RxA和TxA来表示以及对于信道B用RxB和TxB表示。用连接215表示可选的双向控制输入端。第三装置103的连接对于信道B经由第一缓冲存储器205和对于信道A经由第二缓冲存储器206实现。这两个缓冲存储器(瞬时缓冲器RAM：RAMA和RAMB)用作用于从(或向)第一装置105传输数据的中间存储器。相应于两个信道，这两个缓冲存储器205和206分别与接口组件207和208连接，所述接口组件包含由发送/接收移位寄存器和FlexRay协议有限状态机组成的FlexRay协议控制器或者总线协议控制器。因此，两个缓冲存储器205和206用作中间存储器用于在接口组件的移位寄存器或者FlexRay协议控制器207和208与消息存储器300之间传输数据。这里有利地也通过每个缓冲存储器205或者206存储数据字段、即两个FlexRay消息的有效载荷段或者数据段。

此外在通信组件100中用209表示全局时间单元(GlobalTimeUnitGTU)，所述全局时间单元负责显示在FlexRay中的全局时间光栅(Zeitraster)、即Mikrotick(微节拍)μT和Makrotick(宏节拍)MT。同样地，经由全局时间单元209来调节循环计数器的容错时钟同步和在FlexRay的静态和动态段的时间流程的检验。用块210表示通用系统控制(系统通用控制装置(SystemUniversalControl)SUC)，通过所述通过系统控制装置检验和控制FlexRay通信控制器的运行模式。唤醒(Wakeup)、启动(Startup)、再集成或集成、正常运行(normaloperation)和被动运行(passiveoperation)属于此。

块211示出网络和错误管理(NetworkandErrorManagementMEM)，正如在FlexRay协议规范v2.0中所描述的。最后，块212示出中断控制装置(InterruptControlINT)，所述中断控制装置管理状态和错误中断标志(statusanderrorinterruptflags)并且检验或者控制通向用户CPU102的中断输出端219。此外，块212包用于产生时间中断或者定时器中断的绝对的和相对的定时器或者计时器。

对于FlexRay网络中的通信，消息对象或者消息(消息缓冲器)可以用直至254个数据字节来配置。消息存储器300尤其是消息RAM存储器(消息RAM)，所述消息RAM存储器例如可以存储直至最大128个消息对象。涉及处理或者管理消息自身的所有功能都针对消息管理器或者消息处理机200予以实现。这例如是接受过滤、在两个FlexRay协议控制器块207和208与消息管理器300、即消息RAM之间传递消息以及检验发送顺序和提供配置数据或者状态数据。

外部CPU、即用户处理器102的外部处理器可以经由用户接口204与用户特定的部分204直接访问FlexRay通信组件100的寄存器。在此，使用多个寄存器。使用这些寄存器，用以配置和控制FlexRay协议控制器、即接口组件207和208、消息管理器(消息处理机MHD)200、全局时间单元(GlobalTimeUnitGTU)209、通用系统控制器(系统通用控制器SUC)210、网络和错误管理单元(NetworkandErrorManagementUnitNEM)211、中断控制器(InterruptControllerINT)212以及对消息RAM、即消息存储器300的访问并且还显示相应的状态。在图4至6和7至9中至少还进一步探讨这些寄存器的部分。这种所述的FlexRay通信组件100能够实现FlexRay规范v2.0的简单转换，由此可以简单地产生带有相应FlexRay功能性的ASIC或者微控制器。

通过所述FlexRay通信组件100可以完全支持FlexRay协议规范、特别是v2.0，并且因此可以配置例如高达128个消息或消息对象。在此得到可灵活配置的消息存储器用于根据消息的相应数据字段或数据区的大小来存储不同数量的消息对象。也即因此可以有利地配置具有不同长度的数据字段的消息或消息对象。在此，消息存储器300有利地被构造为FIFO(先进先出)，使得产生可配置的接收FIFO。存储器中的每个消息或每个消息对象都可以被配置成接收存储器对象(接收缓冲器)、发送存储器对象(发送缓冲器)或可配置的接收FIFO的一部分。同样可以对FlexRay网络中的帧ID、信道ID和循环计数器进行接受性过滤。因此可以有利地支持网络管理。此外有利地设置可屏蔽的模块中断。

在图3中详细描述了对消息存储器300的划分。对于FlexRay通信控制器的按照FlexRay协议规范所要求的功能性，需要消息存储器用以提供待发送的消息(发送缓冲器Tx)以及存储无误接收的消息(接收缓冲器Rx)。FlexRay协议允许具有数据域、即有效载荷域为0至254个字节的消息。正如在图2中所示的，消息存储器300是FlexRay通信组件100的部分。接下来描述的方法以及相应的消息存储器300描述了特别是在使用随机存储存储器(RAM)的情况下对待发送的消息以及所接收到的消息的存储，其中通过所述的机制可能的是，在预先规定大小的消息存储器中存储可变数量的消息。在此，可存储的消息的数量取决于各个消息的数据域的大小，由此一方面可以最小化所需要的存储器的大小而不限制消息的数据域的大小，并且另一方面实现对存储器的最佳利用。接下来，现在应该为FlexRay通信控制器进一步描述对尤其基于RAM的消息存储器300的可变划分。

为了实施，现在示例性地预先规定消息存储器具有n比特(例如8、16、32等等)的确定的字宽以及m个字的预先规定的存储深度(m，n为自然数)。在此，消息存储器300被划分成两段、即头段(HeaderSegment)HS和数据段DS(有效载荷部分、有效载荷段)。因此，每条消息被加以头域HB和数据域DB。因此，为消息0、1至k(k是自然数)加以头域HB0、HB1至HBk和数据域DB0、DB1至DBk。因此在消息中，在第一和第二数据之间进行区分，其中第一数据对应于关于FlexRay消息的配置数据和/或者状态数据并且分别被存放在头域HB(HB0，HB1，...，HBk)内。对应于应该被传输的真正有效数据的第二数据相应地被存放在数据域(DB0，DB1，...，DBk)内。因此，对于每条消息的第一数据产生第一数据范围(以比特、字节或者存储字来度量)并且对于消息的第二数据产生第二数据范围(同样地以比特、字或者存储字来度量)，其中每条消息的第二数据范围可能不同。在头段HS和数据段DS之间的划分现在在消息存储器300中是可变的，也就是说在所述区域之间不存在预先规定的界限。在头段HS和数据段DS之间的划分取决于消息的数量k以及一个消息或者所有k个消息总计的第二数据范围、即真正有效数据的范围。现在给相应消息的配置数据KD0、KD1至KDk分别直接分配指针元件或者数据指针DP0、DP1至DPk。在特定的扩展方案中，给每个头域HB0、HB1至HBk分配固定数量的存储字、这里为两个，使得配置数据KD(KD0，KD1，...，KDk)和指针元件DP(DP0，DP1，...，DPk)总是一起被存放在头域HB中。具有头域HB的头段HS紧接用于存储真正的消息数据D0、D1至Dk的数据段DS，其中所述头段HS的大小或者第一数据范围取决于待存储消息的数量k。所述数据段(或者数据部分)DS在其数据范围内取决于所存放的消息数据的相应数据范围，在这例如在DB0中六个字，DB1中一个字和在DBk中两个字。因此，相应指针元件DP0、DP1至DPk总是指向开始，即指向相应数据域DB0、DB1至DBk的初始地址，在所述数据域中存放有相应消息0、1至k的数据D0、D1至Dk。因此，消息存储器300在头段HS和数据段DS之间的划分是可变的，并且取决于消息本身的数量k以及消息的相应数据范围和因此取决于总的第二数据范围。如果配置较少的消息，那么头段HS较小，并且在消息存储器300中变为空闲的区域可以作为对用于存储数据的数据段DS的补充来使用。通过这种可变性可以确保最佳的存储器充分利用，因而使用较小的存储器也是可能的。空闲的数据段FDS、特别是其大小同样地取决于所存储的消息的数量k的组合和消息的相应第二数据范围，因而是最小并且甚至可能是0。

除了使用指针元件之外，还可能将第一和第二数据、即配置数据KD(KD0，KD1，...，KDk)和真正的数据D(D0，D1，...，Dk)以可预先规定的顺序来存放，使得头域HB0至HBk在头段HS中的顺序和数据域DB0至DBk在数据段DS中的顺序分别相同。于是在有些情况下甚至可以放弃指针元件。

在特别的扩展方案中，给消息存储器分配错误识别发生器、特别是奇偶位发生器元件和错误识别校验器、特别是奇偶位校验元件，用以通过每存储字或者每区域(HB和/或者DB)可以恰恰尤其作为校验位一起存放校验和，来确保在HS和DS中所存储的数据的正确性。其它的检验识别、例如CRC(循环冗余校验(CyclicRedundancyCheck))或者还有更强大的识别、如ECC(错误代码校正(ErrorCodeCorrection))是可设想的。因此针对消息存储器的确定划分给出以下优点：

用户可以在编程时决定，他是否想要使用更多数量的具有小数据字段的消息或他是否想要使用较少数量的具有大数据字段的消息。在配置具有不同大小的数据域的消息时，最佳地充分使用现有的存储器空间。用户有可能将数据存储区域共同用于不同的消息。

在集成电路上实现通信控制器的情况下，可以通过匹配所使用的存储器的存储深度(字的数量m)来使消息存储器300的大小与应用的需求相匹配，而不改变通信控制器的其它功能。

此外，现在根据图4至6以及7至9进一步描述主机CPU访问、即经由缓冲存储器装置201和202对配置数据或者状态数据和真正数据的写和读。在此目的是，这样地建立关于数据传输的解耦合，使得可以保证数据完整性并且同时确保高的传输速度。对这些过程的控制通过消息管理器200进行，这随后将在图10、11和12中还要进一步说明。

在图4、5和6中，首先进一步解说通过用户CPU102的主机CPU经由输入缓冲端存储器201对消息存储器300的写访问。为此，图4再一次示出通信组件100，其中出于一目了然的原因，仅示出通信组件100的在这相关的部分。这一方面是负责流程控制的消息管理器200以及两个控制寄存器403和404，所述控制寄存器如所示可以被安排在通信组件100中的消息管理器200之外，但是也可以包含在消息管理器200本身之中。403在此表示输入端请求寄存器(输入缓冲命令请求寄存器(InputBufferCommandRequestRegister))和404表示输入端屏蔽寄存器(输入缓冲命令屏蔽寄存器(InputBufferCommandMaskRegister))。因此，主机CPU102对消息存储器300(消息RAM)的写访问经由中间连接的输入端缓冲存储器201(输入缓冲器(InputBuffer))进行。该输入端缓冲存储器201现在以划分的方式或者以成倍的方式来设计，而且作为分缓冲存储器400和属于分缓冲存储器的影子存储器401。因此可以如接下来所描述的那样实现主机CPU102对消息存储器300的消息或者消息对象或数据的连续访问，并且从而确保数据完整性和加速传输。

对访问的控制经由输入端请求寄存器403和经由输入端屏蔽寄存器404进行。在寄存器403中在图5中用数字0至31在这示例性地为32比特的宽度示出403中的相应比特位置(Bitstelle)。同样适用于寄存器404和图6的屏蔽寄存器404中的比特位置0至31。

现在示例性地，寄存器403的比特位置0至5、15、16至21和31在流程控制方面获得特殊的功能。因此，在寄存器403的比特位置0至5中可录入标识IBRH(输入缓冲请求主机(InputBufferRequestHost))作为消息标识。同样地，在寄存器403的比特位置16至21中可录入标识IBRS(输入缓冲请求影子(InputBufferRequestShaddow))。同样地，在403的寄存器位置15中录入IBSYH和在403的寄存器位置31中录入IBSYS作为访问标识。还标出寄存器404的位置0至2，其中在0和1中用LHSH(载荷头部分主机(LoadHeaderSectionHost))和LDSH(载荷数据部分主机(LoadDataSectionHost))录入其它的标识作为数据标识。所述数据标识在这以最简单的形式、即分别作为一个比特来构成。在寄存器404的比特位置2中用STXRH(设置传输X请求主机(SetTransmissionXRequestHost))写入开始标识。此外，现在描述经由输入端缓冲器201对消息存储器300的写访问的流程。

主机CPU102把待传递的消息的数据写入输入端缓冲存储器201中。在此，主机CPU102仅仅为消息存储器300的头段HS写消息的配置和头数据KD或者仅仅为消息存储器300的数据段DS写消息的待传输的真正数据D或者写两者。应该传输消息的哪一部分、即配置数据和/或者真正数据，通过在输入端屏蔽寄存器404中的特定数据标识LHSH和LDSH来确定。在此，通过LHSH(载荷头部分主机)确定是否传输头数据、即配置数据KD，通过LDSH(载荷数据部分主机)确定是否应该传输数据D。通过输入端缓冲存储器201以两部分的方式用分缓冲存储器400和属于其的影子存储器401来构成并且应该进行相互访问，设置两个其它的数据标识区域作为LHSH和LDSH的相应物(Gegenstück)，所述两个其它的数据标识区域现在与影子存储器401有关。在寄存器404的比特位置16和17中的所述数据标识用LHSS(载荷头部分影子)和LDSS(载荷数据部分影子)来表示。因而，通过这些来控制与影子存储器401有关的传输过程。

如果现在在输入端屏蔽寄存器404的比特位置2中设置开始比特或者开始标识STXRH(设置传输X请求主机)，那么在成功地传递了消息存储器300中的分别待传输的配置数据和/或者真正数据之后，自动为相应的消息对象设置发送请求(传输请求(TransmissionRequest))。也就是说，通过该开始标识STXRH来控制、特别是开始对待传输的消息对象的自动发送。

为此相应地对于影子存储器401的相应物是开始标识STXRS(设置传输X请求影子)，其示例地包含在输入端屏蔽寄存器404的比特位置18中并且这里在最简单的情况下也刚好作为一个比特来构造。STXRS的功能类似于STXRH的功能，仅仅涉及影子存储器401。

如果主机CPU102将消息标识、特别是消息存储器300中的消息对象的号码写入输入端请求寄存器403的比特位置0至5中、也即按照IBRH来写，那么交换输入端缓冲存储器201的分缓冲存储器400和所属的影子存储器401，或者交换主机CPU102和消息存储器300对两个分存储器400和401的相应访问，正如通过半圆形箭头表示的那样。在此，例如还开始数据传递、即向消息存储器300的数据传输。向消息存储器300的数据传输本身从影子存储器401进行。同时交换寄存器区域IBRH和IBRS。同样地，对于LHSS和LDSS交换LHSH和LDSH。同样地交换STXRH与STXRS。因而，IBRS指示消息的标识、即对于该一次传输的消息对象号码、即进行中的从影子存储器401的传递或者是哪一个消息对象、即消息存储器300中的哪一个区域最后从影子存储器401获得了数据(KD和/或者D)。通过在输入端请求寄存器403的比特位置31中的标识(在这又例如1比特)IBSYS(输入缓冲忙碌影子(InputBufferBusyShadow))显示，刚刚是否进行了有影子存储器401参与的传输。因此，例如在IBSYS＝1的情况下正好从影子存储器401传输并且在IBSYS＝0的情况下就不是。该比特IBSYS例如通过写IBRH、即寄存器403中的比特位置0至5来被置位，用以显示，在影子存储器401和消息存储器300之间的传递在进行中。在结束向消息存储器300的该数据传输之后，IBSYS重新被复位。

在从影子存储器401的数据传递刚好进行时，主机CPU102可以将下一待传递的消息写入输入端缓冲存储器201或者分缓冲存储器400中。借助于例如在寄存器403的比特位置15中的另一访问标识IBSYH(输入缓冲忙碌主机)，标识还可以被进一步完善。如果在影子存储器401和消息存储器300之间的传输进行期间、即IBSYS＝1时，主机CPU102刚好写IBRH、即寄存器403的比特位置0至5，那么在输入端请求寄存器403中的IBSYH被置位。一旦进行中的传递、即进行中的传输结束，就开始所请求的传递(通过STXRH的请求，参见上面)并且将比特IBSYH复位。比特IBSYS在整个时间期间保持置位，用以显示，数据被传递到消息存储器300。在此，所有实施例的所有被使用的比特也可以被构成为具有多于一个比特的标识。出于存储和处理经济原因，一比特(Ein-bit)解决方案是有利的。

如此描述的机制允许，主机CPU102连续地将数据传递到位于消息存储器300中的由头域HB和数据域DB组成的消息对象，其前提是，主机PCU102对输入端缓冲存储器201的访问速度小于或者等于FlexRay-IP模块、即通信组件100的内部数据传递速率。

现在在图7、8和9中进一步解说由主机CPU或者用户CPU102经由输出端缓冲存储器或输出缓冲存储器202对消息存储器300的读访问。对此，图7再一次示出通信组件100，其中为了一目了然起见，在这也仅仅示出通信组件100的相关部分。这一方面是负责流程控制的消息管理器200以及两个控制寄存器703和704，所述控制寄存器正如所描述的那样可以被安排在通信组件100中的消息管理器200之外，但也可以包含在消息管理器200本身之内。在此，703表示输出端请求寄存器(输出缓冲命令请求寄存器(OutputBufferCommandRequestRegister))和704表示输出端屏蔽寄存器(输出缓冲命令屏蔽寄存器(OutputBufferCommandMaskRegister))。因此，主机CPU102对消息存储器300的读访问经由中间连接的输出端缓冲存储器202(输出缓冲器(OutputBuffer))进行。该输出端缓冲存储器202现在同样地以划分的方式或者以成倍的方式来设计，而且作为分缓冲存储器701和属于分缓冲存储器的影子存储器700。因此，在这也可以正如接下来所描述的那样实现主机CPU102对消息存储器300的消息或者消息对象或数据的连续访问并且因此确保数据完整性和现在在从消息存储器300到主机102的相反方向上的加速传输。对访问的控制经由输出端请求寄存器703和经由输出端屏蔽寄存器704进行。在寄存器703中这里也用数字0至31示例性地对于32比特的宽度示出703中的相应比特位置(参见图8)。同样适用于寄存器704和704中的比特位置0至31(参见图9)。

现在示例性地，寄存器703的比特位置0至5、8和9、15和16至31在读访问的流程控制方面获得特殊的功能。因此，在寄存器703的比特位置0至5中可录入标识OBRS(输出缓冲请求影子(OutputBufferRequestShadow))作为消息标识。同样地，在寄存器703的比特位置16至21中可录入标识OBRH(输出缓冲请求主机(OutputBufferRequestHost))。在寄存器703的比特位置15中可录入标识OBSYS(输出缓冲忙碌影子(OutputBufferBusyShadow))作为访问标识。也标出输出屏蔽寄存器704的位置0和1，其中在比特位置0和1中用RDSS(读数据部分影子(ReadDataSectionShadow))和RHSS(读头部分影子(ReadHeaderSectionShadow))录入其它的标识作为数据标识。例如在比特位置16和17用RDSH(读数据部分主机(ReadDataSectionHost))和RHSH(读头部分主机(ReadHeaderSectionHost))设置其它的数据标识。所述数据标识在这也示例性地以最简单的形式、即分别作为一个比特来构成。在寄存器703的比特位置9中录入开始标识REQ。此外，设置切换标识VIEW，该切换标识示例性地被录入寄存器703的比特位置8中。

主机CPU102请求来自消息存储器300的消息对象的数据，其方式是，所述主机CUP102将所希望的消息的标识、即特别是所希望的消息对象的号码按照OBRS、也即写入寄存器703的比特位置0至5中。在这种情况下，主机CPU102可以如在相反方向上那样或者只读消息的状态或者配置和头数据KD、即从头域来读或者只读消息的待传输的真正数据D、即从数据域来读或者也可以读两者。应该传输数据的哪一部分、即从头域和/或者数据域，在这与相反方向相比通过RHSS和RDSS来确定。也就是说，RHSS说明是否应该读头数据并且RDSS说明是否应该读真正的数据。

开始标识用于开始从消息存储器300向影子存储器700的传输。也就是说，如果正如在最简单的情况下使用一个比特作为标识，那么通过对输出请求寄存器703中的比特位置0中的比特REQ置位来开始从消息存储器300向影子存储器700的传输。进行中的传输又通过访问标识、这里又在最简单的情况下通过寄存器703中的比特OBSYS来显示。为了避免冲突，如果只有当OBSYS没有被置位、也即刚好没有发生进行中的传输时，才可以对比特REQ置位，则是有利的。于是在这也实现在消息存储器300和影子存储器700之间的消息传递。真正的流程现在一方面与相反方向可比较地正如以下在图4、5和6中所描述的那样被控制(互补的寄存器占用)和进行或者在变型方案中通过附加的标识、即寄存器703的比特位置8中的切换标识VIEW。也就是说，在结束传输之后，对比特OBSYS复位并且通过对输出请求寄存器703中的比特VIEW置位来交换分缓冲存储器701和所属的影子存储器700或者交换对其的访问并且主机CPU102现在可以从分缓冲存储器701中读出从消息存储器300所请求的消息对象、即相应的消息。在此与在图4至6中的相反传输方向可比较地，这里也交换寄存器单元OBRS和OBRH。同样地，对于RHSH和RDSH交换RHSS和RDSS。作为保护机制，这里还可以规定，只有当OBSYS没有被置位、即没有发生进行中的传输时，才可以对比特VIEW置位。

因此主机CPU102对消息存储器300的读访问经由中间连接的输出端缓冲存储器202进行。该输出端缓冲存储器202与输入端缓冲存储器相同地以成倍的方式或者以两部分的方式来设计，用以确保主机CPU102对在消息存储器300中所存放的消息对象的连续访问。这里还获得高度的数据完整性和加速传输的优点。

通过使用所描述的输入端缓冲器和输出端缓冲器201、202来保证，主机CPU102尽管模块内部的等待之间仍可以无中断地对消息存储器300进行访问。

为了保证所述数据完整性，通过消息管理器200(消息处理机MHD)在通信组件100中进行数据传输、特别是转发。为此在图10中示出了消息管理器200。消息管理器200从其功能性方面可以通过多个状态机或者状态自动机、即有限自动机、所谓的有限状态机(FSM(Finite-State-Machine))来表示。在此，设置至少三个状态机和在特殊的实施形式中四个有限状态机。第一有限状态机是IOBF-FSM并且用501(输入/输出缓冲状态机(Input/OutputBufferStateMahine))来表示。该IOBF-FSM也可以关于输入端缓冲存储器201或者输出端缓冲存储器202的每个传输方向被划分成两个有限状态机、即IBF-FSM(输入缓冲器(InputBuffer)FSM)和OBF-FSM(输出缓冲器(OutputBuffer)FSM)，由此最多五个状态自动机(IBF-FSM，OBF-FSM，TBF1-FSM，TBF2-FSM，AFSM)是可设想的。但是，优选地可以设置一个公共的IOBF-FSM。第二有限状态机这里在优选的实施例中被划分成两个块502和503并且操作关于存储器205和206的两个信道A和B，正如对图2所描述的。在此，可以设置有限状态机，用以操作两个信道A和B或者正如在优选的形式中那样用502表示的有限状态机TBF1-FSM(瞬时缓冲器1(206，RAMA)状态机)用于信道A和用503表示的TBF2-FSM(瞬时缓冲器2(205，RAMB)状态机)用于信道B。

用500表示的仲裁有限状态机(Arbiter-Finite-State-Machine)、即所谓的AFSM用于在优选的实施例中控制三个有限状态机501-503的访问。数据(KD和/或者D)以通过时钟脉冲装置、例如VCO(压控振荡器(VoltageControlledOszillator))、振荡石英等等所产生的或者从其所匹配的时钟脉冲(Takt)在通信组件100中被传输。在此，时钟脉冲T可以在组件中产生或者从外面、例如作为总线时钟脉冲被预先规定。所述仲裁有限状态机AFSM500把对消息存储器300的访问交替地给予三个有限状态机501-503之一分别尤其是一段时钟脉冲周期T。也就是说，可供使用的时间根据各个状态自动机501、502、503的访问请求在请求状态自动机上予以划分。如果进行仅仅一个有限状态机的访问请求，那么该有限状态机得到访问时间的100％、即所有时钟脉冲T。如果进行两个状态自动机的访问请求，那么每个有限状态机得到访问时间的50％。如果最后进行三个状态自动机的访问请求，那么每个有限状态机得到访问时间的1/3。由此使分别可供使用的带宽最佳地得以使用。

第一有限状态机501、即IOBF-FSM在需要时执行以下动作：

-从输入端缓冲存储器201向消息存储器300中的所选择的消息对象的数据传递。

-从消息存储器300中的所选择的消息对象向输出端缓冲存储器202的数据传递。

信道A的状态机502、即TBF1-FSM执行以下动作：

-从消息存储器300中的所选择的消息对象向信道A的缓冲存储器206的数据传递。

-从缓冲存储器206向消息存储器300中的所选择的消息对象的数据传递。

-对消息存储器300中的适当的消息对象的搜寻，其中在接收的情况下在接受过滤的范围内搜索用于存储在信道A上所接收到的消息的消息对象(接收缓冲器(ReceiveBuffer))和在发送的情况下搜索在信道A上待发送的下一消息对象(发送缓冲器(TransmitBuffer))。

与此类似的是TBF2-FSM、即在块503中信道B的有限状态机的动作。该有限状态机执行从消息存储器300中的所选择的消息对象向信道B的缓冲存储器205的数据传递和从缓冲存储器205向消息存储器300中的所选择的消息对象的数据传递。搜索功能也类似于TBF1-FSM，搜索在消息存储器300中适当的消息对象，其中在接收的情况下在接受过滤的范围内搜索用于存储在信道B上所接收到的消息的消息对象(接收缓冲器)和在发送的情况下搜索在信道B上待发送的下一消息或者消息对象(发送缓冲器)。

在图11中现在再次示出流程和传输通路。三个状态机501-503控制在各个部分之间的相应数据传输。在此，又用102表示主机CPU，用201表示输入端缓冲存储器和用202表示输出端缓冲存储器。用300表示消息存储器和用206与205表示信道A和信道B的两个缓冲存储器。接口元件207和208同样地被表示。用501表示的第一状态自动机IOBF-FSM控制数据传递Z1A和Z1B、即从输入端缓冲存储器201向消息存储器300和从消息存储器300向输出端缓冲存储器202。在此，数据传输经由具有字宽例如为32比特的数据总线进行，其中每种其它的比特数也是可能的。同样适用于在消息存储器和缓冲存储器206之间的传输Z2。该数据传输通过TBF1-FSM、即信道A的状态机502控制。在消息存储器300和缓冲存储器205之间的传输Z3通过状态自动机TBF2-FSM、即503控制。这里还进行具有示例性带宽为32比特的数据总线上的数据传递，其中这里每种其它的比特数也是可能的。通常情况下，完整的消息对象经由所述传输通路的传递需要多个时钟脉冲周期T。因此，通过仲裁器、即AFSM500进行关于时钟脉冲周期T对传输时间的划分。因此在图11中示出了在由消息处理机200所检验的存储器组件之间的数据路径。为了保证在消息存储器300中所存储的消息对象的数据完整性，应该有利地在同一时间仅仅在所示路径、即Z1A和Z1B以及Z2和Z3之一上同时交换数据。

在图12中，示例性地示出，可供使用的系统时钟脉冲T如何由仲裁器、即AFSM500在三个请求状态自动机上进行划分。在阶段1(I)，进行状态自动机501和状态自动机502的访问请求，也就是说，总时间分别对半地在两个请求状态自动机上予以划分。关于在阶段1(I)中的时钟脉冲周期，这意味着，状态自动机501在时钟脉冲周期T1和T3中获得访问并且状态自动机502在时钟脉冲周期T2和T4中获得访问。在阶段2(II)，进行仅仅通过状态自动机501的访问，使得所有三个时钟脉冲周期、即从T5至T7的访问时间的100％分摊到IOBF-FSM。在阶段3(III)，进行所有三个状态自动机501至503的访问请求，使得实现总访问时间的三等分。于是仲裁器AFSM500例如如此分配访问时间，使得在时钟脉冲周期T8和T11中有限状态机501获得访问，在时钟脉冲周期T9和T12中有限状态机502获得访问并且在时钟脉冲周期T10和T13中有限状态机503获得访问。最后在阶段4(IV)，进行通过两个状态自动机502和503对所述通信组件100的两个信道A和B的访问，使得实现时钟脉冲周期T14和T16向有限状态机502和在时钟脉冲周期T15和T17中向有限状态机503的访问分配。

因此，仲裁状态自动机AFSM500负责，如果三个状态机501-503中多于一个的状态机提出用于访问消息存储器300的请求，将访问按时钟脉冲和交替地在请求状态机501-503上进行分配。这种实施方式保证在消息存储器300中所存放的消息对象的完整性、即数据完整性。例如如果主机CPU102将经由输出端缓冲存储器202读取消息对象，而刚好所接收到的消息被写入该消息对象中，那么根据首先开始了哪个请求来读取或者旧的状态或者新的状态，而消息存储器300中的消息对象中的访问本身不冲突。

所描述的方法使主机CPU102在进行的运行中能够读或者写在消息存储器300中的每个任意的消息对象，而所选择的消息对象由对在FlexRay总线101的两个信道上的数据交换的参与而在主机CPU102的访问持续时间被锁定(缓冲器锁定(BufferLocking))。同时，通过以时钟脉冲方式换调(Verschachtelen)访问来保证在消息存储器300内所存放的数据的完整性并且还通过充分使用完全的带宽来提高传输速度。

由此FlexRay通信组件100以最佳的方式支持FlexRay网络中的通信，并且为了能够以对于用户102或主机CPU来说特别节省资源和爱惜资源的方式将FlexRay通信组件100连接到用户上，根据本发明建议一种特殊设计的用户接口204，该用户接口将在图13中详细地予以说明。接口204具有装置800用于中间存储在FlexRay通信组件100和FlexRay用户102之间待传输的消息。装置800包括至少一个消息存储器802，该消息存储器802具有至FlexRay通信组件100的第一连接804和至用户102的第二连接806。存储器装置800的消息存储器802优选地被实施为双端口RAM。该消息存储器802包括：写区域(W)，其中存放有通过FlexRay通信连接101待传输的消息；和读区域(R)，其中存放有从FlexRay通信连接101所接收的消息。消息存储器802至少以如此大小来构造，使得具有用于存储总线循环的全部消息的足够的存储空间。优选地，存储器802具有用于128个缓冲器的足够的存储空间(数据帧(所谓的帧)的最大大小)。

此外用户接口204具有第二装置808，该第二装置包括用于确保数据完整性的实体(Instanz)810(仲裁器ARB)和至少一个状态机812(状态机SM)，其中所述实体810调节对用户接口204的消息存储器802的访问顺序。通过状态机812，对于用户102或主机CPU来说不可见地将FlexRay通信组件100的消息存储器300的内容传输到接口204的DPRAM消息存储器802中。主机CPU可以以最大的速度直接访问DPRAM802中的镜像数据。

通过例如被构造为总线系统的连接824，在通信组件100和用户接口204的总线仲裁器810之间交换数据、地址和控制数据。通过例如被构造为总线系统的连接826，在用户接口204的总线仲裁器810和用户102或主机CPU之间交换数据、地址和控制数据。通过例如被构造为总线系统的连接806，在用户接口204的存储器装置800和用户102或主机CPU之间交换数据、地址和控制数据。在仲裁器810和状态机812之间通过可以被构造为总线系统的连接834交换数据、地址和控制数据。一旦在存储器802中接收了来自通信组件100的消息存储器300的缓冲器，就可以通过连接828将中断传输至用户102或主机CPU(DP缓冲器-接收中断信号)。通过连接830，接口204的状态机812被通知新总线循环的开始(新循环信号)。通过连接820，接口204的状态机812被通知：在通信组件100的消息存储器300中已接收了新的缓冲器(缓冲器_接收信号)，且状态机812促使将该新的缓冲器传输到接口204的消息存储器802中。最后，状态机812通过连接832获得来自通信组件100的时钟脉冲信号用于对其活动与在整个系统100、101、102、204中的余下的过程进行控制和协调。

给用户接口204的消息存储器802分配有寄存器，其中优选地给消息存储器802的写区域W分配写寄存器(DP/状态寄存器W)814，给消息存储器802的读区域R分配读寄存器(DP/状态寄存器R)816。用户接口204的消息存储器802的状态通过寄存器814、816从状态机812传递至FlexRay通信组件100。状态寄存器814、816的大小优选地取决于消息存储器802的大小或者可中间存储于其中的消息的数量。就大小为128个缓冲器的存储器802而言，寄存器814、816的大小优选地为128比特，其中给寄存器814、816的每个比特分别分配存储器802的缓冲器。在读状态寄存器时，已读的比特被复位。最后从状态机812成功传输的缓冲器的标识或号码(分别按照读和写存储器分开地)从状态机812被存放在用户接口204的另一寄存器818、所谓的写读位置寄存器中。

以由两个双端口状态寄存器(DP-状态)814、816控制的方式，主机CPU102还可以在总线循环期间在适当的位置接收数据包并释放用于发送。也就是说，借助于状态机812可以在总线循环内对要存放在中间存储器802中的消息进行优化或受限的预处理，以便进一步加速对所存放的消息的访问。对消息的预处理优选地被限制于消息的形式和外表，例如被限制于消息存储在消息存储器802中的位置。优选地不对消息的内容进行分析且不进行相应的内容有关的预处理。主机CPU通过本发明的用户接口204以自由选择的方式访问FlexRay通信组件100的消息存储器300的内容。

关于将消息存放在消息存储器802中和从消息存储器802中调用消息的整个实施在数据传输方面无需等待时间。传输速度或传输速率仅受限于消息存储器802的DPRAM接口的功率。对缓冲器的实时操作也是可能的。

为了发起从用户接口204的消息存储器802(例如DP-RAM)向通信组件100的消息存储器300(例如MRAM)的数据传输，由主机CPU102对写寄存器(DP/状态寄存器W)814中的比特进行置位。

针对于从状态机812要传输至通信组件100的缓冲器，由主机CPU102将相应的标识写到写寄存器(DP/状态/W寄存器)814中，例如其方式是针对于待传输的缓冲器对相应的比特进行置位。状态机812将在写寄存器814中(例如通过对比特进行置位)被标记的所有缓冲器传输到通信组件100的消息存储器300中。

由通信组件100通过缓冲器/接收信号(Buffer/received-Signal)发起从通信组件100的消息存储器300(例如MRAM)向用户接口204的消息存储器802(例如DP-RAM)的数据传输。在状态机812已经从通信组件100询问了待传输的缓冲器之后，该状态机将所述缓冲器从消息存储器300(例如MRAM)传输至消息存储器802(例如DP-RAM)。在传输结束时，由状态机812对读寄存器816(DP/状态寄存器R)中的相应的比特进行置位。附加地，在传输结束时，状态机812还可以触发对主机CPU102的中断。

以与读相同的方式对由主机CPU102写入用户接口204的消息存储器802中的缓冲器进行传输。与读不同的是，通过对读寄存器816(DP/状态/R寄存器)的分析来确定待发送的缓冲器。寄存器816中的比特号码对应于传输时的优先级。状态机812从下向上扫描寄存器816的比特。被置位为“1”的第一比特的对应缓冲器从用户接口204的消息存储器802传输到通信组件100的消息存储器300中。在进行传输之后，读寄存器816中的所属比特和缓冲器号码被写入写读位置寄存器(DP/R-pos寄存器)818中。该过程连续进行。所有标有“1”的缓冲器都按照其优先级从消息存储器802被传输到通信组件100的消息存储器300中。

在图13的实施例中，FlexRay通信组件100和本发明的用户接口204是两个单独的部件。用于在通信组件100的消息存储器300和用户接口204的消息存储器802之间传递数据的状态机812在没有主机CPU102协助的情况下将通信组件100的消息存储器300的缓冲器传递到用户接口204的消息存储器802中。DPRAM802在一侧直接与状态机812连接，在另一侧与主机CPU102连接。两侧可以在没有延迟的情况下访问DPRAM802。DPRAM802的状态通过DP/状态/R寄存器816从状态机812被传输至主机CPU102。从状态机812待传输至通信组件100的缓冲器由主机CPU102写入DP/状态/W寄存器814中。在主机CPU写访问之后，寄存器814具有其以前内容与被写的数据的二进制“或(Oder)”。状态机812将在DP/状态/W寄存器814中被标记的所有缓冲器传递到FlexRay通信组件100的消息存储器300中。由状态机812最后成功传输的缓冲器(分别按照R和W缓冲器分开地)的号码由状态机812存放在R/W-pos寄存器818中。总线仲裁器810既允许状态机812、又允许主机CPU102对接口204的寄存器814、816进行同步访问。

状态机812直接(通过仲裁器810)访问通信组件100的分配给消息存储器300的寄存器。在通信组件100通过缓冲器/接收信号820表明由通信连接101新接收的缓冲器之后，状态机812主动地通过对通信组件100的寄存器访问来询问缓冲器号码。接下来，状态机812通过读取通信组件100的相应的寄存器来确定缓冲器属性(在通信组件100的缓冲存储器300中的缓冲器地址、缓冲器的长度等)。在状态机812中存在必需的传递数据之后，通信组件被请求在通信组件100的传递窗口内使缓冲器切换为可视的(VIEW指令)。在最后步骤中，状态机812自动地将存储器300的缓冲器内容传输到消息存储器802中。在缓冲器传输结束之后，DP状态寄存器816中的相应的R比特被置位，且缓冲器号码被写入DP/R-pos寄存器818中。对DP状态寄存器R比特的置位可以根据中断掩码(具有128比特的DP状态I寄存器822)触发对主机CPU102的中断，这通过中断连接828传输至主机CPU102。为每个所传输的缓冲器重复该过程。不言而喻，本发明的方法也可以无中断地工作，使得可以省去中断寄存器822和中断连接828。缓冲器(以与缓冲器被存放在通信组件100的消息存储器300中的顺序无关的方式)存放在消息存储器802中的顺序由仲裁器810确定。缓冲器(以与缓冲器被存放在通信组件100的消息存储器300中的顺序无关的方式)被存放在消息存储器802中的顺序由状态机812确定，且例如可以由主机CPU102来配置。

以与读相同的方式对从主机CPU102写入DPRAM802中的缓冲器进行传输。与读不同的是，通过对DP/状态/W寄存器814的分析来确定待发送的缓冲器。寄存器814中的比特号码对应于传输的优先级。状态机812从下向上扫描寄存器814的比特。被置位为“1”的第一比特的对应的缓冲器从DPRAM802传输到通信组件100的消息存储器300中。在进行传输之后，DP/状态/W寄存器814中的所属比特和缓冲器号码被写入DP/R-pos寄存器818中。该过程连续进行。标有“1”的所有缓冲器按照其优先级从DPRAM802被传输到FlexRay通信组件100的消息存储器300中。通过MDTSN配置寄存器来配置、开始和停止状态机。

在图14中示出了本发明用户接口204的第二实施例，其与图13的实施形式的区别特别是在于，接口204被集成到FlexRay通信组件100中。然而两个实施例都使用用于中间存储在FlexRay通信组件100和FlexRay用户102之间待传输的数据的本发明的基于双端口的解决途径。在图14的实施形式中，不是通过接口204的自己的状态机808和自己的仲裁器810(参见图13)，而是可以通过FlexRay通信组件的一个或多个状态机500-503和/或消息管理器200来协调和控制数据传输。因此本发明的接口204不必以完全自给自足的方式来设计，而是可以一起使用通信组件100的部分。

在图15中示出了在FlexRay通信组件100的消息存储器300和用户接口204的消息存储器802(例如DPRAM)之间的数据传输的顺序图。通过一个或多个状态机500-503对FlexRay通信组件100的消息存储器300的控制用900表示。通过一个或多个状态机500-503和/或状态机808对用户接口204的消息存储器802的控制用902表示。通过一个或多个状态机500-503和/或状态机808对用户接口204的消息存储器802的状态的控制用904表示。首先，消息存储器300的控制900将信号906传输至消息存储器802的控制902，据此缓冲器[x]从通信连接101已被接收在消息存储器300中。然后在步骤908中，利用来自消息存储器300的缓冲器[x]的内容来更新消息存储器802的缓冲器[x]。此后在步骤910中，如果DPRAM状态I比特[x]＝＝1，则将寄存器816中的DPRAM状态R比特[x]置位并产生中断。然后用x来更新寄存器DPRAM状态R-pos818。最后用信号912向控制902通知缓冲器传输的结束。接下来，控制900将信号914传输至控制902，据此在消息存储器300中已接收了新的缓冲器[y]，并针对缓冲器[y]执行已针对缓冲器[x]所实施的步骤。这一直重复，直至数据循环的所有缓冲器都被传输为止。

在图16中示出了在用户接口204的消息存储器802(例如DPRAM)和FlexRay通信组件100的消息存储器300之间的数据传输的顺序图。用户接口204的消息存储器802的写寄存器W814用920表示。通过一个或多个状态机500-503和/或状态机808对用户接口204的消息存储器802的控制用922表示。首先在步骤924中检查，DPRAM状态W寄存器814的一个或多个比特[0...127]是否不等于零。接着在步骤926中确定最高优先级的DPRAM状态W比特[z]，其中在寄存器814中的相应比特DPRAM状态W寄存器[z]被置位、也即不等于零。接下来用用户接口204的消息存储器802的缓冲器[z]的内容来更新FlexRay通信组件100的消息存储器300的缓冲器[z]。此外用y来更新寄存器DPRAM状态W-pos818。最后将寄存器814中的位置DPRAM状态W[z]复位、也即置为零。

Claims (13)

1.在FlexRay通信组件(100)和分配给所述FlexRay通信组件(100)的FlexRay用户(102)之间的用户接口(204)，所述FlexRay通信组件(100)连接在传输消息所经由的FlexRay通信连接(101)上且包括第一消息存储器(300)用于中间存储来自所述FlexRay通信连接(101)的或用于所述FlexRay通信连接(101)的消息，其中FlexRay用户(102)具有处理器和通信控制器，其特征在于，所述用户接口(204)具有包括至少一个第二消息存储器(802)的用于中间存储所述消息的装置(800)，所述第二消息存储器(802)与FlexRay通信组件(100)的第一消息存储器(300)分开地被构造并且具有至所述FlexRay通信组件(100)的第一连接(804)和至所述用户(102)的第二连接(806)，其中所述用户接口(204)的第二消息存储器(802)这样来构造，使得可以通过连接(804；806)之一以写或读的方式且同时通过另一连接(806；804)以读或写的方式访问所述第二消息存储器(802)。

2.如权利要求1所述的用户接口(204)，其特征在于，所述用户接口(204)的第二消息存储器(802)被构造成双端口RAM。

3.如权利要求1或2所述的用户接口(204)，其特征在于，所述用户接口(204)具有状态机(812)，所述状态机(812)控制从所述FlexRay通信组件(100)的所述第一消息存储器(300)到所述用户接口(204)的所述第二消息存储器(802)的或者从所述用户接口(204)的所述第二消息存储器(802)到所述FlexRay通信组件(100)的所述第一消息存储器(300)的消息传输。

4.如权利要求1或2所述的用户接口(204)，其特征在于，所述用户接口(204)具有用于调节对所述用户接口(204)的所述第二消息存储器(802)的访问顺序的实体(810)。

5.如权利要求1或2所述的用户接口(204)，其特征在于，所述用户接口(204)的所述第二消息存储器(802)具有：写区域(W)，其中存放有通过所述FlexRay通信连接(101)待传输的消息；和读区域(R)，其中存放有从所述FlexRay通信连接(101)所接收的消息。

6.如权利要求1或2所述的用户接口(204)，其特征在于，给所述用户接口(204)的所述第二消息存储器(802)分配寄存器(814，816，818，822)。

7.如权利要求6所述的用户接口(204)，其特征在于，给所述第二消息存储器(802)的写区域(W)分配写寄存器(814)，和给所述第二消息存储器(802)的读区域(R)分配读寄存器(816)。

8.如权利要求1或2所述的用户接口(204)，其特征在于，所述用户接口(204)的所述第二消息存储器(802)具有足够的存储空间，以便其中至少存放经由所述FlexRay通信连接(101)的传输循环的数据。

9.如权利要求8所述的用户接口(204)，其特征在于，经由所述FlexRay通信连接(101)的传输循环被划分成多个数据帧，且所述用户接口(204)的所述第二消息存储器(802)具有足够的存储空间，以便其中至少以传输循环的数据帧的最大大小存储所述数据帧。

10.如权利要求9所述的用户接口(204)，其特征在于，所述用户接口(204)的所述第二消息存储器(802)具有足够的存储空间，以便其中以其最大大小存放128个数据帧。

11.如权利要求6所述的用户接口(204)，其特征在于，给所述用户接口(204)的所述第二消息存储器(802)所分配的寄存器(814，816)的大小为每数据帧1比特。

12.如权利要求11所述的用户接口(204)，其特征在于，所述大小为每数据帧128比特。

13.用于在FlexRay通信组件(100)和分配给所述FlexRay通信组件(100)的FlexRay用户(102)之间通过用户接口(204)传输消息的方法，所述FlexRay通信组件(100)连接在传输消息所经由的FlexRay通信连接(101)上且包括第一消息存储器(300)用于中间存储来自所述FlexRay通信连接(101)的或用于所述FlexRay通信连接(101)的消息，其中FlexRay用户(102)具有处理器和通信控制器，其特征在于，将在所述FlexRay通信组件(100)和所述用户(102)之间待传输的消息中间存储在所述用户接口(204)的用于中间存储所述消息的装置(800)中，其中所述装置(800)包括至少一个第二消息存储器(802)，其中所述第二消息存储器(802)与FlexRay通信组件(100)的第一消息存储器(300)分开并且可以由所述FlexRay通信组件(100)和所述用户(102)同时访问所述第二消息存储器(802)。