CN101242200A - 差分跳频g函数构造方法 - Google Patents

Abstract

差分跳频G函数构造方法，当前传输的数据X_n与前一跳的频率f_n－1通过G函数算法获得与当前差分跳频频率对应的跳频码序列A_n，差分跳频的跳频频率数目为N，由跳频码序列发生器生成伪随机跳变的跳频码序列B_n，对A_n和B_n进行模N加，获得新的差分跳频码序列C_n，根据C_n输出相应的频率控制字K控制数字频合器输出最终的差分跳频信号f_n。本发明完全采用现有差分跳频G函数算法与跳频码序列技术，无需更改G函数算法的结构；与差分跳频技术相比，仅增加了跳频码序列发生器与模N加模块，结构简单，易于实现；最终输出的差分跳频信号完全满足随机性、一维均匀性和二维连续性的要求，具有更好的抗干扰与抗截获性能。

Description

差分跳频G函数构造方法

                              技术领域

本发明属于跳频扩频通信技术领域，涉及差分跳频码序列的产生，具体为一种具有简单结构的差分跳频G函数构造方法。

                              背景技术

扩频通信是无线通信系统中常用的一种技术，主要用来对抗或者抑制干扰的有害影响以及对其他收听者实现信息的保密。跳频扩频通信是扩频通信中的一种重要实现形式，尤其在军事通信中得到广泛的应用。与定频通信相比，跳频通信系统的工作频率是不停跳变的，这样就可以有效的避免多径干扰和瞄准式干扰，同时其抗截获能力也较定频通信强。

1995年美国Lockhead Sanders公司研制出一种相关跳频增强型扩频CHESS(Correlated Hopping Enhanced Spread Spectrum)无线短波电台，跳速高达5000跳/秒，其中200跳用于信道探测，4800跳用于数据传输，跳频频率数目N＝64或256；每跳传输1bit～4bit数据，即BPH＝1～4，BPH为bit per hop的缩写；数据传输速率为4.8kbps～19.2kbps。BPH数值的大小决定了下一跳可能的频率转移路径的多少，但BPH最大不能超过log₂N。差分跳频技术是CHESS系统的核心技术，是一种全新的设计思想，决定了该电台的技术体制。数字信息通过差分跳频操作，输出的是当前跳的频率值，然后通过控制数字频合器，最终经由数/模转换器和功放，发射出频率不停跳变的信号，完成跳频操作功能。差分跳频无需基带调制，其跳频图案的产生是通过一种G函数来完成的，即输入的数据信息X_n与上一跳的频率f_n-1通过函数f_n＝G(X_n，f_n-1)计算，产生出当前跳的频率f_n。

跳频频率和跳频码序列之间存在着一一映射的关系，差分跳频图案的设计也即是对差分跳频码序列的设计，差分跳频系统实际是通过输入的数据信息X_n，与上一跳频率f_n-1对应的跳频码序列A_n-1，通过函数A_n＝G(X_n，A_n-1)计算，产生出与当前跳频频率f_n对应的跳频码序列A_n，再通过频率控制字来控制数字频合器输出差分跳频频率f_n，最终系统通过G函数产生出差分跳频码序列及跳频图案。跳频码序列性能的优劣直接决定了跳频系统的抗干扰与抗截获性能好坏。目前有关差分跳频G函数研究的相关文献中，用来衡量差分跳频G函数所产生的差分跳频码序列性能的指标主要有随机性、一维均匀性和二维连续性。当前对差分跳频G函数的研究已基本可以满足随机性与一维均匀性的指标要求，但现有G函数差分跳频码序列的二维连续性普遍较差，《短波高速跳频CHESS电台G函数算法研究》(姚富强，刘忠英，电子学报，2001年5月)也有相关介绍。原因是f_n-1确定后，当前跳的频率f_n是由数据信息X_n与BPH决定的，而BPH数值最大不能超过log₂N，这使得下一跳可能的频率转移路径无法覆盖所有差分跳频频率集中的频率。二维连续性较差即意味着该跳频系统的抗波形跟踪干扰以及抗截获能力较差，从而不适宜在实际通信中，特别是军事通信中使用，因此需要改进G函数算法或G函数通信系统的结构。《基于可加性模糊系统原理的差分跳频G函数算法》(刘忠英 等，电子学报，2002年5月)公开了一种基于可加性模糊系统的G函数改进算法，较好的解决了G函数差分跳频码序列的二维连续性问题，但该方法实质上改变了G函数算法的原始结构，将f_n＝G(X_n，f_n-1)扩展为f_n＝G(X_n，f_n-1，f_n-r)，因此，现有对G函数的研究结论将无法适用于该方法，此外，由于该方法基于模糊系统，使得其复杂性很高，在具体实现时，将会遇到困难。

                              发明内容

本发明要解决的问题是：现有差分跳频G函数差分跳频码序列的性能不够优越，不能完全满足随机性、一维均匀性以及二维连续性等指标，已有的G函数改进算法改变了原G函数算法结构，且系统复杂性很高，难于具体实现。

本发明的技术方案是：差分跳频G函数构造方法，当前传输的数据X_n与前一跳的频率f_n-1通过G函数算法获得与当前差分跳频频率对应的差分跳频码序列A_n，差分跳频的跳频频率数目为N，A_n为N进制数值，A_n有N种可能取值；由跳频码序列发生器生成伪随机跳变的跳频码序列B_n，跳频码序列发生器可产生的跳频码序列的数目为M，B_n有M种可能取值；对A_n和B_n进行模N加，获得新的差分跳频码序列C_n，C_n为N进制数值；对应差分跳频的跳频频率数目，C_n有N种可能值，则用于输出差分跳频信号的数字频合器要由N种频率控制字来控制输出，将N种可能的C_n一一对应N种频率控制字，根据C_n输出相应的频率控制字K控制数字频合器输出最终的差分跳频信号f_n，f_n在输出的同时，还经寄存器延时，返回G函数算法中参与下一差分跳频频率f_n+1的产生，其中，M≥N，频率控制字K的字长不小于log₂N。

本发明G函数算法、跳频码序列发生器、模N加、寄存器、数字频合器频率控制字K的生成、差分跳频码序列C_n与数字频合器频率控制字K的对应均由可编程逻辑器件完成；数字频合器采用DDS芯片。

跳频码序列发生器结构简单，其生成的跳频码序列B_n具有优良的随机性、一维均匀性和二维连续性，与G函数算法生成的差分跳频码序列A_n进行模N加后，实现对差分跳频码序列A_n的伪随机移位，由于M≥N，对差分跳频码序列A_n的伪随机移位是完全的，使得输出的新的差分跳频码序列Cn也同样具有优良的随机性、一维均匀性和二维连续性，并且模N加模块的输出C_n仍然为N进制表示的差分跳频码序列，以保证其与差分跳频频率数目N相对应。由于差分跳频频率f_n和差分跳频码序列C_n之间存在一一映射的关系，B_n是已知的，则C_n与差分跳频码序列A_n之间的关系也是已知的，因此，差分跳频频率f_n与差分跳频码序列A_n之间的关系也是已知的，在不改变G函数算法结构的前提下，通过增加跳频码序列发生器，最终输出的差分跳频信号可以完全满足随机性、一维均匀性和二维连续性的指标要求，具有更好的抗干扰和抗截获性能。而且由于G函数算法的结构没有改变，只是对其产生的差分跳频码序列A_n进行了伪随机移位，在通信的接收端通过相应的伪随机逆移位后，只需按正常G函数数据解调方式进行接收即可。

本发明改进了现有差分跳频G函数通信系统的结构，与现有差分跳频G函数系统相比，其显著优点有：1)完全采用现有差分跳频G函数算法与跳频码序列技术，无需更改G函数算法的结构；2)与差分跳频技术相比，仅增加了跳频码序列发生器与模N加模块，结构简单，易于实现；3)最终输出的差分跳频码序列完全满足随机性、一维均匀性和二维连续性的要求，具有更好的抗干扰与抗截获性能。

                               附图说明

图1为本发明方法原理图。

图2为本发明实施例1的实现框图。

图3为实施例1的现有简单相加G函数输出差分跳频码序列功率谱线图。

图4为实施例1采用本发明方法后的简单相加G函数输出差分跳频码序列功率谱线图。

图5为本发明实施例2的实现框图。

图6为实施例2的现有具有(6，1，5)系统卷积码结构的G函数输出差分跳频码序列功率谱线图。

图7为实施例2采用本发明方法后的具有(6，1，5)系统卷积码结构的G函数输出差分跳频码序列功率谱线图。

                           具体实施方式

本发明的差分跳频G函数构造方法，系统结构简单，下面结合附图对本发明作进一步详细描述。

如图1，长度为BPH比特的信息序列X_n进入G函数算法模块中，此时上一差分跳频率f_n-1经寄存器延时也同时返回进入G函数算法模块，差分跳频的跳频频率数目为N，X_n与f_n-1通过G函数算法模块生成一个N进制表示的当前差分跳频码序列A_n，并进入模N加模块；在生成差分跳频码序列A_n的同时，跳频码序列发生器生成伪随机变化的跳频码序列B_n，跳频码序列B_n有M种可能取值。差分跳频码序列A_n与伪随机变化的跳频码序列B_n经过模N加，完成对差分跳频码序列A_n的伪随机移位，获得一个新的差分跳频码序列C_n，并且模N加模块的输出C_n仍然为N进制表示的差分跳频码序列，因为差分跳频频率数目为N，所以C_n有N种可能的输出值，则后面用于输出差分跳频信号的数字频合器需要N种频率控制字，将N种可能的C_n一一映射为N种频率控制字，根据码序列C_n输出相应的频率控制字K来控制数字频合器输出最终的差分跳频信号f_n，f_n在输出的同时，经寄存器延时，返回G函数算法模块中参与下一跳频率的产生。其中，N为差分跳频频率数目，由于差分跳频频率与差分跳频码序列的映射关系，G函数算法模块在整个差分跳频过程中可产生的差分跳频码序列A_n的数目也为N，M为跳频序列发生器可产生的跳频码序列的数目，且M≥N，以保证对差分跳频码序列A_n的伪随机移位覆盖所有移位可能，频率控制字K是长为L的二进制数据序列，使用不同的数字频合器，L的大小会有所不同，但应满足L≥log₂N。最后，数字频合器根据输入的频率控制字K，输出与该频率控制字相对应的频率上的正弦波，即完成差分跳频信号的输出。

本发明方法中，跳频序列发生器任一时刻所产生的B_n是已知的，则A_n与C_n之间的关系也是已知的，C_n与输出的差分跳频频率f_n是一一映射的。上一差分跳频率f_n-1返回G函数算法模块时，是通过逆映射为c_n-1，再转换为A_n-1返回G函数模块的，在实际应用中，可以直接将G函数算法模块生成的差分跳频码序列A_n经寄存器延时，返回G函数算法模块参与下一差分跳频码序列的生成。

实施例1

如图2，本发明方法通过FPGA芯片和DDS芯片实现，DDS芯片为AD9854，参考时钟为100MHz，频率控制字为48位，实现数字频合器功能。信息序列X_n进入FPGA芯片，FPGA芯片输出一组频率控制字K进入DDS芯片AD9854中，DDS芯片根据输入的频率控制字K输出差分跳频信号f_n；G函数算法为简单相加G函数，《短波CHESS跳频系统的性能分析》(刘忠英，解放军理工大学学报(自然科学版)，2000年10月)有对该函数的介绍，由于跳频频率与跳频码序列的一一映射关系，本实施例中G函数算法为A_n＝G(X_n，A_n-1)。简单相加G函数算法模块、m序列发生器、寄存器、模N加、48bit频率控制字K的生成、差分跳频码序列C_n与频率控制字K的一一映射均由FPGA芯片完成。

差分跳频频率数目也即差分跳频码序列的数目N＝64，BPH＝2(即X_n＝{X_n，x_n-1})，采用简单相加G函数产生差分跳频频率f_n，跳频码序列发生器为具有7级移位寄存器结构的m序列发生器，由于m序列发生器不产生全零序列，其输出为具有2⁷-1＝127种状态的伪随机跳变的跳频码序列B_n。信息序列X_n被分为2比特一组，即X_n＝{x_n，x_n-1}，将X_n送入FPGA芯片中，根据简单相加G函数算法A_n＝G(X_n，A_n-1)＝A_n-1+2×x_n+x_n-1+1，不同的A_n-1和X_n可产生N种A_n，通过将上一差分跳频码序列A_n-1与X_n代入G函数算法模块中，即可得到唯一的64进制表示的当前差分跳频码序列A_n。生成的差分跳频码序列A_n分为两路，一路进入寄存器经延时后返回G函数算法模块中，以参与下一差分跳频码序列A_n+1的生成，另一路送入模64加运算器中。由于m序列发生器不产生全零序列，则所产生的跳频码序列数目M＝2⁷-1＝127，M＞N，其周期输出的跳频码序列B_n共有M＝127种可能值，分别为{1，2，3，……，127}。将当前时刻产生的跳频码序列B_n与差分跳频码序列A_n送入模64加运算器中，可以得到一个新的64进制表示的差分跳频码序列C_n。由于数字频合器采用DDS芯片AD9854时，频率控制字要求为48位，根据输出差分跳频频率的要求，按照DDS芯片产生频率的计算公式，FPGA芯片可以算得与64种待输出频率f_n一一对应的64个48位频率控制字K。由于差分跳频码序列C_n与频率控制字K之间为一一映射的关系，这样，64进制表示的差分跳频码序列C_n与64种差分跳频输出频率f_n之间也为一一映射的关系。从而，根据差分跳频码序列C_n输出相对应的48位频率控制字K到AD9854中，AD9854再输出与该频率控制字相对应的频率上的正弦波形，最终实现差分跳频信号f_n的输出。在通信的接收端，通过对差分跳频码序列进行相应的伪随机逆移位后，再按简单相加G函数的数据解调方式进行接收即可。

对现有简单相加G函数差分跳频系统，以及采用本发明方法后的简单相加G函数差分跳频系统进行随机性、一维均匀性和二维连续性的检验，图3和图4是随机性检验结果。其中图3为现有简单相加G函数输出差分跳频码序列功率谱线图，图4为采用本发明后的改进型简单相加G函数输出差分跳频码序列功率谱线图，功率谱越平坦，说明随机性越好。比较图3和图4，很容易看出现有简单相加G函数差分跳频系统的随机性很差，表现为功率谱很不平坦，而采用本发明后的改进型简单相加G函数差分跳频系统的随机性很好，功率谱很平坦，完全符合差分跳频码序列的随机性指标。表1是一维均匀性与二维连续性的检验结果，实际计算值小于理论值，即表明该G函数所产生的跳频码序列满足差分跳频码序列的一维均匀性或二维连续性指标。比较表中各结果，可以看出，两种G函数差分跳频系统均满足一维均匀性要求。在二维连续性方面，现有简单相加G函数差分跳频系统远未满足其指标要求，而采用本发明后的改进型简单相加G函数差分跳频系统，则完全符合差分跳频码序列的二维连续性指标要求。

现有简单相加G函数差分跳频系统在随机性与二维连续性方面均不符合差分跳频码序列的性能指标，而采用本发明后的改进型简单相加G函数差分跳频系统所生成的差分跳频码序列，在随机性、一维均匀性与二维连续性方面均完全满足其指标要求，因此具有更好的抗干扰与抗截获性能。

表1一维均匀性与二维连续性的检验结果

G函数类型	一维均匀性		二维连续性
					理论值	实际计算值	理论值	实际计算值
	现有简单相加G函数	82.245	42.2	4244.7					125563
采用本发明后的改进型简单相加G函数					82.245	67.9	4244.7	4156.5

实施例2

另一个可具体实施的例子参见图5。包括FPGA芯片和DDS芯片，DDS芯片为AD9850，参考时钟为10MHz，频率控制字为32位，实现数字频合器功能。信息序列X_n进入FPGA芯片，FPGA芯片输出一组频率控制字K进入数字频合器中，数字频合器根据输入的频率控制字K输出差分跳频信号f_n。G函数算法采用具有(6，1，5)系统卷积码结构的G函数(《差分跳频的等效卷积码分析》，杨保峰，吉林大学学报(信息科学版)，2006年10月)，具有(6，1，5)系统卷积码结构的G函数算法、M序列发生器、寄存器、模N加、32bit频率控制字K的生成、差分跳频码序列C_n与频率控制字K的一一映射均由FPGA芯片完成。

差分跳频频率数目也即差分跳频码序列的数目N＝64，BPH＝1，即X_n＝{x_n}，采用可等效为(6，1，5)系统卷积码结构的G函数产生差分跳频频率f_n。跳频码序列发生器选择具有6级移位寄存器结构的M序列发生器，其输出为具有2⁶＝64种状态的伪随机跳变的跳频码序列B_n。信息序列X_n被分为1比特一组，即X_n＝{x_n}，将X_n送入FPGA中。根据G函数等效卷积码的生成矩阵[110000；110100；101010；100110；100110；101001]，不同的A_n-1和X_n可产生N种A_n，通过将上一差分跳频码序列A_n-1与X_n代入具有(6，1，5)系统卷积码结构的G函数算法模块中，即可得到唯一的64进制表示的当前差分跳频码序列A_n。生成的差分跳频码序列A_n分为两路，一路进入寄存器经延时后返回G函数算法模块中，以参与下一差分跳频码序列A_n+1的生成，另一路送入模64加运算器中。具有6级移位寄存器结构的M序列发生器，所产生的跳频码序列数目M＝2⁶＝64，M＝N，其周期输出的跳频码序列B_n共有M＝64种可能值，分别为{0，1，2，3，……，63}。将跳频码序列B_n与差分跳频码序列A_n送入模64加运算器中，可以得到一个新的64进制表示的差分跳频码序列C_n。由于数字频合器采用DDS芯片AD9850时，频率控制字要求为32位，根据输出差分跳频频率的要求，按照DDS芯片产生频率的计算公式，FPGA芯片可以算得与64种待输出频率f_n一一映射的64个32位频率控制字K。由于差分跳频码序列C_n与频率控制字K之间为一一映射的关系，这样，64进制表示的差分跳频码序列C_n与64种差分跳频输出频率f_n之间也为一一映射的关系。从而，根据差分跳频码序列C_n输出相对应的32位频率控制字K到AD9850中，AD9850再输出与该频率控制字相对应的频率上的正弦波形，最终实现差分跳频信号f_n的输出。在通信的接收端，通过对差分跳频码序列进行相应的伪随机逆移位后，再按具有(6，1，5)系统卷积码结构的G函数的数据解调方式进行接收即可。

对现有具有(6，1，5)系统卷积码结构的G函数差分跳频系统以及采用本发明方法后的改进型G函数差分跳频系统进行随机性、一维均匀性和二维连续性的检验。图6和图7是随机性检验结果。其中图6为现有具有(6，1，5)系统卷积码结构的G函数输出差分跳频码序列功率谱线图，图7为采用本发明后的改进型G函数输出差分跳频码序列功率谱线图。功率谱越平坦，说明随机性越好。比较图6和图7，可以看出两种方法产生的差分跳频码序列随机性均较好，表现为功率谱比较平坦，两者均完全符合差分跳频系统跳频图案的随机性指标。表2是一维均匀性与二维连续性的检验结果，实际计算值小于理论值，即表明该G函数满足差分跳频码序列的一维均匀性或二维连续性指标。比较表中各结果，可以看出，现有具有(6，1，5)系统卷积码结构的G函数差分跳频系统在一维均匀性以及二维连续性方面，均未满足差分跳频码序列的指标要求，而采用本发明后的改进型G函数差分跳频系统，则完全符合差分跳频码序列在一维均匀性以及二维连续性方面的指标要求。

现有具有(6，1，5)系统卷积码结构的G函数差分跳频系统在一维均匀性与二维连续性方面均不符合差分跳频码序列的性能指标，而采用本发明后的改进型G函数差分跳频系统所生成的差分跳频码序列，在随机性、一维均匀性与二维连续性方面均完全满足其指标要求，因此具有更好的抗干扰与抗截获性能。

表2一维均匀性与二维连续性的检验结果

G函数类型	一维均匀性		二维连续性
					理论值	实际计算值	理论值	实际计算值
	具有(6，1，5)系统卷积码结构的G函数	82.245	8269.8	4244.7					126994
采用本发明后的改进型具有(6，1，5)系统卷积码结构的G函数					82.245	69.5	4244.7	4124.5

本发明差分跳频G函数构造方法中，可以采用任何种类的跳频码序列发生器，只要其满足随机性、一维均匀性与二维连续性的要求即可，而目前常用的跳频码序列发生器是完全满足以上三个指标的。

Claims (2)

1、差分跳频G函数构造方法，当前传输的数据X_n与前一跳的频率f_n-1通过G函数算法获得与当前差分跳频频率对应的差分跳频码序列A_n，差分跳频的跳频频率数目为N，A_n为N进制数值，A_n有N种可能取值，其特征是由跳频码序列发生器生成伪随机跳变的跳频码序列B_n，跳频码序列发生器可产生的跳频码序列的数目为M，B_n有M种可能取值；对A_n和B_n进行模N加，获得新的差分跳频码序列C_n，C_n为N进制数值；对应差分跳频的跳频频率数目，C_n有N种可能值，则用于输出差分跳频信号的数字频合器要由N种频率控制字来控制输出，将N种可能的C_n一一对应N种频率控制字，根据C_n输出相应的频率控制字K控制数字频合器输出最终的差分跳频信号f_n，f_n在输出的同时，还经寄存器延时，返回G函数算法中参与下一差分跳频频率f_n+1的产生；其中，M≥N，频率控制字K的字长不小于log₂N。

2、根据权利要求1所述的差分跳频G函数构造方法，其特征是G函数算法、跳频码序列发生器、模N加、寄存器、数字频合器频率控制字K的生成、差分跳频码序列C_n与数字频合器频率控制字K的对应均由可编程逻辑器件完成；数字频合器采用DDS芯片。

Images