CN101221439A - 高速并行多路数字图像采集与处理的嵌入式系统 - Google Patents
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Abstract
本发明公开了属于产品质量检测和控制技术领域的一种高速并行多路数字图像采集与处理的嵌入式系统。是由并行图像采集电路、多图像处理器并行处理电路和控制接口电路组成。能够同时采集和处理多路数字图像，并根据处理结果对图像中所反映的产品质量信息做出评估和决策。基于本结构的嵌入式系统可广泛应用于基于机器视觉的产品质量的检测和控制、印刷品检测领域。可以用于一条或多条生产线上针对相同的或不同的检测指标，对产品的每个个体质量进行单次或多次检测和控制。
Description
技术领域
本发明属于产品质量检测和控制技术领域，特别涉及一种高速并行多路数字图像采集与处理的嵌入式系统，尤其是一种适用于基于机器视觉的产品质量检测和控制领域的嵌入式系统的硬件电路结构。
背景技术
高速数字图像的采集和处理系统已经广泛应用在各种基于机器视觉的产品质量检测和控制的相关技术中。它能够极大的降低人工成本并提高生产效率。同时，避免了人工质量检测和控制过程中出现的主观误差和可能出现的工人人身安全事故。而且，可以根据用户的要求，通过修改图像采集和处理软件来实现对同一类型，多种规格的产品质量进行检测和控制。由于这种检测系统采用的是数字化的处理技术，可以方便的与基于计算机的或数字化的生产线控制系统进行接口。在检测过程中，都要先通过图像传感器获取数字图像信号，然后将数字图像信号送入高速数字信号处理器进行处理，并得出处理结果，是实现机器视觉产品质量检测和控制的关键技术。
目前大多数用于产品质量检测和控制的图像采集与处理设备都是基于图像采集卡+PC机模式的。在这种模式中，图像采集卡从工业摄像机采集图像，由PC机来处理图像并得出结果。PC机可以根据处理结果，通过其他的接口设备来实现对被检测产品的质量进行控制操作。如果要进行多路的图像检测，就要在PC机的主机板上扩展图像采集卡，本发明以数字图像处理理论与高速数字信号处理技术为依据，采用了先进的高速数字信号通信与处理器件和并行处理数字图像的电路结构，实现了并行的各图像序列间采集和处理的相位一致性。
由于PC机对指令和数据以串行方式操作，所以，对图像只能进行逐路、逐帧的处理。这就造成图像处理速度的降低和图像处理时序方面的相位非一致性，从而成为整个系统采集和处理速度的瓶颈，进而影响到后续控制操作的实时性。而且，随着图像采集和处理路数的增多，PC机的处理能力的瓶颈效应会更加突出的显露出来。
再者，PC机的硬件设备购置费用和相应的操作系统以及高级语言开发软件的版权费用等会极大的提高用户的成本。尤其是在需要与外界的触发时序同步并高速采集和处理图像的场合，PC机+采集卡的模式的弊端更加突出。
发明内容
本发明的目的在于提供一种高速并行多路数字图像采集与处理的嵌入式系统。该系统能够从多个数字图像传感器并行采集图像序列，并使从各个数字图像传感器采集到的图像序列之间的相位保持一致；每个图像处理器串行处理从每个图像传感器采集到的图像序列，多处理器并行处理各数字图像序列，进而根据处理结果对具有不同质量特征的产品进行控制操作，该系统广泛用于采用图像检测方式和基于机器视觉的产品质量检测与控制。
所述高速并行多路数字图像采集与处理的嵌入式系统包括：
并行图像采集电路，基于cameralink传输协议，多个数字图像传感器中的每一个数字图像传感器并行采集单帧数字图像或者数字图像序列，并且所采集到的各数字图像序列之间能够保持相位一致性，和能够根据外界触发事件的时序触发数字图像传感器；
多处理器并行处理数字图像的电路，对每一个处理器处理由同一图像传感器采集到的数字图像或者采集到的数字图像序列；并通过图像显示接口电路将需要被处理的图像送计算机显示器显示；
控制接口电路，包括了复杂可编程逻辑器件(CPLD)和相应的软件；用于根据外界触发时序，将多处理器处理结果综合起来，产生一个控制电压信号；也可以根据各处理器的处理结果，分别进行组合，产生多个控制电压信号，这些控制电压信号可用来控制产品质量分拣机构进行分拣操作。
所述控制电压信号的数量不多于处理器的数量。
所述处理器的个数与图像传感器的数目相同。
所述每个处理器在相应软件驱动下，都具有能将需要处理的原始图像通过接口电路在PC机显示器上显示的功能；输出的控制电压信号的时刻可以根据用户的需求滞后数个外界触发时序的周期。
所述并行图像采集电路包含图像传感器的接口电路、图像传感器触发控制电路、与外界触发事件同步的接口电路和图像数据写入双端口RAM2和RAM3的控制电路。
所述图像传感器的接口电路包括两种方式，一种方式是采用独立的图像传感器接口电路芯片；另一种方式是在FPGA中通过数字逻辑来实现。
本发明具有以下特点：
(1)本发明中的并行图像采集电路能够采集多路基于cameralink传输协议的图像。每一路的最高采集速度达到每秒110帧640*480像素，8位灰度的数字图像。
(2)与传统的触发式串行图像采集方式不同，通过并行图像采集电路，单一的外界触发事件能为多个数字图像传感器提供触发信号，能够有效保证从各数字图像传感器采集到的图像序列之间保持相位一致性。
(3)每个图像处理器串行处理从其对应得数字图像传感器采集到的图像序列，多个图像处理器并行处理各图像序列，提高了处理效率。每个图像处理器能够在1秒内至少能处理25帧640*480像素8位灰度的数字图像，并通过输出端口输出处理结果。
(4)控制接口电路对输出的控制电压的数量和滞后的时间可编程。
附图说明
图1是高速并行图像采集与处理的嵌入式系统硬件架构图。
图2为并行图像采集电路框图。
图3为并行图像处理电路框图。
图4为图像处理结果综合电路框图。
具体实施方式
本发明提供一种高速并行多路数字图像采集与处理的嵌入式系统。下面结合附图3本发明作进一步说明。
图1表示了高速并行图像采集与处理的嵌入式系统的硬件架构。在图1中，并行图像采集模块1在时序触发信号的触发下，向各图像传感器发出图像采集触发信号，然后开始接收各图像传感器输出的LVDS形式的图像数据，将其转化为数字图像信号后，送入并行图像处理模块2。并行图像采集模块1根据送入并行图像处理模块2的数字图像信号的数量向并行图像处理模块2发出控制逻辑信号。并行图像处理模块2根据控制逻辑信号对输入的数字图像信号进行处理，并将处理结果送入处理结果综合模块3。位置传感器5输出的被检测物的位置信号经过电平变换电路4后，其电压幅值能够与并行图像采集模块1和处理结果综合模块3兼容，并可作为时序触发信号控制并行图像采集模块1进行采集和对图像传感器进行采集触发，以及控制处理结果综合模块3对图像处理结果进行综合后输出控制产品质量分拣机构进行分拣操作的电压信号的滞后周期。
图2表示并行图像采集模块的电路原理框图，并行图像采集有两种实现方法。第一种方法如图2(A)所示。以一个带有LVDS接口的FPGA(现场可编程逻辑门阵列)11作为所有信号的处理装置。FPGA11根据时序触发信号的到来时刻向图像传感器发出图像传感器触发信号，然后开始接收图像传感器输出的LVDS图像数据，并将其转化为数字图像信号后写入双端口RAM12和13。同时，根据写入双端口RAM12和13的数字图像信号的数量输出控制逻辑信号。第二种方法如图2(B)所示。LVDS电平转换芯片7和8对图像传感器输出的LVDS信号转换成数字信号，CPLD 6读取LVDS电平转换芯片7和8输出的数字信号，并将其变换为数字图像信号后写入双端口RAM12和13，根据写入双端口RAM12和13的数字图像信号的数量输出控制逻辑信号。CPLD 6根据时序触发信号到来的时刻控制图像传感器触发芯片9和10向图像传感器发出图像传感器触发信号以开始图像采集操作。
并行图像处理模块的内部电路结构如图3所示。数字信号处理器14和15从与各自相连的双端口RAM12和13中读取数字图像信号并进行处理。数字信号处理器14和15分别有外扩的数据存储器18和19和外扩的程序存储器16和17。数字信号处理器14和15可以根据需要将数字图像信号编码后经过图像显示接口芯片20和21后，可直接显示在PC机用的显示器上。数字信号处理器14和15将图像处理结果输出到处理结果综合模块3。
图4表示处理结果综合模块的内部结构。CPLD22将图像处理结果综合起来运算，并根据固定数目的时序触发信号作为延时后输出分拣机构控制电压信号。
上述系统能够以多个数字图像传感器并行采集图像序列，并使图像序列之间的相位保持一致；每个图像处理器串行处理每个图像序列，多处理器并行处理各数字图像序列，进而根据处理结果对具有不同质量特征的产品进行控制操作，该系统广泛用于采用图像检测方式和基于机器视觉的产品质量检测与控制。
Claims (12)
1.一种高速并行多路数字图像采集与处理的嵌入式系统，其特征在于：所述高速并行多路数字图像采集与处理的嵌入式系统包括，
并行图像采集电路，基于cameralink传输协议，和能够根据外界触发事件的时序触发数字图像传感器；从多个数字图像传感器中的每一个数字图像传感器并行采集单帧数字图像或者数字图像序列，并所采集到的各数字图像序列之间能够保持相位一致性，
多处理器并行处理数字图像电路，同一图像传感器采集到的数字图像或者采集到的数字图像序列由每一个处理器处理，并通过图像显示接口电路将被处理的图像送计算机显示器显示；
控制接口电路，包括复杂可编程逻辑器件和相应的软件；用于根据外界触发时序，将多处理器处理结果综合起来，产生一个控制产品质量分拣机构进行分拣操作的电压信号，也可以根据各处理器的处理结果，分别进行组合，产生多个控制产品质量分拣机构进行分拣操作的电压信号。
2.根据权利要求1所述高速并行多路数字图像采集的嵌入式系统，其特征在于：所述并行图像采集电路包含图像传感器的接口电路、图像传感器触发控制电路、与外界触发事件同步的接口电路和图像数据写入双端口RAM的控制电路。
3.根据权利要求1所述高速并行多路数字图像采集的嵌入式系统，其特征在于：所述多个控制产品质量分拣机构进行分拣操作的电压信号的数量不多于处理器的数量。
4.根据权利要求1所述高速并行多路数字图像采集与处理的嵌入式系统，其特征在于：所述处理器的个数与图像传感器的数目相同。
5.根据权利要求1所述高速并行多路数字图像采集与处理的嵌入式系统，其特征在于：所述每个处理器在相应软件驱动下，都具有能将需要处理的原始图像通过接口电路在PC机显示器上显示的功能。
6.根据权利要求1所述高速并行多路数字图像采集与处理的嵌入式系统，其特征在于：复杂可编程逻辑器件和相应的软件根据图像处理器的处理结果输出的控制产品质量分拣机构进行分拣操作的电压的时刻可以根据用户的需求滞后数个外界触发时序的周期。
7.根据权利要求2所述高速并行多路数字图像采集与处理的嵌入式系统，其特征在于：所述图像传感器的接口电路是采用由硬件描述语言对复杂可编程逻辑器件编程来控制独立的图像传感器接口电路芯片的方式或者由直接硬件描述语言在FPGA中通过数字逻辑的方式来实现。
8.根据权利要求2所述高速并行多路数字图像采集与处理的嵌入式系统，其特征在于：所述图像数据写入双端口RAM的控制电路由硬件描述语言在FPGA或CPLD中并实现。
9.根据权利要求1所述高速并行多路数字图像采集与处理的嵌入式系统，其特征在于：所述多处理器并行处理数字图像电路包括了数字信号处理器，外扩数据存储器，外扩程序存储器和图像显示接口电路。
10.根据权利要求2所述高速并行多路数字图像采集与处理的嵌入式系统，其特征在于：所述图像处理器采用的是数字信号处理器。
11.根据权利要求9所述高速并行多路数字图像采集与处理的嵌入式系统，其特征在于：所述外扩数据存储器采用的是动态存储器，外扩程序存储器采用的是FLASH存储器。
12.根据权利要求9所述高速并行多路数字图像采集与处理的嵌入式系统，其特征在于：所述图像显示接口电路采用能够在图像处理器的控制下将数字图像编码成能在PC机显示器上进行显示的数据形式的图像编码集成电路。
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