CN101217355A - 基于低密度奇偶校验译码软判决信息的迭代定时同步方法 - Google Patents

Abstract

本发明涉及基于低密度奇偶校验(LDPC)译码软判决信息(SDM)的迭代定时同步方法与装置，属于数字通信技术领域，其特征在于利用LDPC译码中的SDM来实现定时同步。该发明的内容如下：首先，将系统接收的信号经数据接收处理模块1的高倍采样，插值和匹配滤波后，用LDPC码帧同步检测模块获得LDPC码帧起始序号并触发同步处理。其次，它用迭代定时捕获模块2实现迭代定时捕获。之后，它用迭代定时跟踪模块3实现迭代定时跟踪。最后，它用迭代定时控制模块4判断及切换定时捕获与跟踪，并控制LDPC译码模块输出系统最终的译码数据。该发明可应用于在较低信噪比(SNR)及高速数字通信情况下的定时同步，且特别适用于较低SNR情况下卫星、深空通信及高速磁记录系统等应用场合。

Description

基于低密度奇偶校验译码软判决信息的迭代定时同步方法

技术领域

本发明属于数字通信技术领域，特别涉及到较低信噪比(SNR)情况下的基于低密度奇偶校验(LDPC)译码软判决信息(SDM)的迭代定时同步方法与装置。

背景技术

在数字通信领域中，接收机因系统热噪声、传输时延、收发端频率源偏差、通信接收机晶振频率漂移、载波同步后的残留偏差等因素影响，不能实现接收码元符号的最佳定时采样判决。这将导致系统通信性能降低甚至失效。针对该问题，接收机通常可采用定时同步方法来解决。

目前，实用的通信接收机定时同步方法主要有基于最小均方误差的有数据辅助定时同步，利用信号自身统计特性的无数据辅助定时同步及结合信道码的迭代定时同步等三类方法。其中，采用有数据辅助定时同步已有实用方法，如Miller&Müller定时误差检测方法，见文献K.Miller and M.Müller，“Timing Recovery for Digital Synchronous Data Receivers”，IEEE Trans.on Com.1976，24：516-531。但该方法有以下不足：使用训练数据多占用传输带宽，不适于单点对多点通信的广播通信等缺陷。所以，也有人提出利用信号自身统计特性的无数据辅助定时同步方法，如Gardner早迟门定时同步方法，见文献FM.Gardner，“ABPSK/QPSK Timing Error Detector for Sampled Receivers”，IEEE Trans.on Com.1986，34(5)：423-429。但该方法在较低SNR等情况下性能较差。另外，以上两类传统定时同步方法的综合性描述著作，可见文献Umberto Mengali et.al.“Synchronization techniques for digitalreceivers”，New York：Plenum Press，1997。这两类方法都忽视了数字通信系统一般都采用信道码的事实。同时，因估计误差受参数估计理论中Cramer-Rao下界的约束，在较低SNR情况下定时估计的可靠性都较差。而且，这些方法捕获过程都较慢，影响了它们在较低SNR情况下的实用性。第三类结合信道码的迭代定时同步方法主要是采用信道译码的中间结果来进行定时误差估计的定时同步方法。根据最新研究，可由所采用的信道编码的不同，分为格型译码辅助迭代定时同步和分组译码辅助迭代定时同步两类方法：格型译码辅助迭代定时同步方法采用搜索最可能满足该信道编码格型译码约束条件的幸存路径，来判断最佳的定时同步采样点。该方法可见文献John R.Barry，et.al.“Iterative Timing Recovery”，IEEESignal Processing Magazine，2004，89-102。该方法主要存在计算复杂度过高和存储量过大等问题。而分组译码辅助迭代定时同步方法主要利用分组码(如LDPC码)的迭代译码过程中软判决译码中间结果满足LDPC校验方程约束数量的多少程度来判决最佳采样点，即对接收信号高倍插值采样，并将译码结果满足校验方程约束数量最多的采样点作为最佳定时采样点，来实现定时同步。该方法可见文献Dong-U Lee，et.al.“Joint LDPC Decoding and TimingRecovery Using Code Constraint Feedback”，IEEE Com.Letters，2006，10(3)：189-191。该方法的复杂性有所降低，但其迭代计算次数还是较大，性能较差，限制了它的实用性。总之，在较低SNR情况下，现有迭代定时同步方法性能较好。但因其算法复杂及计算量大等缺陷，目前尚未见有效的实用方法。

另外，在很多情况下，定时同步处理至少以两种阶段或操作模式进行工作：(a)捕获阶段；(b)跟踪阶段。在定时同步的捕获阶段，定时同步模块采用搜索、最大似然估计等方法来粗估计定时误差并进行初步矫正。在定时捕获之后，定时同步处理进入跟踪阶段，用最大似然反馈环等方法使定时采样点稳定的保持于准确定时采样点的某个小范围内，以减少定时同步误差。

在本发明中，需要用到插值、匹配滤波、相关、LDPC迭代译码、单纯形极小值搜索、Miller&Müller定时误差检测和数字环路滤波等现有技术，这些技术分别描述如下：

插值方法

插值方法是数值计算中常见的方法，它能根据已知若干样本点及其函数值，来估计未知样本点的函数值。插值方法主要包括线性分段插值，Lagrange插值，牛顿插值，样条插值等方法。其中，线性分段插值方法性能较差，但计算量少，适用于硬件资源有限的应用场合。其他插值方法性能较好，但计算量较大，更适用于理论分析的应用场合。

匹配滤波方法

在数字通信中，为了使采样信号满足奈奎斯特采样定理而不产生码间干扰，在通信发送端和接收端需要分别采用对称的均方根升余弦(SRRC)成型及匹配滤波处理。实现该方法的滤波器参数主要是滚降系数。另外，在具体实施过程中，可通过数字化处理，均匀取以中心为基准对称的若干离散点，并忽略离中心点较远处函数值较小点，作为该滤波器的抽头系数。

相关方法

相关主要是通过特定的运算来求解未知数据与已知数据的相似程度，如两者越相似，得到的相关结果越大。相关的特定计算过程如下：如已知数据长为L(L为自然数)，每次逐序号的从未知的数据中取连续长度为L的数据，且按顺序将该数据中每个数据分别与已知数据中对应序号的数据相乘，然后将这L个相乘结果相加，得到相关结果。

LDPC的迭代译码方法

LDPC的迭代译码方法可用迭代的方式以低计算复杂度实现LDPC码的译码。该方法的具体实现最常用的是和积译码算法。它的详细描述可见文献：MacKay D.J.“GoodError-Correcting Codes Based on Very Sparse Matrices”，IEEE Trans.On Inform.Theory.1999，45(45)：399-431。该算法包括以下内容：

LDPC译码算法先定义变量如下：L(c_i)为变量节点i的先验信息，即对数似然比；L(r_ji ^(k))表示第k次迭代中，从校验节点j到变量节点i的外信息；L(q_ij ^(k))表示第k次迭代中，从变量节点i到校验节点j的外信息；L(Q_i ^(k))为第k次迭代后变量节点i的后验信息；C(i)表示和变量节点i相连的校验节点的集合；R(j)表示和校验节点j相连的变量节点的集合。

具体的LDPC译码算法可以分为以下三个步骤：

首先，LDPC译码的初始化：

$L\left(c_i\right)=\log \frac{P(x_i=+1|y_i)}{P(x_i=-1|y_i)}=2y_i/{\mathrm{\σ}}^2---\left(1\right)$

L(q_ij ⁽⁰⁾)＝L(c_i)，L(r_ji ⁽⁰⁾)＝0    (2)

L(q_ij ^(k))≡L(r_ji ^(k))≡0，当变量节点i与校验节点j不相连    (3)

其中，i，j为自然数，表示节点序号；x_i为发送比特，y_i为接收符号；如接收系统采用BPSK调制，其映射为：″0″

″+1″，″1″

″-1″；其他调制方式也可通过解调、解映射及并串变换的方式转成这种映射结构；信道为加性高斯白噪声(AWGN)信道，AWGN方差为σ²；log(□)为自然对数函数；P(x_i＝+1|y_i)为当前收到信号y_i，则x_i＝+1的概率，P(x_i＝+1|y_i)的定义也类似。

其次，LDPC码的迭代译码：迭代译码可包括两个部分，变量节点的更新计算和校验节点的更新计算，在本发明中设定固定的迭代次数K次(K为自然数，可选为20～30)，然后判决输出。

变量节点的运算(对所有的变量节点i)：

$L\left({q_{\mathrm{ij}}}^{\left(k\right)}\right)=L\left(c_i\right)+\underset{j^{\′}\∈C\left(i\right)\backslash j}{\mathrm{\Σ}}L\left({r_{j^{\′}i}}^{\left(k\right)}\right)---\left(4\right)$

其中，∑(□)为累加求和函数；其下标j′∈C(i)\j表示所求和的项的标号j′为除去j外的所有属于集合C(i)的值。

校验节点的运算(对所有的校验节点j)：

$L\left({r_{\mathrm{ji}}}^{\left(k\right)}\right)={\tanh }^{-1}\left(\underset{i^{\′}\∈R\left(j\right)\backslash i}{\mathrm{\Π}}\tanh (L\left({q_{i^{\′}j}}^{\left(k\right)}\right)/2)\right)---\left(5\right)$

其中，k≥1；tanh(□)为双曲正切函数；∏(□)为对括号内的项进行相乘运算的乘积函数；为了简化处理以方便数字集成电路实现，可分别定义以下公式：

α_i′j ^(k)＝sign(L(q_i′j ^(k)))    (6)

${{\mathrm{\β}}_{i^{\′}j}}^{\left(k\right)}=\left|L\left({q_{i^{\′}j}}^{\left(k\right)}\right)\right|---\left(7\right)$

$\mathrm{\φ}\left(x\right)=\log \frac{e^x+1}{e^x-1}---\left(8\right)$

其中，sign(□)为符号函数；|□|为绝对值函数。

则以上公式(5)也可以表示为：

$L\left({r_{\mathrm{ji}}}^{\left(k\right)}\right)=\left(\underset{i^{\′}\∈R\left(j\right)\backslash i}{\mathrm{\Π}}{{\mathrm{\α}}_{i^{\′}j}}^{\left(k\right)}\right)\mathrm{\φ}\left(\underset{i^{\′}\∈R\left(j\right)\backslash i}{\mathrm{\Σ}}\mathrm{\φ}\left({{\mathrm{\β}}_{i^{\′}j}}^{\left(k\right)}\right)\right)---\left(9\right)$

最后，LDPC译码后验信息的计算和符号硬判决计算分别如下：

$L\left({Q_i}^{\left(k\right)}\right)=L\left(c_i\right)+\underset{j^{\′}\∈C\left(i\right)}{\mathrm{\Σ}}L\left({r_{j^{\′}i}}^{\left(k\right)}\right)---\left(10\right)$

$x_i=\left\{\begin{array}{cc}1& L\left({Q_i}^{\left(k\right)}\right)>0\\ 0& L\left({Q_i}^{\left(k\right)}\right)\≤0\end{array}\right.---\left(11\right)$

其中，公式(11)中得到的x_i即为对应序号i的最终译码后的码字。另外，如设该LDPC码的校验矩阵为二维R×N的矩阵(N，R为自然数，分别表示为LDPC码的码长和校验方程的个数，且有R＜N)，这样就有N个硬判决译码结果。最后，可定义该N个硬判决译码结果中前(N-R)个硬判决译码结果(这部分对应于编码前的信息比特)和全部N个硬判决译码结果(这部分包括编码前的信息码元和相应的LDPC校验码元)分别作为LDPC信息码元和LDPC码字。

单纯形极小值搜索方法

单纯形极小值搜索方法是Nelder和Mead提出并经后人改进的极小值搜索算法。该方法可用于求解多维函数的极值，且其具有无需求导运算，算法简单鲁棒，适合变元数不多及函数值不连续的方程求极值等优势，适用于无导数可用时极小值搜索算法的求解。该方法的具体描述及基本原理可见文献：Jeffrey C.L.et.al.“Convergence Properties of theNelder-Mead Simplex Method in Low Dimensions”，SIAM Journal of Optimization，1998，9(1)：112-147。该方法主要通过参数初始化、反射、扩展、压缩等步骤，每次迭代运算时，将初始输入的M+1个数据点及函数值的一组参数进行更新，直到更新后的数据点及函数值满足设定的误差条件或迭代次数达到设定的次数。最后，将最后更新的数据点作为该方法所求的极小值。

Miller&Müller定时误差检测方法

Miller&Müller定时误差检测方法主要通过数据辅助来获得定时误差的最大似然估计，并用该定时误差的估计来实现定时同步的方法。该方法的具体描述及基本原理可见文献：K.Mueller and M.Müller，“Timing Recovery for Digital Synchronous Data Receivers”，IEEETrans.on COM.1976，24：516-531。该方法得到的定时误差与接收信号及期望信号之间的关系如下：

${\widehat{\mathrm{\ϵ}}}_k=r_k{d}_{k-1}-r_{k-1}{d}_k---\left(12\right)$

其中，k为自然数，表示采样序号或迭代计算的次数；

是第k次迭代计算时的误差估计；r_k和d_k分别是序号为k的接收信号值及其期望的准确参考值。

环路滤波方法

环路滤波方法通常用于锁相环结构的电路中，其作用为滤除误差信号中的高频成分及噪声，并控制环路误差的校正速度和精度。它可用一阶数字滤波器实现：误差信号在进入该数字环路滤波器后，分为两路：一路直接乘以系数G₁；另外一路经过积分器积分后，再乘以系数G₂。之后，将这两路信号相加，作为数字环路滤波器的输出。其中，G₁和G₂为实数；为了使该环路滤波方法稳定，需要合理选择参数G₁和G₂，使该数字滤波器传输函数的极点在单位圆内。

发明内容

本发明的目的是为了克服已有定时同步技术的不足，提出基于LDPC译码软判决信息(SDM)的迭代定时同步方法及其装置。本发明的方法具有能在极低SNR情况下工作，提高接收信号的误码性能，实现复杂度较低，计算量较少等优点。而且，本发明的装置还能以全并行或部分并行实现，以克服因硬件速度限制而不能实现高速同步的问题。所以，本发明非常适用于较低SNR情况下采用大规模集成电路(VLSI)方式实现的定时同步。

本发明的基于LDPC译码软判决信息(SDM)的迭代定时同步方法，其特征在于，包括以下步骤：

1)将系统接收端收到的数据分别经M倍符号频率采样、用插值方法进行插值和均方根升余弦(SRRC)匹配滤波得到滤波后数据；其中，M为自然数(可取为4等偶数，匹配滤波所用的SRRC滤波器的滚降系数可根据工程实际取值为0.3～0.8)；在首次执行插值处理时，不进行插值(否则，用步骤4)反馈的插值位置进行插值)；

2)对步骤1)所述滤波后数据分别进行两路输出：第1路数据进行LDPC码帧同步相关检测方法处理，得到LDPC码数据帧起始位置序号和帧同步检测成功信号；第2路数据则以相关检测方法得到的LDPC码数据帧起始位置序号为滤波后新数据的起始序号，将滤波后新数据进行1:M的串并变换，得到M路数据，且每路各N+L个数据；其中，N、L都为自然数，分别表示LDPC码的帧长和LDPC码同步头的长度；

3)在接收到所述帧同步检测成功信号后，进行迭代定时控制方法处理：如为初次处理，则输出定时捕获控制信号，转步骤4)；否则转步骤6)；

4)在接收到所述定时捕获控制信号后，对步骤2)所述M路数据用迭代定时捕获方法处理，得到插值位置和定时捕获输出数据，将得到的插值位置反馈到步骤1)，用于接收端新接收数据的插值；

5)将所述定时捕获输出数据进行K次LDPC迭代译码，得到N个LDPC码字和(N-R)个LDPC信息码元；其中，K为自然数(可选为20～30)；R为自然数，表示LDPC码校验方程的数量(即LDPC码的校验矩阵为R行N列的矩阵)，且有R＜N；

6)将所得的N个LDPC码字进行迭代定时控制方法处理，得到定时捕获控制信号、定时跟踪控制信号或最终LDPC译码输出控制信号；若得到定时捕获控制信号，设置定时状态为捕获状态，则转步骤4)；若得到定时跟踪控制信号，设置定时状态为跟踪状态，则转步骤7)；若得到最终LDPC译码输出控制信号，将所述的LDPC信息码元，作为系统最终的LDPC译码输出数据，并输出，并转步骤9)；

7)将步骤2)所得的M路数据和N个LDPC码字，进行迭代定时跟踪方法处理，得到定时跟踪输出数据；

8)将步骤7)所述定时跟踪输出数据进行K次LDPC迭代译码，得到N个LDPC码字和LDPC信息码元，并转(6)；

9)接收端将接收到的新输入数据，转步骤1)，直到接收端接收数据完毕。

本发明采用上述方法的定时同步装置，其特征在于，用于实现基于LDPC译码软判决信息的迭代定时同步；该装置具体包括以下模块：数据接收处理模块；LDPC码帧同步相关检测模块；迭代定时捕获模块；迭代定时控制模块；迭代定时跟踪模块；LDPC译码模块。该装置的连接关系为：数据接收处理模块的采样数据接收端作为整个系统的输入端；数据接收处理模块的匹配滤波输出端连接到LDPC码帧同步相关检测模块的数据输入端；数据接收处理模块中M路第一数据输出端连接到迭代定时跟踪模块中的插值数据输入端；数据接收处理模块的M路第二数据输出端连接到迭代定时捕获模块中的第一数据输入端；数据接收处理模块的M路数据第三组输出端共(M+1)个输出端连接到迭代定时捕获模块的第二组数据输入端的(M+1)个输入端；LDPC码帧同步相关检测模块的数据输出端连接到数据接收处理模块的匹配滤波输入端；LDPC码帧同步相关检测模块的控制信号输出端连接到迭代定时控制模块的控制输入端；迭代定时捕获模块的数据输出端连接到LDPC译码模块的第二数据输入端；迭代定时捕获模块的插值输出端连接到数据接收处理模块的插值输入端；迭代定时跟踪模块的数据输出端连接到LDPC译码模块的第一数据输入端；LDPC译码模块的第一码字输出端连接到迭代定时跟踪模块的码字数据输入端；LDPC译码模块的第二码字输出端连接到迭代定时控制模块的数据输入端；LDPC译码模块的信息码元输出端作为系统的输出端；迭代定时控制模块的定时捕获控制输出端连接到迭代定时捕获模块的控制输入端；迭代定时控制模块的定时跟踪控制输出端连接到迭代定时跟踪模块的控制输入端；迭代定时控制模块的最终输出控制输出端连接到LDPC译码模块的控制输入端；迭代定时控制模块的数据选择控制输出端连接到LDPC译码模块的数据选择控制输入端；其中，M为自然数，取4等偶数；

所述的LDPC码帧同步相关检测模块，具体包括：1:M路串并变换器；M个相关模块；最大值判断器；比较器。该模块的接口及内部各器件的连接关系为：1:M路串并变换器的数据输入端作为该模块的数据输入端；比较器的数据输出端作为该模块的数据输出端；比较器的控制信号输出端作为该模块的控制信号输出端；1:M路串并变换器的M个输出端分别连接到M个相关模块的输入端；M个相关模块的输出端连接到最大值判断器的M个输入端；最大值判断器的输出端连接到比较器的输入端；其中，相关模块用于输入数据与本地已知数据序列的相关计算，得到相关计算结果。

所述的迭代定时捕获模块，具体包括：第二组插值器，共包括(M+1)个插值器；(M+1)个LDPC译码软判决信息(SDM)计算器；二维联合定时误差和频偏计算器；插值位置计算器；第三插值器。该模块的接口及内部各器件的连接关系为：该模块有1个控制该模块工作的控制输入端；第三插值器的数据输入端作为该迭代定时捕获模块的第一数据输入端；第二组插值器的(M+1)数据输入端作为该模块的第二组数据输入端的(M+1)个输入端；插值位置计算器的输出端作为该模块的插值输出端；第三插值器的数据输出端作为该模块的数据输出端；第二组插值器的(M+1)数据输出端连接到(M+1)个LDPC译码SDM计算模块的输入端；(M+1)个LDPC译码SDM计算模块的输出端连接到二维联合定时误差与频偏估计器的(M+1)数据输入端；二维联合定时误差与频偏估计器的输出端连接到插值位置计算器的输入端；插值位置计算器的第一插值位置输出端连接到第三插值器的插值位置输入端；插值位置计算器的插值位置第二组输出端的(M+1)个输出端连接到第二组插值器的(M+1)个插值位置输入端。

所述的LDPC译码SDM计算模块，包括：LDPC译码后验信息计算器；取绝对值计算器；累加器；取反器。该模块的接口及内部各器件的连接关系为：LDPC译码后验信息计算器的输入端作为该模块的输入端；取反处理器的输出端作为该模块的输出端；LDPC译码后验信息计算器的输出端连接到取绝对值计算器的输入端；取绝对值计算器的输出端连接到累加器的输入端；累加器的输出端连接到取反器的输入端。

所述的迭代定时控制模块，具体包括：首次接收判断器；1:N路串并变换器；矩阵与向量乘法模块；存储器；累加器；比较器；比较及迭代次数判断器。该模块的接口及内部各器件的连接关系为：首次接收判断器的输入端作为该模块的控制输入端；1:N路串并变换器的数据输入端作为该模块的数据输入端；比较器的判决结果为“否”的输出端及首次接收判断器的判决结果为“是”的输出端作为该模块的定时捕获控制输出端；比较及迭代次数判断器的判决结果为“否”的输出端作为该模块的定时跟踪控制输出端；比较及迭代次数判断器的判决结果为“是”的输出端作为该模块的最终输出控制的输出端。首次接收判断器的判决结果为“否”的输出端作为该模块的控制输入端；1:N路串并变换器的N个输出端连接到矩阵与向量乘法模块的N个向量输入端；存储器中LDPC码校验矩阵H的非零数据分别作为矩阵与向量乘法模块的矩阵数据输入端；矩阵与向量乘法模块的R个向量输出端连接到累加器的输入端；累加器的输出端连接到比较器的输入端；比较器的判决结果为“否”的输出端连接到比较及迭代次数判断器的输入端；其中，R，N为自然数，分别表示LDPC码校验方程的数量及LDPC码的码长，LDPC码的校验矩阵H为R行N列的矩阵，且有R＜N；矩阵与向量乘法模块执行二进制数据模-2域的R行N列的矩阵与N维向量相乘运算，得到R维向量的输出。

本发明的特点及效果：

数字通信系统因受系统热噪声、传输时延和收发端频率源偏差等因素影响，而使接收的码元符号速率与各种定时控制不能协同工作，就会导致通信系统性能降低甚至通信失效。而本发明可在很大程度上纠正因以上定时不准因素而引起的定时同步不准确问题，大大改善数字通信系统中信号接收的误码性能。根据仿真表明：在数字通信系统采用二进制移相键控(BPSK)调制的情况下，采用本发明的方法，LDPC编码系统在较大定时误差情况下获得的性能与理想同步情况下的编码系统的性能偏差在0.2dB以下，满足工程应用中的定时同步要求。同时，该方法还能有效的工作在使传统定时同步方法失效的低SNR情况。所以，该发明可作为较低信噪比(SNR)情况下有效可靠的定时同步方案，非常适用于深空、卫星通信及磁记录系统等应用场合。

附图说明

本发明最好参考以下详细描述和图解本发明的附图来理解，在这些附图中：

图1为采用迭代定时同步的典型数字通信系统的基带等效模型图；

图2为图1中系统在无加性高斯白噪声(AWGN)的理想情况下接收信号的波形及定时误差的示意图；

图3为本发明的基于LDPC译码SDM的迭代定时同步装置的实施例结构图；

图4为本发明的数据接收处理模块的实施例结构图；

图5为本发明的LDPC码帧同步相关检测模块的实施例结构图；

图6为本发明的迭代定时捕获模块的实施例结构图；

图7为本发明的LDPC译码SDM计算模块的实施例结构图；

图8为本发明的迭代定时跟踪模块的实施例结构图；

图9为本发明的数字环路滤波器的实施例结构图；

图10为本发明的定时误差检测模块的实施例结构图；

图11为本发明的LDPC译码模块的实施例结构图；

图12为本发明的迭代定时控制模块的实施例结构图；

图13为本发明的实施例中采用1/2码率LDPC码(1944，972)的BPSK通信系统进行基于LDPC码SDM的迭代定时同步的仿真误码性能图。

具体实施方式

本发明的方法及装置结合附图实施例详细描述如下：

数字通信系统因受系统热噪声、传输时延和收发端频率源偏差等因素影响，会因定时控制不准确而导致通信性能降低甚至失效，通常可采用定时同步来解决该问题。为了提高定时同步的有效和可靠性，特别是考虑低SNR等情况，本发明采用基于LDPC译码的迭代定时同步方法。该方法的具体实施如下：

1)将系统接收端收到的数据分别经M倍符号频率采样、用插值方法进行插值和均方根升余弦(SRRC)匹配滤波得到滤波后数据；其中，M为自然数(可取为4等偶数，匹配滤波所用的SRRC滤波器的滚降系数可根据工程实际取值为0.3～0.8)；在首次执行插值处理时，不进行插值；否则，用步骤4)反馈的插值位置进行插值；

2)对步骤1)所述滤波后数据分别进行两路输出：第1路数据进行LDPC码帧同步相关检测方法处理，得到LDPC码数据帧起始位置序号和帧同步检测成功信号；第2路数据则以相关检测方法得到的LDPC码数据帧起始位置序号为滤波后新数据的起始序号，将滤波后新数据进行1:M的串并变换，得到M路数据，且每路各N+L个数据；其中，N、L都为自然数，分别表示LDPC码的帧长和LDPC码同步头的长度；

3)在接收到所述帧同步检测成功信号后，进行迭代定时控制方法处理：如为初次处理，则输出定时捕获控制信号，转步骤4)；否则转步骤6)；

4)在接收到所述定时捕获控制信号后，对步骤2)所述M路数据用迭代定时捕获方法处理，得到插值位置和定时捕获输出数据，将得到的插值位置反馈到步骤1)，用于接收端新接收数据的插值；

5)将所述定时捕获输出数据进行K次LDPC迭代译码，得到N个LDPC码字和(N-R)个LDPC信息码元；其中，K为自然数(可选为20～30)；R为自然数，表示LDPC码校验方程的数量(即LDPC码的校验矩阵为R行N列的矩阵)，且有R＜N；

6)将所得的N个LDPC码字进行迭代定时控制方法处理，得到定时捕获控制信号、定时跟踪控制信号或最终LDPC译码输出控制信号；若得到定时捕获控制信号，设置定时状态为捕获状态，则转步骤4)；若得到定时跟踪控制信号，设置定时状态为跟踪状态，则转步骤7)；若得到最终LDPC译码输出控制信号，将所述的LDPC信息码元，作为系统最终的LDPC译码输出数据，将其输出，并转步骤9)；

7)将步骤2)所得的M路数据和N个LDPC码字，进行迭代定时跟踪方法处理，得到定时跟踪输出数据；

8)将步骤7)所述定时跟踪输出数据进行K次LDPC迭代译码，得到N个LDPC码字和LDPC信息码元，并转(6)；

9)接收端将接收到的新输入数据，转步骤1)，直到接收端接收数据完毕。

所述(2)中的LDPC码帧同步相关检测方法，用于LDPC码帧同步相关检测，得到LDPC码数据帧起始位置序号和帧同步检测成功信号；其特征在于，具体包括以下步骤：

(21)将输入的数据进行1:M串并变换为M路数据；

(22)将(21)所得的M路数据分别与本地已知L长LDPC码帧同步头数据(L为自然数，表示序列长度)进行相关，得到M个相关值和对应的数据序号；

(23)将(22)所得M个相关值进行比较，得到最大的相关值和该相关值对应的输入数据序号；

(24)将(23)所得最大相关值与给定相关门限V相比较：若该最大相关值大于V，则得到LDPC码帧同步检测成功信号；同时，将该最大相关值所对应的输入数据序号作为得到的LDPC码数据帧起始位置序号；其中，V为常数，取为(0.6～0.8)×L；

在该方法中，主要利用了成型信号的特性。由附图2可知，如暂不考虑AWGN的影响，当实际采样点与最佳采样点的误差在符号周期T的12.5％以内时，实际接收信号幅度与最佳接收信号的幅度差异在10％以内，从而在相关处理时，易产生较大的相关结果。但当定时采样的误差在其他范围时，实际幅度与最佳幅度的差异就比较大，就不易产生较大的相关结果。另外，当定时频偏比较小时(如定时频偏≤2000ppm)，它对短数据序列(序列长度128≤L≤256)的相关检测影响不大。所以，可利用这两点，兼顾计算量和存储量的要求，采用M倍(M可选为4)上采样数据来分别检测当前所接收的M路数据是否存在LDPC码的帧同步头。

所述(4)中的迭代定时捕获方法，用于定时捕获处理，得到插值位置和定时捕获输出数据。其特征在于，包括以下步骤：

(41)根据预设的初始定时误差搜索范围中的初始定时误差和频偏，分别计算得到M路输入数据的M+1组插值位置；其中，初始定时误差搜索范围中的初始定时误差和频偏的取值如下：定时误差范围选择[-T/2，T/2]，且T为符号周期；定时频偏范围(可根据工程实际情况)选择[-2000ppm，2000ppm]范围，其中，ppm表示百万分之一；插值位置的计算采用以下方法：第n个插值数据的插值位置＝初始定时误差+n×初始定时频偏+n/M；

(42)将(41)所得M+1组插值位置分别对接收到的M路数据用插值方法进行插值，得到M+1路数据，且该数据每路各N个；

(43)将产生的M+1路数据，且该数据每路各N个；对每路分别进行LDPC译码SDM计算方法进行处理，得到M+1个LDPC译码SDM；

(44)将(43)所得的M+1个LDPC译码SDM及对应的(41)所述的初始定时误差和频偏，用二维联合定时误差与频偏估计方法进行处理，得到定时误差与频偏；

(45)用(44)所得的定时误差与频偏，计算得到插值位置；其中，插值位置的计算采用以下方法：第n个插值数据的插值位置＝定时误差+n×定时频偏+n/M；

(46)根据(45)所得的插值位置对所述的M路数据用插值方法进行插值，得到定时捕获输出数据；

所述步骤(43)中的LDPC译码SDM计算方法，其特征在于，包括以下步骤：

(431)对(43)所述的输入长为N的数据，进行迭代译码处理，得到N个LDPC译码后验信息；其中，迭代次数选3～5次；

(432)将(431)所得的N个LDPC译码的后验信息分别取绝对值，并把所得结果累加起来，得到累加和；

(433)将(432)所得的累加和取反，得到LDPC译码SDM；

所述(44)中的二维联合定时误差与频偏估计方法，其特征在于，具体包括以下步骤：

(441)将所述的M+1个LDPC译码SDM及对应的定时误差和频偏用单纯形极小值搜索方法进行处理，计算得到定时误差和频偏；

(442)根据预设的定时误差和频偏及设定的迭代次数(5～10次)，对所得的定时误差和频偏及已进行的迭代次数进行判断：若所得定时误差和频偏满足预设的定时误差和频偏要求已进行的迭代次数大于设定的迭代次数，则得到该方法最终输出的定时误差和频偏；否则转(443)；其中，预设的误差和频偏条件如下：M+1组定时误差及频偏序列中，最小和最大定时误差及频偏之间分别小于0.05T及0.01×频偏搜索区长度，且T为符号周期；

(443)用(441)所得的定时误差和频偏，计算插值位置；其中，插值位置的计算采用以下方法：第n个插值数据的插值位置＝定时误差+n×定时频偏+n/M；

(444)用(443)所得的插值位置，对所述的M路数据用插值方法进行插值，得到插值后数据；

(445)用(444)所得的插值后数据用LDPC译码SDM计算方法处理，得到LDPC译码SDM；

(446)用(445)所得的LDPC译码SDM与(441)所述的定时误差和频偏用单纯形极小值搜索方法处理，得到更新后的定时误差和频偏；同时，将更新后的定时误差和频偏及对应的LDPC译码SDM的组合，根据单纯形极小值搜索方法，取代原M+1个组合中性能最差的LDPC译码所对应的组合，并转(441)；其中，每个组合包括定时误差和频偏及相应的LDPC译码SDM。

其中，该LDPC译码SDM的计算及最优搜索的方法详细描述如下：

首先，本发明定义了一个LDPC译码SDM函数的代价函数ψ(τ，f_ppm)来判断是否得到最佳的定时采样点。这个代价函数ψ(τ，f_ppm)表示如下：

$\mathrm{\ψ}(\mathrm{\τ},f_{\mathrm{ppm}})=-\underset{i=1}{\overset{\mathrm{Len}}{\mathrm{\Σ}}}|L\left(c_i\right|\mathrm{\τ},f_{\mathrm{ppm}})+\underset{j^{\′}C\left(i\right)}{\mathrm{\Σ}}L\left({r_{j^{\′}i}}^{\left(k\right)}\right|\mathrm{\τ},f_{\mathrm{ppm}})|---\left(13\right)$

其中，τ为定时误差估计，单位为秒；f_ppm为定时频偏估计，且单位为百万分之一的赫兹；L(c_i|τ，f_ppm)为在给定τ和f_ppm前提下的变量节点i的先验信息，即对数似然比；L(r_j′i ^(k)|τ，f_ppm)为在给定τ和f_ppm前提下第k次迭代中，从校验节点j′到变量节点i的外信息；L(c_i|τ，f_ppm)和L(r_j′i ^(k)|τ，f_ppm)的具体迭代计算可以见背景技术中LDPC的译码部分及公式(1)～公式(10)。求和符号上标Len为计算SDM所需要的少量计算次数，且计算次数可选为3～5次。则对应的最佳定时误差估计τ_opt与定时频偏估计f_ppm，opt可联合求解以下优化方程(14)来得到：

$[{\mathrm{\τ}}_{\mathrm{opt}},f_{\mathrm{ppm},\mathrm{opt}}]=\underset{\underset{f_{\mathrm{ppm}}\∈\mathrm{FSR}}{\mathrm{\τ}\∈[-T/2,T/2]}}{\arg \min }\left\{\mathrm{\ψ}(\mathrm{\τ},f_{\mathrm{ppm}})\right\}---\left(14\right)$

其中，

表示计算使函数f(x)的值达到最小时自变量x的值，且f(x)是与x有关的函数。定时误差估计τ的取值范围为[-T/2，T/2]，且T为符号采样周期，单位为秒；定时频偏估计f_ppm的频率搜索范围为可能存在的定时频偏范围，一般可根据工程实际设置该区间为[-2000ppm，2000ppm]。

最后，对优化方程(14)的计算可以采用背景技术中所描述的单纯形极小值搜索算法来具体实施：通过以上初始的搜索范围定时误差估计τ和定时频偏估计f_ppm，用单纯形极小值搜索算法搜索得到最佳的定时误差估计τ_opt与定时频偏估计f_ppm，opt。

所述步骤6)中的迭代定时控制方法，其特征在于，具体包括以下步骤：

(61)若为首次接收到由所述的帧同步检测成功信号，则输出定时捕获控制信号；否则，转(62)；

(62)将所述的LDPC码字的N个数据构成的向量与LDPC码的校验矩阵的转置在模-2域中相乘，得到一个R长向量；其中，二进制数据在模-2域中的运算过程和普通运算相同，只是将最后的结果除以2取余数，并将该余数作为运算结果；

(63)将(62)所得的R长向量中的每个元素累加，得到累加和；

(64)将(63)所得的累加和与给定的判断门限Q1进行比较：若累加和大于门限Q1，则输出定时捕获控制信号；若累加和小于判断门限Q1，将该累加和与给定的判断门限Q2进行比较：若该累加和小于判断门限Q2或定时跟踪方法的迭代次数等于设定的迭代次数Z，则输出最终LDPC译码输出控制信号；否则，输出定时跟踪控制信号。其中，Q1，Q2为实数，分别设为0.05R和0.01R；Z为自然数，设为5～10。

所述步骤7)中的迭代定时跟踪方法，其特征在于，具体包括以下步骤：

(71)对所述(75)反馈的定时误差，用以下公式计算插值位置：第n个插值数据的插值位置＝定时误差+n/M；其中，首次执行该步骤时，无定时误差反馈，可设定时误差为0；

(72)用(71)所得的插值位置对所述的M路数据进行插值，得到插值后的N个数据，若(72)的执行次数小于设定的迭代次数5～7次，则转(73)，否则将得到插值后的N个数据作为定时跟踪输出数据；

(73)将(72)所述的插值后数据和所述的N个LDPC码字用Miller&Müller定时误差检测方法进行计算，得到定时误差估计；

(74)将(73)所述的定时误差估计通过数字环路滤波处理，转(71)。

所述各步骤中的插值方法，其特征在于，具体包括以下步骤：

(11)对于所需插值的数据中的第n个数据，将该数据对应的插值位置取整，得到一个整数Zn；

(12)将该第n个数据的插值位置减去所述整数Zn，得到小数Qn；

(13)取所述M路数据中序号为Zn的M个并行数据，再增加一个序号为Zn+1的M个并行数据中的第一个数据，共同组成M+1个样本数据(对于原串行输入数据，则为序号从Zn*M+1开始的M+1个数据)作为插值样本的函数值；

(14)采用线性分段插值等插值方法，以Qn作为所需插值的点，以样本点序列{0，1/M，...1}及(13)所得M+1个按次序的样本数据值作为插值样本序列，进行插值计算，得到插值结果。

以下结合附图说明，对本发明的装置实施例进行详细说明：

图1是采用迭代定时同步的典型数字通信系统的基带等效模型图。该模型的实现过程如下：首先，接收数据经过现代信道译码得到译码后数据；其次，将该译码后数据进行码字映射，如将{’0’、’1’}数据分别映射为{’1’、’-1’}数据，得到映射后数据；再次，将该映射后数据进行成型滤波，得到成型滤波后数据；之后，将滤波后数据通过加性高斯白噪声(AWGN)信道，使发送的数据增加了噪声；然后，将接收信号经过匹配滤波处理，得到匹配滤波后数据；之后，将匹配滤波后数据进行迭代定时同步处理，得到最终的系统输出数据。其中，迭代定时同步主要是将该过程接收的数据，经过抽样软判后，进行现代信道译码，再将译码结果反馈给定时同步过程，再将定时同步结果反馈给抽样软判处理，形成一个迭代处理过程。该过程能充分利用定时同步与迭代译码的处理信息，使该系统在低SNR情况下也能获得满意的定时同步效果；

图2是假设在无AWGN噪声的理想情况下接收信号的波形及定时误差示意图；在本发明中，由于通信系统发射和接收端都采用了对称的均方根升余弦(SRRC)成型及匹配滤波器，所以在该情况下，接收信号的波形类似升余弦波形结构。另外，该图也表示了因定时不准而造成的实际信号采样点与最佳采样点的偏差，如τ₄。这将导致通信系统性能下降。所以，数字通信系统需要高效的定时同步方法来恢复最佳定时采样点。同时，定时误差的搜索范围一般可取为[-T/2，T/2]。其中，T为符号周期；

图3为本发明的基于LDPC译码SDM的迭代定时同步装置的实施例结构图。该装置具体包括以下模块：数据接收处理模块1；LDPC码帧同步相关检测模块2；迭代定时捕获模块3；迭代定时控制模块4；迭代定时跟踪模块5；LDPC译码模块6。该装置中各器件的连接关系及工作过程如下：首先，将系统接收的数据在数据接收处理模块中分别经采样器的M倍符号频率采样、数据缓存器的缓存数据，插值器1的插值和SRRC匹配滤波器的匹配滤波得到滤波后的数据；其中，M为自然数，可取为4等偶数；在首次执行插值处理时，不进行插值；否则，用迭代定时捕获模块反馈的插值位置进行插值。其次，对所得的滤波后数据分别进行两路输出：第一路数据用LDPC码帧同步相关检测模块进行LDPC码帧同步相关检测处理，得到LDPC码数据帧的起始位置序号和帧同步检测成功信号；第二路数据则以第1路得到的起始位置序号为滤波后新数据的起始序号，将其经过1:M串并变换器，得到M路数据，并保存在数据接收处理模块中的M路数据缓存器。再次，在接收到上述帧同步检测成功信号后，用迭代定时控制模块进行迭代定时控制处理，输出定时捕获控制信号。之后，在接收到定时捕获控制信号有效后，对所述M路数据缓存器中的M路数据用迭代定时捕获模块进行迭代定时捕获处理，得到插值位置和定时捕获输出数据。然后，将定时捕获输出数据用LDPC译码模块中的LDPC译码器进行LDPC译码，得到LDPC码字。之后，将得到的LDPC码字用迭代定时控制模块进行定时同步状态的判断与切换处理，得到以下信号：定时捕获控制信号、定时跟踪控制信号、数据选择控制信号和最终LDPC译码输出控制信号；然后，根据这些控制信号，分别进行以下处理：若定时捕获控制信号有效，转上述迭代定时捕获模块进行迭代定时捕获处理；若定时跟踪控制信号有效，用迭代定时跟踪模块进行迭代定时跟踪的处理；若最终LDPC译码输出控制信号有效，控制上述LDPC译码器，将所得的LDPC信息码元数据，作为系统最终的LDPC译码输出数据并输出。之后，继续用迭代定时捕获模块进行定时状态的判断与切换和最终数据的输出控制处理，直到数据接收结束。其中，用数据选择控制信号控制LDPC译码模块中的数据选择器，选择相应的定时跟踪输出数据或定时跟踪输出数据输入到该数据选择器。另外，这四个模块可用图4～图12的具体图解来分别详细说明。其中，在该图中，普通线条表示串行一路数据，而标有“”的线条表示多路数据，且该说明对以下各图也适用。

图4为本发明的数据接收处理模块的实施例结构图。该模块具体包括以下器件：M倍符号频率采样器；数据缓存器；插值器1；匹配滤波器；M路数据缓存器。该装置中各器件的连接关系及工作过程如下：首先，将系统接收端收到的数据分别经采样器的M倍符号频率采样处理，得到M倍采样后的输入数据；其次，将该M倍采样后的输入数据保存在数据缓存器中，用于后续处理的数据缓存；再次，将该数据缓存器中的数据输出，并用插值器1进行插值处理，得到插值后数据；其中，首次插值处理时，可不进行插值处理；否则，按外部输入的插值位置，用现有的线形分段插值等方法对输入数据进行插值处理；之后，将该插值后的数据用SRRC匹配滤波器进行匹配滤波，得到滤波后数据，并将该滤波数据输出，用于相关检测；最后，根据相关检测获得的LDPC数据帧起始数据序号，以该序号对应的数据为起始数据，将该滤波后数据保存在M路数据缓存器中，用于后续处理。

图5为本发明的LDPC码帧同步相关检测模块的实施例结构图。该模块具体包括以下器件：1:M路串并变换器；M个相关模块；最大值判断器；比较器。该装置中各器件的连接关系及工作过程如下：首先，将外部输入的数据，输入到1:M路串并变换器，输出M路数据。其次，将该M路数据分别输入到M个相关模块得到M个相关计算结果；再次，将这M个相关计算结果用最大值判断器判断最大值，并得到该最大相关计算结果对应的输入数据序列中第一个数据的序号n。其中，n为自然数，表示数据序号。最后，将该最大值在比较器中判断是否比相关门限V大：若该最大值比相关门限V大，则输出LDPC码的起始位置序号n和帧同步检测成功信号。相关模块具体包括以下器件：移位寄存器；L个乘法器；存储器；累加器。该模块主要用L长的移位寄存器移位寄存输入数据。在移位寄存器中的L个数据分别用L个乘法器与本地数据中对应序号的数据相乘，并把该L个相乘结果用累加器累加，得到相关结果，实现背景技术中的相关运算功能。其中，L为自然数，表示为相关运算的长度。(此处用于LDPC同步头的相关运算，根据同步头长度，可选为128～256等数)

图6为本发明的迭代定时捕获模块的实施例结构图。该模块具体包括以下器件：插值器2(1)～2(M+1)；LDPC译码软判决信息(SDM)计算模块1～(M+1)；二维联合定时误差和频偏计算器；插值位置计算器；插值器3。该装置中各器件的连接关系及工作过程如下：该过程如下：首先，用插值位置计算器计算预设的定时误差搜索范围中的初始定时误差和频偏，得到M路输入数据的M+1组插值位置。其中，定时误差和频偏搜索范围如下：定时误差估计范围[-T/2，T/2]，且T为符号周期；定时频偏估计范围可根据实际的定时频偏误差范围选[-2000ppm，2000ppm]等范围；初始的定时误差和频偏可在上述搜索范围内取M+1个均匀分布点(如可选择M个点均匀分布在矩形搜索区的周长上，剩下一个点设置在矩形搜索区的中心位置)；第n个插值位置的计算如下：定时误差+n×定时频偏+n/M；n为自然数，为相应数据的序号。其次，将这些插值位置用插值器2(1)～2(M+1)分别对保存于M路数据缓存器的M路数据进行插值，得到(M+1)组插值数据；再次，将该(M+1)组插值数据分别输入到LDPC译码SDM计算模块1～(M+1)，输出(M+1)个LDPC译码SDM。之后，将这些LDPC译码SDM输入到二维联合定时误差与频偏估计器(LDPC译码SDM对应的初始定时误差和频偏已预先保存于该器件内)，经过多次迭代后，得到定时误差与频偏。另外，在该模块中，二维联合定时误差与频偏估计器可以用背景技术中单纯形极小值搜索方法实现，且该器件工作过程中会产生需要更新的定时误差和频偏及相应的LDPC译码SDM。这部分的实现可通过时分复用的方式(不同时间使用同一个器件，不同时间的使用效果相互之间不影响)，将二维联合定时误差与频偏估计器输出的临时的定时误差和频偏通过插值位置计算器计算插值位置，并将该插值位置和上述M路输入数据输入到LDPC译码软判决信息(SDM)计算模块(M+1)计算需要更新的LDPC译码SDM，最后将需要更新的定时误差和频偏及相应的LDPC译码SDM一起再用二维联合定时误差和频偏计算器计算新的定时误差和频偏，实现二维联合定时误差和频偏计算器的迭代处理；其中，LDPC译码SDM计算模块可由图7来详细描述。

图7为本发明的LDPC译码SDM计算模块的实施例结构图。该模块具体包括以下器件：LDPC译码后验信息计算模块；取绝对值计算器；累加器B；取反器。该装置中各器件的连接关系及工作过程如下：首先，将输入的数据通过LDPC译码后验信息计算模块计算得到N路LDPC译码后验信息数据；其次，将该N路LDPC译码后验信息数据通过取绝对值计算器分别取绝对值，得到N路绝对值输出数据；再次，将该N路绝对值输出数据通过累加器B累加，得到累加和；最后，将该累加和取反，得到LDPC译码SDM。其中，LDPC译码后验信息计算模块中的LDPC译码后验信息计算计算可由背景技术中公式(1)～公式(11)来描述。

图8为本发明的迭代定时跟踪模块的实施例结构图。该模块具体包括以下器件：插值器4；延迟器；定时误差检测器；数字环路滤波器。该装置中各器件的连接关系及工作过程如下：首先，该模块将该模块自身反馈的定时误差(首次处理设为0)，对输入的M路数据用插值器4进行插值(插值位置：定时误差+n/M)，得到插值后数据；其次，接收到该插值后数据对应的LDPC码字(该LDPC码字为该插值后数据进行LDPC译码得到的)；再次，将该插值后数据和LDPC码字输入到采用Miller&Müller算法的定时误差检测器，得到定时误差估计。最后，将该定时误差估计通过数字环路滤波器得到定时误差，并将该输出定时误差再次进行插值等以上过程的迭代处理，直到迭代次数达到5～10次后，将该所得的插值后的数据作为该模块最后输出的定时跟踪输出数据，并将其输出。另外，在该模块中，数字环路滤波器可由图9来详细描述；定时误差检测器可由图10来详细描述。

图9为本发明的数字环路滤波器的实施例结构图。该模块具体包括以下器件：积分器；增益器G₁；增益器G₂；加法器。该装置中各器件的连接关系及工作过程如下：误差信号进入该数字环路滤波器后，分为两路：第一路数据通过增益器G₁乘以了系数G₁；第二路经过积分器积分后，再通过乘增益器G₂乘以了系数G₂。之后，将这两路处理结果相加，作为数字环路滤波器的输出。为了使数字环路滤波器稳定，需要使该数字滤波器的传输函数的极点在单位圆内。在本发明实施例中，可取G₁和G₂分别为1/4和1/64，能使该滤波器稳定有效的工作。

图10为本发明的定时误差检测模块的实施例结构图。该模块具体包括以下器件：单位延迟器；乘法器；减法器。该过程主要采用背景技术中Miller&Müller定时误差检测方法中公式(12)实现定时误差检测。该装置中各器件的连接关系及工作过程如下：首先，输入数据与LDPC码字分别与对方通过单位延迟器进行单位延迟后的数据用乘法器相乘得到两个数据。其次，将这两个数据通过减法器进行减法运算，得到公式(12)所描述的定时误差估计。

图11为本发明的LDPC译码模块的实施例结构图。该模块具体包括以下器件：数据选择器；LDPC译码器。该装置中各器件的连接关系及工作过程如下：根据数据选择控制信号控制数据选择器中的输入数据，并将该数据经过LDPC译码器进行译码，得到LDPC码字和LDPC信息码元。LDPC译码器中执行的LDPC译码过程可以由背景技术中公式(1)～公式(12)来描述。

图12为本发明的迭代定时控制模块的实施例结构图。该模块具体包括以下器件：1:N路串并变换器；存储器；矩阵与向量乘法模块；累加器；比较器；比较及迭代次数判断器。该装置中各器件的连接关系及工作过程如下：它在接收到LDPC码帧同步检测成功信号有效后，立刻用定时捕获控制信号控制迭代定时捕获模块开始工作。不然进行以下处理：首先，将迭代定时跟踪模块输出的LDPC码字的数据用1:N路串并变换器得到每次N个数据。其次，将该N个数据与存储器中的LDPC校验矩阵H的数据一起输入到矩阵与向量乘法模块进行矩阵与向量相乘的处理，得到R维向量。再次，将这R维向量的每个元素用累加器累加，得到累加和。最后，将累加和输入到比较器，将该累加和与比较器中设定的判断门限Q1(可设为0.05R)进行比较：若该累加和大于Q1，则输出定时捕获控制信号，控制迭代定时捕获模块开始定时捕获处理；否则，将该累加和输入到比较及迭代次数判断器，将该累加和与比较及迭代次数判断器中设定的判断门限Q2(可设为0.01R)进行比较：若该累加小于Q2或定时跟踪的迭代次数等于Z次(Z为自然数，可选为5～10)，则输出LDPC最终数据输出控制信号，控制LDPC译码器模块，输出整个系统最终的LDPC信息码元；否则，输出定时跟踪控制信号，控制迭代定时跟踪模块开始定时跟踪处理。其中，R，N为自然数，分别表示LDPC码校验方程的数量及LDPC码的码长(LDPC码的校验矩阵H为R行N列的矩阵)，且有R＜N；矩阵与向量乘法模块执行二进制数据模-2域的R行N列的矩阵与N维向量相乘运算，得到R维向量的输出；其中的二进制数据模-2域中的运算和普通运算相同，只是将最后的结果除以2取余数，并将该余数作为运算结果；另外，矩阵与向量乘法模块可由乘法器和异或器按上述运算规则构成，且为了减少计算量，可将值为“0”的矩阵元素不参与运算。

图13为本发明的实施例中采用1/2码率LDPC码(1944，972)的BPSK通信系统进行基于LDPC码SDM的迭代定时同步的仿真误码性能图。在该图中实线、虚线分别表示误码率和误帧率。曲线“——”表示理想无定时误差时的误码曲线；“- o-”表示在固定定时误差为±0.5T时得到的误码曲线；曲线“-x -”表示在定时频偏为±2000ppm时，采用本发明方法仿真得到的误码曲线；“-+-”表示在固定定时误差与频偏分别为±0.5T及±2000ppm时得到的误码性能曲线。该仿真的系统模型如图1所示。仿真的条件如下：预设定时误差为：定时误差±0.5T；定时频偏±2000ppm；定时误差±0.5T及定时频偏±2000ppm；发送端所发送伪随机数产生的BPSK调制信号；采用1/4采样、25抽头长度和滚降系数为0.3的SRRC成型与匹配滤波器。LDPC码采用IEEE802.11n标准草案中1/2码率的(1944，972)LDPC码，且在译码过程中进行20次迭代；LDPC译码采用置信传播译码，并用本发明所述的方法进行定时误差与频偏估计。定时搜索路数采用5路搜索。仿真结束条件为出现错误的LDPC数据帧数量超过1万帧或总的仿真所用LDPC数据帧的数量超过80万帧。仿真结果显示，采用该方法，在预设定时误差情况下，所得误码曲线相距理论曲线值不超过0.2dB。且在较低SNR(E_b/N₀＜1dB)情况下，该方法所得误码曲线相距理论曲线值不超过0.1dB。所以，该方法可获得较好的定时同步，并适用于较低SNR情况下的定时同步等场合。

Claims (10)

1.一种基于低密度奇偶校验译码软判决信息的迭代定时同步方法，其特征在于，该方法包括以下步骤：

1)将系统接收端收到的数据分别经M倍符号频率采样、用插值方法进行插值和均方根升余弦匹配滤波得到滤波后数据；其中，M为自然数；在首次执行插值处理时，不进行插值；

2)对步骤1)所述滤波后数据分别进行两路输出：第1路数据进行LDPC码帧同步相关检测方法处理，得到LDPC码数据帧起始位置序号和帧同步检测成功信号；第2路数据则以相关检测方法得到的LDPC码数据帧起始位置序号为滤波后新数据的起始序号，将滤波后新数据进行1:M的串并变换，得到M路数据，且每路各N+L个数据；其中，N、L均为自然数，分别表示LDPC码的帧长和LDPC码同步头的长度；

3)在接收到所述帧同步检测成功信号后，进行迭代定时控制方法处理：如为初次处理，则输出定时捕获控制信号，转步骤4)；否则转步骤6)；

4)在接收到所述定时捕获控制信号后，对步骤2)所述M路数据用迭代定时捕获方法处理，得到插值位置和定时捕获输出数据，将得到的插值位置反馈到步骤1)，用于接收端新接收数据的插值；

5)将所述定时捕获输出数据进行K次LDPC迭代译码，得到N个LDPC码字和(N-R)个LDPC信息码元；其中，K为自然数；R为自然数，表示LDPC码校验方程的数量，且有R＜N；

6)将所得的N个LDPC码字进行迭代定时控制方法处理，得到定时捕获控制信号、定时跟踪控制信号或最终LDPC译码输出控制信号；若得到定时捕获控制信号，设置定时状态为捕获状态，则转步骤4)；若得到定时跟踪控制信号，设置定时状态为跟踪状态，则转步骤7)；若得到最终LDPC译码输出控制信号，将所述的LDPC信息码元，作为系统最终的LDPC译码输出数据，并输出，并转步骤9)；

7)将步骤2)所得的M路数据和N个LDPC码字，进行迭代定时跟踪方法处理，得到定时跟踪输出数据；

8)将步骤7)所述定时跟踪输出数据进行K次LDPC迭代译码，得到N个LDPC码字和LDPC信息码元，并转(6)；

9)接收端将接收到的新输入数据，转步骤1)，直到接收端接收数据完毕。

2.如权利要求1所述方法，其特征在于，所述步骤2)中的LDPC码帧同步相关检测方法，具体包括以下步骤：

(21)将输入的数据进行1:M串并变换为M路数据；

(22)将(21)所得的M路数据分别与本地已知L长LDPC码帧同步头数据，得到M个相关值和对应的数据序号，其中L为自然数，表示序列长度进行相关；

(23)将(22)所得M个相关值进行比较，得到最大的相关值和该相关值对应的输入数据序号；

(24)将(23)所得最大相关值与给定相关门限V相比较：若该最大相关值大于V，则得到LDPC码帧同步检测成功信号；同时，将该最大相关值所对应的输入数据序号作为得到的LDPC码数据帧起始位置序号；其中，V为常数。

3.如权利要求1所述方法，其特征在于，所述步骤4)中的迭代定时捕获方法，具体包括以下步骤：

(41)根据预设的初始定时误差搜索范围中的初始定时误差和频偏，分别计算得到M路输入数据的M+1组插值位置，且该每路数据为N个；其中，初始定时误差搜索范围中的初始定时误差和频偏的取值如下：定时误差范围选择[-T/2，T/2]，且T为符号周期；定时频偏范围选择[-2000ppm，2000ppm]范围，其中，ppm表示百万分之一；插值位置的计算采用以下方法：第n个插值数据的插值位置＝初始定时误差+n×初始定时频偏+n/M；

(42)将(41)所得M+1组插值位置分别对接收到的M路数据用插值方法进行插值，得到M+1路数据；

(43)将产生的M+1路数据；对每路分别进行LDPC译码SDM计算方法进行处理，得到M+1个LDPC译码SDM；

(44)将(43)所得的M+1个LDPC译码SDM及对应的(41)所述的初始定时误差和频偏，用二维联合定时误差与频偏估计方法进行处理，得到定时误差与频偏；

(45)用(44)所得的定时误差与频偏，计算得到插值位置；其中，插值位置的计算采用以下方法：第n个插值数据的插值位置＝定时误差+n×定时频偏+n/M；

(46)根据(45)所得的插值位置对所述的M路数据用插值方法进行插值，得到定时捕获输出数据；

4.如权利要求3所述方法，其特征在于，所述步骤(43)中的LDPC译码SDM计算方法，具体包括以下步骤：

(431)对(43)所述的输入长为N的数据，进行迭代译码处理，得到N个LDPC译码后验信息；

(432)将(43 1)所得的N个LDPC译码的后验信息分别取绝对值，并把所得结果累加起来，得到累加和；

(433)将(432)所得的累加和取反，得到LDPC译码SDM；

5.如权利要求1所述方法，其特征在于，所述步骤6)中的迭代定时控制方法，具体包括以下步骤：

(61)若为首次接收到由所述的帧同步检测成功信号，则输出定时捕获控制信号；否则，转(62)；

(62)将所述的LDPC码字的N个数据构成的向量与LDPC码的校验矩阵的转置在模-2域中相乘，得到一个R长向量；

(63)将(62)所得的R长向量中的每个元素累加，得到累加和；

(64)将(63)所得的累加和与给定的判断门限Q1进行比较：若累加和大于门限Q1，则输出定时捕获控制信号；若累加和小于判断门限Q1，将该累加和与给定的判断门限Q2进行比较：若该累加和小于判断门限Q2或定时跟踪方法的迭代次数等于设定的迭代次数Z，则输出最终LDPC译码输出控制信号；否则，输出定时跟踪控制信号。其中，Q1，Q2为实数；Z为自然数。

6.采用如权利要求1所述方法的基于低密度奇偶校验译码软判决信息的迭代定时同步装置，其特征在于，该装置具体包括以下模块：数据接收处理模块；LDPC码帧同步相关检测模块；迭代定时捕获模块；迭代定时控制模块；迭代定时跟踪模块；LDPC译码模块。该装置的连接关系为：数据接收处理模块的采样数据接收端作为整个系统的输入端；数据接收处理模块的匹配滤波输出端连接到LDPC码帧同步相关检测模块的数据输入端；数据接收处理模块中M路第一数据输出端连接到迭代定时跟踪模块中的插值数据输入端；数据接收处理模块的M路第二数据输出端连接到迭代定时捕获模块中的第一数据输入端；数据接收处理模块的M路数据第三组输出端共(M+1)个输出端连接到迭代定时捕获模块的第二组数据输入端的(M+1)个输入端；LDPC码帧同步相关检测模块的数据输出端连接到数据接收处理模块的匹配滤波输入端；LDPC码帧同步相关检测模块的控制信号输出端连接到迭代定时控制模块的控制输入端；迭代定时捕获模块的数据输出端连接到LDPC译码模块的第二数据输入端；迭代定时捕获模块的插值输出端连接到数据接收处理模块的插值输入端；迭代定时跟踪模块的数据输出端连接到LDPC译码模块的第一数据输入端；LDPC译码模块的第一码字输出端连接到迭代定时跟踪模块的码字数据输入端；LDPC译码模块的第二码字输出端连接到迭代定时控制模块的数据输入端；LDPC译码模块的信息码元输出端作为系统的输出端；迭代定时控制模块的定时捕获控制输出端连接到迭代定时捕获模块的控制输入端；迭代定时控制模块的定时跟踪控制输出端连接到迭代定时跟踪模块的控制输入端；迭代定时控制模块的最终输出控制输出端连接到LDPC译码模块的控制输入端；迭代定时控制模块的数据选择控制输出端连接到LDPC译码模块的数据选择控制输入端；其中，M为自然数。

7.如权利要求6所述的装置，其特征在于，所述的LDPC码帧同步相关检测模块，具体包括：1:M路串并变换器；M个相关模块；最大值判断器；比较器。该模块的接口及内部各器件的连接关系为：1:M路串并变换器的数据输入端作为该模块的数据输入端；比较器的数据输出端作为该模块的数据输出端；比较器的控制信号输出端作为该模块的控制信号输出端；1:M路串并变换器的M个输出端分别连接到M个相关模块的输入端；M个相关模块的输出端连接到最大值判断器的M个输入端；最大值判断器的输出端连接到比较器的输入端；其中，相关模块用于输入数据与本地已知数据序列的相关计算，得到相关计算结果。

8.如权利要求6所述的装置，其特征在于，所述的迭代定时捕获模块，具体包括：第二组插值器，共包括(M+1)个插值器；(M+1)个LDPC译码软判决信息(SDM)计算器；二维联合定时误差和频偏计算器；插值位置计算器；第三插值器。该模块的接口及内部各器件的连接关系为：该模块有1个控制该模块工作的控制输入端；第三插值器的数据输入端作为该迭代定时捕获模块的第一数据输入端；第二组插值器的(M+1)数据输入端作为该模块的第二组数据输入端的(M+1)个输入端；插值位置计算器的输出端作为该模块的插值输出端；第三插值器的数据输出端作为该模块的数据输出端；第二组插值器的(M+1)数据输出端连接到(M+1)个LDPC译码SDM计算模块的输入端；(M+1)个LDPC译码SDM计算模块的输出端连接到二维联合定时误差与频偏估计器的(M+1)数据输入端；二维联合定时误差与频偏估计器的输出端连接到插值位置计算器的输入端；插值位置计算器的第一插值位置输出端连接到第三插值器的插值位置输入端；插值位置计算器的插值位置第二组输出端的(M+1)个输出端连接到第二组插值器的(M+1)个插值位置输入端。

9.如权利要求8所述的装置，其特征在于，所述的LDPC译码SDM计算模块，包括：LDPC译码后验信息计算器；取绝对值计算器；累加器；取反器。该模块的接口及内部各器件的连接关系为：LDPC译码后验信息计算器的输入端作为该模块的输入端；取反处理器的输出端作为该模块的输出端；LDPC译码后验信息计算器的输出端连接到取绝对值计算器的输入端；取绝对值计算器的输出端连接到累加器的输入端；累加器的输出端连接到取反器的输入端。

10.如权利要求6所述的装置，其特征在于，所述的迭代定时控制模块，具体包括：首次接收判断器；1:N路串并变换器；矩阵与向量乘法模块；存储器；累加器；比较器；比较及迭代次数判断器。该模块的接口及内部各器件的连接关系为：首次接收判断器的输入端作为该模块的控制输入端；1:N路串并变换器的数据输入端作为该模块的数据输入端；比较器的判决结果为“否”的输出端及首次接收判断器的判决结果为“是”的输出端作为该模块的定时捕获控制输出端；比较及迭代次数判断器的判决结果为“否”的输出端作为该模块的定时跟踪控制输出端；比较及迭代次数判断器的判决结果为“是”的输出端作为该模块的最终输出控制的输出端。首次接收判断器的判决结果为“否”的输出端作为该模块的控制输入端；1:N路串并变换器的N个输出端连接到矩阵与向量乘法模块的N个向量输入端；存储器中LDPC码校验矩阵H的非零数据分别作为矩阵与向量乘法模块的矩阵数据输入端；矩阵与向量乘法模块的R个向量输出端连接到累加器的输入端；累加器的输出端连接到比较器的输入端；比较器的判决结果为“否”的输出端连接到比较及迭代次数判断器的输入端；其中，R，N为自然数，分别表示LDPC码校验方程的数量及LDPC码的码长，LDPC码的校验矩阵H为R行N列的矩阵，且有R＜N；矩阵与向量乘法模块执行二进制数据模-2域的R行N列的矩阵与N维向量相乘运算，得到R维向量的输出。

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