CN101216865A - 用于数字集成电路设计的最佳极性搜索方法 - Google Patents

Abstract

本发明公开了一种用于数字集成电路设计的最佳极性搜索方法，通过对多输入XNOR门的功耗算法进行优化，建立XNOR/OR电路功耗估计模型，得到整个XNOR/OR电路的开关活动性，再用快速列表极性转换算法来实现从布尔函数最大项到0极性下的XNOR/OR电路展开式的转换，然后依格雷码顺序用基于列表技术的极性间转换算法，得到其余2ⁿ－1个极性下的XNOR/OR电路的展开式，最后得到XNOR/OR电路的最小功耗、最小面积、最小成本值和最佳极性；优点是能够获得功耗较低的XNOR/OR逻辑电路，通过对10个MCNC Benchmark电路进行测试，本发明方法搜索得到的最佳极性与极性0时相比，其所对应的XNOR/OR电路在开关活动性和面积上的节省最高分别达到94.4％和82.2％，而10个电路在开关活动性和面积上的平均节省也分别达到68.4％和34.2％。

Description

用于数字集成电路设计的最佳极性搜索方法

技术领域

本发明涉及一种数字集成电路的设计方法，尤其是涉及一种用于数字集成电路设计的最佳极性搜索方法。

背景技术

信息、物质和能源是现代社会赖以生存的三大要素，其中信息产业成为上世纪末以来发展最快的产业。目前信息电子产品己经成为现代信息社会文明和进步的标志，而集成电路对信息产业起着支撑的作用。随着电子技术的飞速发展，电路的工作速度越来越快，集成电路的集成度也越来越高，这导致了功耗的急剧增加。功耗的不断增加，不仅使各种便携式设备遇到电源方面的问题，而且芯片的过热亦易导致它们工作的失效及寿命的缩短，同时也使得芯片的封装更加困难。这一切使得降低功耗成为集成电路设计中除了速度和面积之外需要考虑的又一个重要设计参数。

目前，集成电路的低功耗研究主要集中在两个方面——低功耗电路设计和低功耗自动综合算法开发。由于计算机技术在超大规模集成电路(VLSI)设计中的广泛应用，使得传统的手工设计已经完全由计算机辅助(CAD)设计所取代，进而传统的VLSI设计的程序也发生了根本的变化。VLSI制造前的各种性能优化不仅成为可能，而且成为必要的设计步骤。这些步骤为缩短生产时间，提高产品的质量和产品的成品率起到了保证。因而VLSI制造水平的高低从某种意义上说取决于VLSI工艺的水平和VLSI的CAD工具的先进程度。因此低功耗自动综合算法作为计算级辅助设计中的一个部分，在VLSI综合优化方面重要性显而易见。

当前，低功耗集成电路设计以布尔逻辑为基础，并已建立了相对系统的自动设计方法。但是大量的研究已经表明，相比于用传统布尔逻辑实现的电路，用Reed-Muller(RM)逻辑实现的电路(如算术电路、奇偶校验电路、通信电路等)在功耗、面积、速度等方面体现出了巨大的优势。因此，建立以RM逻辑为基础的低功耗自动设计方法对于目前以布尔逻辑为主的低功耗集成电路设计将是一个很好的补充。与布尔逻辑电路相类似，RM逻辑电路也可以具有两种相对应的形式，即XOR/AND(异或/与)形式和XNOR/OR(同或/或)形式。目前，对RM逻辑电路的综合优化，主要集中在XOR/AND形式上。事实上，由于XNOR/OR形式在实现逻辑函数最小化方面具有其独到之处，因此，对以XNOR/OR形式为基础的逻辑电路进行综合优化有其现实意义。

对于一个由n个门组成的电路，具有2ⁿ个固定极性逻辑电路，与之相对应的有2ⁿ个不同的XNOR/OR逻辑展开式。故极性决定着XNOR/OR逻辑函数的繁简，进而影响着XNOR/OR电路功耗、面积、速度等方面的性能。因此，搜索XNOR/OR逻辑展开式的最佳极性，实现XNOR/OR电路功耗、面积等方面的最优化就显得很有必要。

发明内容

本发明所要解决的技术问题是提供一种用于数字集成电路设计的最佳极性搜索方法，能够获得功耗较低的XNOR/OR逻辑电路，实现功耗和面积的同时优化。

本发明解决上述技术问题所采用的技术方案为：一种用于数字集成电路设计的最佳极性搜索方法，它包括以下步骤：①在判断输入信号概率值大小的基础上，通过对输入信号概率值的调整，对多输入XNOR门的功耗算法进行优化；②建立XNOR/OR电路功耗估计模型，通过低功耗分解，得到整个XNOR/OR电路的开关活动性，并进而得到电路的成本TotalCost，表示为函数：

TotalCost＝α*SaCost+(1-α)*AreaCost

其中，SaCost表示XNOR/OR电路总的开关活动性，AreaCost表示二输入XNOR门和OR门的数量，α为功耗和面积的权重，取值为：0＜α＜1；③用快速列表极性转换算法来实现从布尔函数最大项到0极性下的XNOR/OR电路展开式的转换，用所建立的功耗估计模型检测该展开式，得到其功耗和面积值，并据此计算成本值；④将0极性下的功耗、面积和成本值作为最小功耗、最小面积和最小成本值，然后依格雷码顺序用基于列表技术的极性间转换算法，由0极性下的XNOR/OR电路展开式依次得到其余2n-1个极性下的XNOR/OR电路的展开式，并用功耗估计模型逐一检测这些展开式，得到相应极性下XNOR/OR电路的功耗、面积和成本值；⑤根据当前值小于最小值即更新的原则，以成本值的大小为评判依据，不断更新最小功耗、最小面积、最小成本值和最佳极性的值；最后得到XNOR/OR电路最小功耗、最小面积、最小成本值和最佳极性。

优化后的多输入XNOR门的功耗算法的具体步骤如下：先判断输入信号概率值的大小，如果概率值小于0.5则将其取成1的补；然后取概率值最大的两个信号进行综合，并用产生的信号取代上述两个概率值最大的信号；反复执行上述过程，直至剩一个信号为止。

建立XNOR/OR电路功耗估计模型的具体步骤如下：先用霍夫曼算法对多输入OR门进行低功耗分解，并结合信号概率传递算法得到二输入OR门的最终输出信号概率和开关活动性；然后将OR门的最终输出信号概率作为多输入XNOR门的初始输入信号概率，并用优化后的多输入XNOR门功耗算法对多输入XNOR门进行低功耗分解，得到二输入XNOR门的开关活动性；最后，将XNOR门和OR门的开关活动性相加，得到整个XNOR/OR电路的开关活动性。

所述的快速列表极性转换算法的具体步骤如下：

1)将所有的最大项以二进制形式表示；

2)将所要求的极性转换成二进制形式，并与所有最大项进行异或操作，得到新项；

3)选择一个第i位为1的新项，以此位为无关项，再产生所有2i-1个新项，并更新索引表中的项数；

4)重复步骤3)，直至操作完所有新项；

5)索引表中项数为奇数的项即为所要求的XNOR/OR项。

基于列表技术的极性间转换算法的具体转换过程如下：

1)探明两个极性间不同的位，并将其定义为x_i1，x_i2，…，x_ir；

2)将所有和项以二进制形式表示；

3)将每个第i_k位为0的项进行此位的取反操作，其余位保持不变；

4)去除新项与最初项成双的项；

5)对所有的x_i1，x_i2，...x_ir重复步骤(3)、(4)，剩余的项即为所要求极性下的XNOR/OR展开项。

与现有技术相比，本发明的优点在于提供了一种用于数字集成电路设计的最佳极性搜索方法，能够获得功耗较低的XNOR/OR逻辑电路，由于成本中包含了功耗和面积两方面的因素，因此能实现功耗和面积的同时优化。表1中，通过对10个MCNC Benchmark电路进行测试以检验本发明方法的有效性。

对本发明的方法已用C语言加以实现，在Linux环境下通过GNU C的编译，在PIV2.4GHz、256M内存的个人计算机上，用本发明的方法对10个MCNC Benchmark电路进行测试。为计算XNOR/OR电路的开关活动性，用随机函数产生20个输入信号概率：0.14，0.82，0.31，0.03，0.30，0.72，0.59，0.95，0.42，0.93，0.63，0.32，0.68，0.22，0.42，0.57，0.69，0.75，0.19，0.18，结果如表1所示。为检验方法的有效性，极性0时XNOR/OR电路的开关活动性和面积(二输入XNOR/OR门的数量)同时在表中列出，以作比较。

表1中，列1表示所使用的Benchmark电路名称；列2表示所用电路的变量数；列3和列4分别表示在极性0下电路的开关活动性(SA₀)和面积(Area₀：二输入XNOR/OR门数量)；列5、列6和列7分别给出用本发明的方法搜索得到的最佳极性，及对应极性下的开关活动性(SA_BP)和面积(Area_BP：二输入XNOR/OR门数量)；列8和列9分别表示最佳极性XNOR/OR电路与0极性XNOR/OR电路相比在开关活动性和面积上节省的百分比，其中开关活动性节省百分比定义如下：

$\mathrm{Sa}{\mathrm{ve}}_{\mathrm{SA}}\%=\frac{{\mathrm{SA}}_0-{\mathrm{SA}}_{\mathrm{BP}}}{{\mathrm{SA}}_0}\×100\%$

面积节省百分比也相类似的定义为：

${\mathrm{Save}}_{\mathrm{Area}}\%=\frac{{\mathrm{Area}}_0-{\mathrm{Area}}_{\mathrm{BP}}}{{\mathrm{Area}}_0}\×100\%$

列10给出了所用时间，从实验结果可以看出本发明的搜索方法相当快速。

表1 XNOR/OR电路最佳极性搜索实验数据

Circuit	Inputs	Polarity 0		Best Polarity			Save(％)		Time(s)
										SA0	Area0(xnor/or)	Polarity	SABP	AreaBP(xnor/or)	SA	Area
		squar5	5	11.52	14/31	23	0.64	3/5									94.4	82.2	～0
inc	7								16.59	20/43	42	4.97	11/26	70.0	41.3	～0
		con1	7	18.24	18/42	89	2.53	11/24									86.1	41.7	～0
rd84	8								21.74	36/28	190	10.64	29/28	51.1	10.9	～0
		sqrt8	8	14.38	24/77	32	11.84	23/68									17.1	9.9	0.03
9sym	9								127.29	210/546	369	17.56	171/464	86.2	16.0	0.29
		clip	9	55.80	116/442	436	8.63	85/356									84.5	21.0	0.21
ex1010	10								118.50	486/2010	228	61.30	440/1878	48.3	7.1	3.78
		sao2	10	5.96	116/602	996	1.06	51/315									82.2	49.0	0.99
t481	16								25.79	39/68	26214	9.16	11/28	64.5	63.6	4.74

从表1所示的实验数据可知，本发明的方法在最佳极性的搜索上相当有效。与极性0时相比，所得出的最佳极性，其所对应的XNOR/OR电路在开关活动性和面积上的节省最高分别达到94.4％和82.2％，而10个电路在开关活动性和面积上的平均节省也分别达到68.4％和34.2％。而且从列10给出的实验数据可以看出，本发明的方法非常快速，具有很强的实际应用潜力。

具体实施方式

以下结合实施例对本发明作进一步详细描述。

用于数字集成电路设计的最佳极性搜索方法，它包括以下步骤：

①在判断输入信号概率值大小的基础上，通过对输入信号概率值的调整，对多输入XNOR门的功耗算法进行优化：

从现有技术中得知，对于一个由n个门组成的电路，其总的动态功耗可以表示为：

$P=\frac{1}{2}{V}_{\mathrm{dd}}^2{f}_{\mathrm{clk}}\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{C}_L^i{E}_{\mathrm{s\ω}}^i---\left(1\right)$

其中，V_dd是供电电压，f_clk是时钟频率，C_L ⁱ是门i的输出负载电容，E_sω ⁱ是门i在每个时钟周期里的平均跳变次数，称为开关活动性。在逻辑综合过程中，往往只有E_sω ⁱ是可控的，而且与功耗存在正比关系，因此开关活动性的大小直接反映了电路功耗的大小。而门电路的开关活动性可通过其输出端的信号概率得到：

$E_{\mathrm{s\ω}}^i={2P}_{o,i}---\left(2\right)$

$E_{\mathrm{s\ω}}^i={2P}_{o,i}(1-p_{o,i})---\left(3\right)$

其中P_o，i表示输出信号概率，可利用输入信号概率通过信号几率传递算法而得到。式(2)和式(3)分别给出电路用动态逻辑和静态逻辑实现时开关活动性的计算公式。由于除了动态逻辑有一个预充电过程外，两者没有本质的区别，且静态逻辑在CMOS电路中更常见，因此对功耗算法进行优化可以围绕静态逻辑展开。

从已知的现有技术中可以知道，任何逻辑函数都可以表示成：

其中，下标i的二进制形式可表示为i_n-1i_n-2…i₀；⊙∏表示XNOR操作；d_i∈{0，1}，表示S_i项是否在表达式中出现；S_i为OR项，可表示为(其中j∈{0，1，…，n-1})：

$\begin{array}{cc}{S}_i={\stackrel{\·}{x}}_{n-1}+{\stackrel{\·}{x}}_{n-2}+...+{\stackrel{\·}{x}}_0& {\stackrel{\·}{x}}_j=\left\{\begin{array}{c}0,i_j=0\\ x_j,i_j=1\end{array}\right.\end{array}---\left(5\right)$

对于一个固定极性户＝(p_n-1p_n-2…p₀)，每个变量在式(4)中只能以原型或补的形式出现：如p_i为0则相应的变量为原型，否则为其补的形式。因此n变量的逻辑函数具有2ⁿ个固定极性，与之对应的有2ⁿ个XNOR/OR逻辑表达式。

从式(4)可知，XNOR/OR电路完全由多输入XNOR门和多输入OR门组成，因此电路的功耗也完全由这两者引起。但由于在电路映射之前，往往需要把式(4)中的多输入XNOR门和OR门分解成一系列二输入XNOR门和OR门，因此XNOR/OR电路的功耗其实是由二输入XNOR门和OR门引起的。由于OR门的输出信号概率随输入信号概率的增加而增大，因此其功耗优化过程比较简单，用霍夫曼算法就可以得到较好的结果。而XNOR门的输入输出信号概论分布则比较特殊，其功耗优化过程较为复杂。

根据吴训威，盛法生，M Pedram.等人在杭州电子工业学院学报.2000，20(6)：1-7.上的文章《功耗估计中的多值行为几率算法》中提出的信号概率传递算法，可推出二输入XNOR门的输出信号概率函数：

f(x，y)＝1+2xy-x-y    (6)

对f(x，y)求偏导，得：

$\frac{\∂f}{\∂x}=2y-1,$ $\frac{\∂f}{\∂y}=2x-1---\left(7\right)$

可见，在固定x的情况下：当0＜x＜0.5，0＜y＜0.5时，f(x，y)随y的增加而减小，且其值始终大于0.5；当0＜x＜0.5，0.5＜y＜1时，f(x，y)也随y的增加而减小，但其值始终小于0.5；当x＝0.5(或y＝0.5)时，f(x，y)始终保持为0.5；当0.5＜x＜1，0＜y＜0.5时，f(x，y)随y的增加而增加，且其值始终小于0.5；当0.5＜x＜1，0.5＜y＜1时，f(x，y)也随y的增加而增加，但其值始终大于0.5。由于x与y完全对称，当固定y，变化x时，f(x，y)同样具有上述特点。

由式(3)可知，静态逻辑电路开关活动性的计算曲线是一条以户P(x)＝1/2为对称轴的开口向下的抛物线。因此，为使其值最小，输出信号概率应尽可能的接近0或者1。故多输入XNOR门的低功耗分解过程可表述如下：

(1)多输入XNOR门的所有输入信号概率都大于0.5：此时，f(x，y)随x(或y)的增加而严格增加，且任意两个信号的综合结果始终大于0.5。因此，每次都取概率值最大的两个信号进行综合，输出概率必最接近于1，开关活动必最小。

(2)多输入XNOR门的输入信号中既有概率值大于0.5的信号，又有概率值小于0.5的信号：此时，若所取信号的概率值都小于0.5或都大于0.5，其综合结果将大于0.5，且有可能达到接近1的最大值；若所取信号的概率一个大于0.5，另一个小于0.5，则其综合结果将小于0.5，且有可能达到接近0的最小值。由于输出概率接近0或1都有可能使开关活动性最小，因此为使功耗最低，每次都需要判断这两个综合结果。此外，由于其综合结果的不确定性，在综合过程中将有可能出现全部概率值都变成大于0.5(或都小于0.5)的情况，因此在综合之前需判断每个信号的概率值。

(3)多输入XNOR门的所有输入信号概率都小于0.5：此时，f(x，y)随x(或y)的增加而严格减小，且综合结果始终大于0.5。因此第一次综合时，取概率值最小的两个信号进行结合，输出概率必最接近1，开关活动性必最小。但由于第一次综合将产生一个概率大于0.5的信号，以后的综合将同情况(2)完全相同。

从上述分析可见：情况(1)的分解过程非常简单，使用霍夫曼算法就可以达到理论上的最小值；而情况(2)、(3)则相当复杂，因此从降低运算复杂度出发，此分解过程需要改进。

二输入XNOR门具有相同输出为“1”，不同输出为“0”的工作特性。因此，若改变单个输入信号，输出将发生跳变；若同时改变两个输入信号，输出将保持不变。与之相对应，其输出信号概率也有类似特点：若其中一个输入信号概率取1的补，则输出信号概率为原输出信号概率1的补；若两个输入信号其概率都取1的补，则输出信号概率保持不变。而根据式(3)可知，静态逻辑电路原信号的开关活动性与其补信号(1的补)的开关活动性是相等的。因而，对于XNOR门来说，在静态逻辑中，输入信号概率若取1的补将不影响开关活动性。因此，可以将输入信号中概率小于0.5的值全都取成1的补，使情况(2)、(3)转变为情况(1)，从而简化分解过程。

②建立XNOR/OR电路功耗估计模型：

先用霍夫曼算法对多输入OR门进行低功耗分解，并结合信号概率传递算法得到二输入OR门的最终输出信号概率和开关活动性；然后将OR门的最终输出信号概率作为多输入XNOR门的初始输入信号概率，并用优化后的多输入XNOR门功耗算法对多输入XNOR门进行低功耗分解，得到二输入XNOR门的开关活动性；最后，将XNOR门和OR门的开关活动性相加，得到整个XNOR/OR电路的开关活动性，并进而定义电路的成本TotalCost，表示为函数：

TotalCost＝α*SaCost+(1-α)*AreaCost

其中，SaCost表示XNOR/OR电路总的开关活动性，AreaCost表示二输入XNOR门和OR门的数量，α为功耗和面积的权重，取值为：0＜α＜1。

③用快速列表极性转换算法来实现从布尔函数最大项到0极性下的XNOR/OR电路展开式的转换，具体过程如下：

1)将所有的最大项以二进制形式表示；

2)将所要求的极性转换成二进制形式，并与所有最大项进行异或操作，得到新项；

3)选择一个第i位为1的新项，以此位为无关项，再产生所有2ⁱ-1个新项，并更新索引表中的项数；

4)重复步骤3)，直至操作完所有新项；

5)索引表中项数为奇数的项即为所要求的XNOR/OR项；

然后用所建立的功耗估计模型检测该XNOR/OR电路展开式，得到其功耗和面积值，并据此计算该成本值。

④将0极性下XNOR/OR电路的功耗、面积和成本值作为最小功耗、最小面积和最小成本值，然后依格雷码顺序用基于列表技术的极性间转换算法，由0极性下XNOR/OR电路的展开式依次得到其余2ⁿ-1个极性下的XNOR/OR电路的展开式，具体转换过程如下：

1)探明两个极性间不同的位，并将其定义为x_i1，X_i2，…，x_ir；

2)将所有和项以二进制形式表示；

3)将每个第i_k位为0的项进行此位的取反操作，其余位保持不变；

4)去除新项与最初项成双的项；

5)对所有的x_i1，x_i2，…，x_ir重复步骤(3)、(4)，剩余的项即为所要求极性下的XNOR/OR展开项。

然后用所建立的功耗估计模型逐一检测这些XNOR/OR电路展开式，得到相应极性下XNOR/OR电路的功耗、面积和成本值。

⑤根据当前值小于最小值即更新的原则，以成本值的大小为评判依据，不断更新最小功耗、最小面积、最小成本值和最佳极性的值；最后得到XNOR/OR电路的最小功耗、最小面积、最小成本值和最佳极性。

Claims (5)

1.一种用于数字集成电路设计的最佳极性搜索方法，其特征在于它包括以下步骤：①在判断输入信号概率值大小的基础上，通过对输入信号概率值的调整，对多输入XNOR门的功耗算法进行优化；②建立XNOR/OR电路功耗估计模型，通过低功耗分解，得到整个XNOR/OR电路的开关活动性，并进而得到XNOR/OR电路的成本TotalCost，表示为函数：

TotalCost＝α*SaCost+(1-α)*AreaCost

其中，SaCost表示XNOR/OR电路总的开关活动性，AreaCost表示二输入XNOR门和OR门的数量，α为功耗和面积的权重，取值为：0＜α＜1；③用快速列表极性转换算法来实现从布尔函数最大项到0极性下的XNOR/OR电路展开式的转换，用所建立的功耗估计模型检测该展开式，得到其功耗和面积值，并据此计算成本值；④将0极性下XNOR/OR电路的功耗、面积和成本值作为最小功耗、最小面积和最小成本值，然后依格雷码顺序用基于列表技术的极性间转换算法，由0极性下XNOR/OR电路的展开式依次得到其余2n-1个极性下的XNOR/OR电路的展开式，并用功耗估计模型逐一检测这些展开式，得到相应极性下XNOR/OR电路的功耗、面积和成本值；⑤根据当前值小于最小值即更新的原则，以成本值的大小为评判依据，不断更新最小功耗、最小面积、最小成本值和最佳极性的值；最后得到XNOR/OR电路的最小功耗、最小面积、最小成本值和最佳极性。

2.如权利要求1所述的用于数字集成电路设计的最佳极性搜索方法，其特征在于优化后的多输入XNOR门的功耗算法的具体步骤如下：先判断输入信号概率值的大小，如果概率值小于0.5则将其取成1的补；然后取概率值最大的两个信号进行综合，并用产生的信号取代上述两个概率值最大的信号；反复执行上述过程，直至剩一个信号为止。

3.如权利要求1所述的用于数字集成电路设计的最佳极性搜索方法，其特征在于建立XNOR/OR电路功耗估计模型的具体步骤如下：先用霍夫曼算法对多输入OR门进行低功耗分解，并结合信号概率传递算法得到二输入OR门的最终输出信号概率和开关活动性；然后将OR门的最终输出信号概率作为多输入XNOR门的初始输入信号概率，并用优化后的多输入XNOR门功耗算法对多输入XNOR门进行低功耗分解，得到二输入XNOR门的开关活动性；最后，将XNOR门和OR门的开关活动性相加，得到整个XNOR/OR电路的开关活动性。

4.如权利要求1所述的用于数字集成电路设计的最佳极性搜索方法，其特征在于所述的快速列表极性转换算法的具体步骤如下：

1)将所有的最大项以二进制形式表示；

2)将所要求的极性转换成二进制形式，并与所有最大项进行异或操作，得到新项；

3)选择一个第i位为1的新项，以此位为无关项，再产生所有2i-1个新项，并更新索引表中的项数；

4)重复步骤3)，直至操作完所有新项；

5)索引表中项数为奇数的项即为所要求的XNOR/OR项。

5.如权利要求1所述的用于数字集成电路设计的最佳极性搜索方法，其特征在于基于列表技术的极性间转换算法的具体转换过程如下：

1)探明两个极性间不同的位，并将其定义为x_i1，x_i2，…，x_ir

2)将所有和项以二进制形式表示；

3)将每个第i_k位为0的项进行此位的取反操作，其余位保持不变；

4)去除新项与最初项成双的项；

5)对所有的x_i1，x_i2，…，x_ir重复步骤(3)、(4)，剩余的项即为所要求极性下的XNOR/OR展开项。