CN101196544A - 一种测量电容失配性的方法及其电路结构 - Google Patents

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Abstract

本发明公开了一种测量电容失配性的方法及其电路结构，该电路包括：拟测试电容一、拟测试电容二、参考电容，NMOS管一、NMOS管二、NMOS管三，PMOS管一、PMOS管二、PMOS管三，信号发生器；该测量电容失配性的方法，包括：当电路工作时，首先NMOS和PMOS全部关断；然后NMOS保持关断，PMOS导通，电容都被充电；然后PMOS关断，NMOS导通，电容都放电；测得分别流过参考电容、拟测试电容一、拟测试电容二的平均电流Iref、I1和I2；计算电容Mismatch值Cmismatch，即Cmismatch＝(I1－I2)/VDDf，其中f为电路工作频率和VDD为工作电压。本发明由于利用高精度性的充电电容测试法(CBCM)来测量电容Mismatch，可为电容Mismatch模型的提取提供准确的测试数据，从而极大地缩短模拟电路的设计周期。

Description

一种测量电容失配性的方法及其电路结构
技术领域
本发明涉及半导体集成电路中测量电容失配性的技术，特别涉及一种测量电容失配性的方法及其电路结构。
背景技术
在模拟电路设计中，器件Mismatch(失配)特性对模拟电路的设计起着至关重要的作用。而在电容Mismatch的研究过程中，如何能够精确测量电容间的失配值则显得更为重要。目前测量电容Mismatch的常用方法是直接利用电容测试仪(如：Agilent4284)测量两电容绝对值，通过计算其电容差来获得电容Mismatch。该方法的缺点是由于常规电容测试仪的精度不高，常规电容测试仪的精度只有pF量级，直接利用电容测试仪测量小电容(例：fF量级)时的误差比较大。因此如何提高测试电容Mismatch的精度，从而缩短模拟电路的设计周期是一个重要的技术问题。而充电电容测试法(Charge-Based Capacitance Measurement，CBCM)已经是比较成熟和常用的测试微小电容的技术，有关CBCM可参考下述论文(Investigation of Interconnect Capacitance CharacterizationUsing Charge-Based Capacitance Measurement(CBCM)Technique andThree-Dimensional Simulation，IEEE JOURNAL OF SOLID-STATECIRCUITS，VOL.33，NO.3，MARCH 1998)，CBCM方法可以将测试电容的精度控制在0.01fF范围内，但业界并未将该法用于电容Mismatch的测量。
发明内容
本发明要解决的技术问题是提供一种测量电容失配性的方法及其电路结构，可以大幅提高电容Mismatch的测试精度，减小误差，进而缩短模拟电路的设计周期。
为解决上述技术问题，本发明提出了一种测量电容失配性的电路，包括：拟测试电容一、拟测试电容二、参考电容，NMOS管一、NMOS管二、NMOS管三，PMOS管一、PMOS管二、PMOS管三，信号发生器，其中，PMOS管一、PMOS管二和PMOS管三的栅极耦接并与信号发生器连接，PMOS管一、PMOS管二和PMOS管三的源极与衬底接工作电源，PMOS管一的漏极接拟测试电容一，PMOS管二的漏极接参考电容，PMOS管三的漏极接拟测试电容二；NMOS管一、NMOS管二、NMOS管三的栅极耦接并与信号发生器连接，NMOS管一、NMOS管二、NMOS管三的源极与衬底接地，NMOS管一的漏极接拟测试电容一和PMOS管一的漏极，NMOS管二的漏极接参考电容和PMOS管二的漏极，NMOS管三的漏极接拟测试电容二和PMOS管三的漏极。上述信号发生器是集成的或外部的，信号发生器一可产生信号一、信号二，且信号一、二彼此独立，时间上不交迭；上述电路还可包括：直流电表一，与PMOS管一的源极或NMOS管一源极相连，测量流过拟测试电容一的电流I1；直流电表二，与PMOS管二的源极或NMOS管二的源极相连，测量流过参考电容的电流Iref；直流电表三与PMOS管三的源极或NMOS管三的源极相连，测量流过拟测试电容二的电流I2。
为解决上述技术问题，本发明还提出了一种测量电容失配性的方法，使用于上述的电路中的测量电容失配性，包括，当电路工作时，首先NMOS和PMOS全部关断；然后NMOS保持关断，PMOS导通，电容都被充电；然后PMOS关断，NMOS导通，电容都放电；测得分别流过参考电容、拟测试电容一、拟测试电容二的平均电流Iref、I1和I2；计算电容Mismatch值Cmismatch，即Cmismatch＝(I1-I2)/VDDf，其中f为电路工作频率和VDD为工作电压。
本发明由于利用高精度性的充电电容测试法(CBCM)来测量电容Mismatch，可为电容Mismatch模型的提取提供准确的测试数据，从而极大地缩短模拟电路的设计周期。
附图说明
图1本发明一个具体实施例中电容Mismatch测试电路结构图；
图2是图1中的V1、V2波形示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步详细的说明。
本发明即为利用CBCM测试法，设计需要测试Mismatch的两个电容作为两路负载，同时再设计一路参考负载，来测试电容的Mismatch。具体包括拟测试电容一、拟测试电容二、参考电容，NMOS管一、NMOS管二、NMOS管三，PMOS管一、PMOS管二、PMOS管三，信号发生器一、信号发生器二。
实施例：
如图1所示，为本发明一个具体实施例中电容Mismatch测试电路结构图，具体包括：拟测试电容一C1、拟测试电容二C2、参考电容Cref，PMOS管一M0、PMOS管二M1、PMOS管三M2，NMOS管一M3、NMOS管二M4、NMOS管三M5，信号发生器，其中，PMOS管一M0、PNMOS管二M1和PMOS管三M2的栅极耦接并与信号发生器连接，PMOS管一M0、PMOS管二M1和PMOS管三M2的源极与衬底接工作电源，PMOS管一M0的漏极接拟测试电容一C1，PMOS管二M1的漏极接参考电容Cref，PMOS管三M2的漏极接拟测试电容二C2；NMOS管一M3、NMOS管二M4、NMOS管三M5的栅极耦接并与信号发生器连接，NMOS管一M3、NMOS管二M4、NMOS管三M5的源极与衬底接地，NMOS管一M3的漏极接拟测试电容一C1和PMOS管一M0的漏极，NMOS管二M4的漏极接参考电容Cref和PMOS管二M1的漏极，NMOS管三M5的漏极接拟测试电容二C2和PMOS管三M2的漏极。图1中的V1和V2是由集成的或外部的信号发生器产生的两个不交迭的信号，V1、V2的波形示意图参见图2。
当上述电路工作时，首先NMOS和PMOS全部关断；然后NMOS保持关断，PMOS导通，电容被充电；再PMOS关断，NMOS导通，电容放电。不交迭的V1，V2保证在电路正常工作时NMOS和PMOS中只有一种管子导通，消除在测试过程中由于NMOS和PMOS同时导通所产出的从VDD到GND的短路电流。通过与PMOS SOURCE端(或NMOS SOURCE端)相连的直流电表即可测得分别流过三个电容的平均电流Iref，I1和I2。测试电流I1，I2与参考电流Iref的差正比与被测电容C1，C2与电路工作频率和工作电压的乘积，如下公式(1)～(6)所示：
I1-Iref＝Inet1        (1)
I2-Iref＝Inet2         (2)
I1-I2＝Inet3           (3)
Inet1＝(C1-Cref)VDDf   (4)
Inet2＝(C2-Cref)VDDf   (5)
Inet3＝(C1-C2)VDDf     (6)
其中，Cref为参考电容，C1，C2为被测电容，Iref为参考电容平均电流，I1、I2为被测电容平均电流。
通过公式(3)和(6)求得电容Mismatch值Cmismatch如公式(7)：
Cmismatch＝C1-C2＝(I1-I2)/VDDf    (7)
另外，由于已知Cref电容值，所以被测电容C1，C2的电容绝对值也可以通过上述公式精确测得。
综上所述，本发明利用充电电容测试法(CBCM)的高精度性能来测试电容Mismatch，可为电容Mismatch模型的提取提供准确的测试数据，从而极大地缩短模拟电路的设计周期。本发明可广泛应用于半导体集成电路中电容失配性测量方法的技术领域。

Claims (4)

1.一种测量电容失配性的电路，其特征在于，包括：拟测试电容一(C1)、拟测试电容二(C2)、参考电容(Cref)，PMOS管一(MO)、PMOS管二(M1)、PMOS管三(M2)，NMOS管一(M3)、NMOS管二(M4)、NMOS管三(M5)，信号发生器；其中，
所述PMOS管一(MO)、PMOS管二(M1)和PMOS管三(M2)的栅极耦接并与所述信号发生器连接，所述PMOS管一(MO)、PMOS管二(M1)和PMOS管三(M2)的源极与衬底接工作电源，所述PMOS管一(MO)的漏极接所述拟测试电容一(C1)，所述PMOS管二(M1)的漏极接所述参考电容(Cref)，所述PMOS管三(M2)的漏极接拟测试电容二(C2)；
所述NMOS管一(M3)、NMOS管二(M4)、NMOS管三(M5)的栅极耦接并与所述信号发生器连接，所述NMOS管一(M3)、NMOS管二(M4)、NMOS管三(M5)的源极与衬底接地，所述NMOS管一(M3)的漏极接所述拟测试电容一(C1)和所述PMOS管一(MO)的漏极，所述NMOS管二(M4)的漏极接所述参考电容(Cref)和所述PMOS管二(M1)的漏极，所述NMOS管三(M5)的漏极接拟测试电容二(C2)和所述PMOS管三(M2)的漏极。
2.根据权利要求1所述的测量电容失配性的电路，其特征在于，所述信号发生器是集成的或外部的，信号发生器可产生信号一(V1)和信号二(V2)，且信号一、二彼此独立，时间上不交迭。
3.根据权利要求1所述的测量电容失配性的电路，其特征在于，还包括：直流电表一，与NMOS管一(M3)的源极或PMOS管一(MO)源极相连，测量流过拟测试电容一(C1)的电流(I1)；直流电表二，与NMOS管二(M4)的源极或PMOS管二(M1)的源极相连，测量流过参考电容(Cref)的电流(Iref)；直流电表三与NMOS管三(M5)的源极或PMOS管三(M2)的源极相连，测量流过拟测试电容二(C2)的电流(I2)。
4.一种使用于根据权利要求3所述的测量电容失配性的电路中的方法，其特征在于，当电路工作时，
首先所述NMOS和所述PMOS全部关断；
然后所述NMOS保持关断，所述PMOS导通，所述电容都被充电；
然后所述PMOS关断后，所述NMOS导通，所述电容都放电；
测得流过所述参考电容(Cref)的平均电流(Iref)、拟测试电容一(C1)的平均电流(I1)、拟测试电容二(C2)的平均电流(I2)；
计算电容Mismatch值Cmismatch，即Cmismatch＝(I1-I2)/VDDf，其中f为电路工作频率和VDD为工作电压。
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