CN101188468B

CN101188468B - 同步数字体系中产生符合标准频偏的告警信号的装置

Info

Publication number: CN101188468B
Application number: CN2006101385007A
Authority: CN
Inventors: 魏先锋
Original assignee: ZTE Corp
Current assignee: Guangdong Huabo Enterprise Management Consulting Co ltd; Electric Power Research Institute of State Grid Xinjiang Electric Power Co Ltd
Priority date: 2006-11-17
Filing date: 2006-11-17
Publication date: 2011-05-25
Anticipated expiration: 2026-11-17
Also published as: CN101188468A

Abstract

本发明公开了一种同步数字体系中产生符合标准频偏的告警信号的装置，涉及从准同步数字体系信号映射入同步数字体系，为解决现有技术需要更换高等级晶振来产生告警信号的问题而发明。该SDH中产生符合标准频偏的告警信号的装置首先计算出高频时钟频率值除以标准PDH频率值得到的整数部分和余数部分，然后计数器对高频时钟数进行计数，比较器在计数值达到整数部分数值时输出告警信号，同时累加器将累加值加上余数部分，在累加器溢出时溢出处理器控制比较器中的整数部分数值加一。该装置利用高频时钟产生告警信号，省去了原有的高等级晶振，使得系统成本降低。本发明主要用于当PDH信号丢失时，在SDH中产生PDH的AIS信号中。

Description

同步数字体系中产生符合标准频偏的告警信号的装置

技术领域

本发明涉及一种产生告警信号的装置，特别涉及在同步数字体系中产生准同步数字体系的告警信号的装置。

背景技术

SDH(同步数字体系)系统接收PDH(准同步数字体系)信号时，由于SDH(同步数字体系)系统使用的是统一的标准时钟，而PDH(准同步数字体系)系统没有规定标准时钟，这使得PDH系统中的信号的时钟各不相同，并且造成PDH系统中的信号时钟与SDH系统中的信号的时钟不同，这就必须要先把PDH中信号转化成符合SDH系统时钟的信号，一般先用锁相环电路恢复PDH信号的时钟，再利用恢复出的PDH时钟把PDH系统中的数据映射入SDH系统。

由于SDH系统和PDH系统所使用的时钟源不同，可能导致两个系统所用的时钟存在时钟频率偏差的差异。SDH系统能适应一定范围的频率偏差的差异，现用的SDH系统的时钟频率偏差在±4.6ppm(ppm：百万分之一)以内，只要PDH信号的频率偏差在±20ppm以内，SDH系统就可以适应该信号的频偏。若PDH信号的频偏超过标准偏差范围，则SDH系统不能适应，映射时发生数据错误。

锁相环电路恢复PDH信号的时钟，需要一个参考时钟晶振。一般采用价格便宜，频率偏差等级较低的晶振，如频率偏差在±100ppm以内的晶振。当PDH信号正常时，能正确恢复出PDH时钟。

但是当PDH信号丢失时，就要映射PDH的告警指示信号(AIS)到SDH系统中，以让下游设备检测这个PDH的AIS告警。下游要正确检测，要求映射时PDH的AIS信号也满足频偏标准的，即要在±20ppm以内。而此时，锁相环电路不能恢复出时钟，因为PDH信号丢失后，只有精度为±100ppm的晶振作为参考时钟，不满足±20ppm的标准要求，所以不能用该时钟产生PDH的AIS信号，否则映射时会发生数据错误，下游设备不能正确检测到AIS告警。

所以需要在没有恢复PDH时钟可用的情况下，插入符合标准速率的信号，即要在±20ppm以内。如附图1所示，现有技术实现是，不得不更换昂贵的等级更高的参考时钟，采用±20ppm等级的晶振，直接用这个时钟就可以进行发送AIS信号，下游能正确检测。由于等级高的晶振价格非常昂贵，这不仅大大增加系统成本，还需要更改现有系统硬件电路以符合加入的等级较高的晶振。

发明内容

为克服上述缺陷，本发明的目的在于提供一种无需采用高等级晶振的SDH中产生符合标准频偏的告警信号的装置。

为达到上述发明目的，本发明采用如下技术方案：该SDH中产生符合标准频偏的告警信号的装置包括：

信号发生模块，用于输出告警信号；

反馈模块，用于依据告警信号反馈控制信号发生模块。

其中，所述的信号发生模块包括：

计数器，用于对输入的高频时钟数进行计数；

比较器，用于比较计数器中的计数值与比较器中的条件数值，当计数值达到条件数值时，比较器输出告警信号并控制计数器将计数值清零。

其中，所述的反馈模块包括：

累加器，连接到比较器，用于当比较器输出告警信号时将累加值加上累加常数作为新的累加值；

溢出处理器，用于当累加器中的累加值不小于另一条件数值时控制比较器将条件数值加一，并将累加值减去另一条件数值作为累加器中新的累加值。

其中，所述的计数器初始化为将计数器初始值设为1。

其中，所述的条件数值为高频时钟频率值除以准同步数字体系频率值得到的整数部分。

其中，所述累加常数为高频时钟频率值除以准同步数字体系频率值得到的余数部分。

其中，所述累加值的初始值为高频时钟频率值除以准同步数字体系频率值得到的余数部分。

其中，所述的另一条件数值为准同步数字体系频率值。

其中，所述的告警信号每次产生一个比特。

其中，所述的整数处理模块和余数处理模块在可编程器件内实现，节约了系统的硬件资源的同时达到发出告警信号的目的。

由上述技术方案所描述，如附图2所示，本发明在PDH电路信号丢失时，利用SDH系统内部的时钟频率产生PDH的AIS信号，无需采用符合PDH时钟频偏标准的昂贵参考晶振，利用现有SDH高频时钟就能产生PDH的AIS信号的装置，且产生的AIS信号频偏范围和SDH系统高频时钟相同，而SDH系统时钟的频偏在±4.6ppm以内，满足±20ppm的要求，能让下游正确检测到AIS信号。并且本发明所要实现的所有功能都能在可编程器件(FPGA)内实现，不需要改变任何系统电路，也不用增加任何系统成本。

附图说明

图1为现有技术中更换为高等级晶振来产生告警信号的框图；

图2为本发明同步数字体系中产生符合标准频偏的告警信号的装置产生告警信号的框图；

图3为本发明同步数字体系中产生符合标准频偏的告警信号的装置的具体原理图。

具体实施方式

本发明SDH中产生符合标准频偏的告警信号的装置在具体的硬件实现上需要用到计数器、比较器、累加器和溢出处理器。在具体运用时，首先将高频时钟频率值和标准PDH频率值相除，得到整数部分和余数部分，然后本发明的装置对整数部分和余数部分进行处理产生告警信号，如图3所示，本发明的装置包含：

计数器，用于对输入的高频时钟数进行计数；

比较器，用于比较计数值与整数部分数值，当计数值达到整数部分数值时，比较器输出告警信号并控制计数器将计数值清零。

累加器，用于当比较器输出告警信号时将累加值加上余数部分数值作为新的累加值；

溢出处理器，用于当累加值不小于另一条件数值时控制比较器将整数部分数值加一，并将累加值减去标准PDH频率值作为累加器中新的累加值。

本发明的原理是采用SDH系统高频时钟产生间隔均匀的PDH的告警指示信号(AIS)，该AIS信号的频偏范围和SDH系统高频时钟相同，而SDH系统时钟的频偏在±4.6ppm以内，满足±20ppm的要求。

本发明SDH中产生符合标准频偏的告警信号的装置的具体工作过程如下：

在高频时钟作用下，计数器对高频时钟进行计数。比较器则不断比较计数值和整数部分值，当二者相等时，要进行如下操作：

(1)控制计数器初始化，即将计数器的计数值清零；

(2)控制累加器装置对余数部分进行累加，即每次都加上余数部分数值；

(3)产生告警指示信号(AIS)的一个比特。

以上3个操作均可以用同一个输出信号，可以把输出的AIS信号作为计数器初始化和累加器累加的使能信号，接到计数器复位端和累加器的工作使能端，这样可以省去比较器的输出端，节约比较器的硬件资源。

在比较器工作的同时，溢出处理器也不断比较累加器中的累加值是否大于或等于标准PDH频率值，如果大于或等于标准PDH频率值，则认为累加值溢出，溢出时要进行如下操作：

(1)累加值减去PDH频率值作为新的累加值返回给累加器；

(2)向比较器中发送一个控制信号，控制比较器中的整数部分的数值加一；这个新的整数部分数值，作为下次高频时钟计数值的比较值。

如果没有溢出，累加器中的累加值不变，整数部分数值等于原来的整数部分数值。

如果计数值和整数部分数值不相等(这个整数部分数值为更新后的整数部分数值)，则计数器继续计数，AIS信号保持上次的比特值。

这样，每次产生AIS信号的一个比特，而且信号频率相对标准频率的偏差是高频时钟的频率偏差值，频偏在±4.6ppm以内，满足±20ppm的要求，能正确映射入SDH系统。

本发明在PDH电路信号丢失时，利用SDH系统内部的时钟频率产生PDH的AIS信号，无需采用符合PDH时钟频偏标准的昂贵参考晶振，利用现有SDH高频时钟就能产生PDH的AIS信号的装置，且产生的AIS信号频偏范围和SDH系统高频时钟相同，而SDH系统时钟的频偏在±4.6ppm以内，满足±20ppm的要求，能让下游正确检测到AIS信号。

本发明可在可编程逻辑器件(FPGA)中实现，以Verilog为例，介绍可编程逻辑器件中的实现方法：

parameter A＝；——定义高频时钟频率值A。

parameter B＝；——定义准同步数字体系频率B。

wire[12:0]int_ini；

wire[12:0]mod_ini；

assign int_ini＝(B＝＝13’d0？0:A/B)；——高频时钟频率值除以准同步数字体系频率值得到的整数部分。

assign mod_ini＝(B＝＝13’d0？0:A％B)；——高频时钟频率值除以准同步数字体系频率值得到的余数部分。

reg[12:0]mod；

reg[12:0]int；

reg clken；

reg[12:0]cnt_int；

//----------------------

always @(posedge clk)

if(fp)——数值初始化及复位为初始值。

begin

int＜＝int_ini；——整数数值的初始值为高频时钟频率值除以准同步数字体系频率值得到的整数部分。

mod＜＝mod_ini；——余数数值的初始值为高频时钟频率值除以准同步数字体系频率值得到的余数部分。

cnt_int＜＝13’d1；——计数器的初始值为1。

end

else if(cnt_int＝＝int)——计数器溢出时的处理。

begin

cnt_int＜＝13’d1；——计数器溢出时，复位为1。

int＜＝int_ini+(((mod+mod_ini)＞＝B)？13’d1:13’d0)；——计数器溢出时，余数数值大于或等于除数则整数数值加1。

mod＜＝((mod+mod_ini)＞＝B)？((mod+mod_ini)-B):(mod+mod_ini)；——计数器溢出时，余数大于或等于除数则余数数值减去除数，否则余数数值累加。

end

else

cnt_int＜＝cnt_int+1；——计数器未溢出时进行计数

//----------------------

always@(posedge clk)

clken＜＝(cnt_int＝＝int)；——计数器溢出则产生一个比特的告警信号

//----------------------

由上面所描述的FPGA的一个实施方式可知：本发明能在可编程器件(FPGA)内实现，不需要改变任何系统电路，也不用增加任何系统成本，使本发明更容易普及。

Claims

1.一种同步数字体系中产生符合标准频偏的告警信号的装置，其特征在于：包括：

计数器，用于对输入的高频时钟数进行计数；

比较器，用于比较计数器中的计数值与比较器中的条件数值，当计数值达到条件数值时，比较器输出告警信号并控制计数器初始化；所述的条件数值为高频时钟频率值除以准同步数字体系频率值得到的整数部分；

累加器，连接到比较器，用于当比较器输出告警信号时将累加值加上累加常数作为新的累加值；所述累加常数为高频时钟频率值除以准同步数字体系频率值得到的余数部分；

溢出处理器，用于当累加器中的累加值不小于另一条件数值时控制比较器将条件数值加一，并将累加值减去另一条件数值作为累加器中新的累加值；所述的另一条件数值为准同步数字体系频率值。

2.按照权利要求1所述的同步数字体系中产生符合标准频偏的告警信号的装置，其特征在于：所述的计数器初始化为将计数器初始值设为1。

3.按照权利要求1所述的同步数字体系中产生符合标准频偏的告警信号的装置，其特征在于：所述累加值的初始值为高频时钟频率值除以准同步数字体系频率值得到的余数部分。

4.按照权利要求1所述的同步数字体系中产生符合标准频偏的告警信号的装置，其特征在于：所述的告警信号每次产生一个比特。