CN101162728A - 代表“0”与“1”二进制的磁性晶体管线路 - Google Patents

代表“0”与“1”二进制的磁性晶体管线路 Download PDF

Info

Publication number
CN101162728A
CN101162728A CNA200710162029XA CN200710162029A CN101162728A CN 101162728 A CN101162728 A CN 101162728A CN A200710162029X A CNA200710162029X A CN A200710162029XA CN 200710162029 A CN200710162029 A CN 200710162029A CN 101162728 A CN101162728 A CN 101162728A
Authority
CN
China
Prior art keywords
magnetic
current
sense
magnetic crystal
route
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200710162029XA
Other languages
English (en)
Other versions
CN100544015C (zh
Inventor
T·A·阿甘
J·赖锜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Northern Lights Semiconductor Corp
Original Assignee
Northern Lights Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northern Lights Semiconductor Corp filed Critical Northern Lights Semiconductor Corp
Publication of CN101162728A publication Critical patent/CN101162728A/zh
Application granted granted Critical
Publication of CN100544015C publication Critical patent/CN100544015C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/18—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using galvano-magnetic devices, e.g. Hall-effect devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/90—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of galvano-magnetic devices, e.g. Hall-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/45—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of non-linear magnetic or dielectric devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Electronic Switches (AREA)
  • Soft Magnetic Materials (AREA)

Abstract

一种代表数据“1”与“0”的二进制的磁性晶体管线路，包含路径选择线与磁性晶体管单元。电流在路径选择线的流通方向可为第一电流方向或第二电流方向，其中第一电流方向与第二电流方向相反且分别代表数据“1”与“0”。磁性晶体管单元输出端与路径选择线耦接，以控制路径选择线上的电流方向。

Description

代表“0”与“1”二进制的磁性晶体管线路
技术领域
本发明有关一种代表“0”与“1”二进制的晶体管线路，且特别是有关一种代表“0”与“1”二进制的磁性晶体管线路。
背景技术
巨磁电阻效应(giant magnetoresistance effect，GMR)是一个量子机械效应，存在一个由多个薄磁性单元和多个薄非磁性单元相交叉形成的结构体中。根据所施加的外加磁场，巨磁电阻效应会在零磁场的高阻抗状态到高磁场的低阻抗状态间产生一明显的变化。
因此，巨磁电阻效应可用来设计磁性晶体管。因此，磁性晶体管还可整合磁性晶体管电路中，且不需要昂贵程序与设备。磁性晶体管电路的设计与制造仅需短的程序化设计时间并可提供高密度。
针对先前叙述的原因，我们可以使用磁性晶体管的特性制造代表数据“1”与“0”二进制的磁性晶体管线路。
发明内容
因此本发明提供一种代表数据“1”与“0”二进制的磁性晶体管线路。
根据本发明的一种实施方式，代表“1”与“0”二进制的磁性晶体管线路是由路径选择线与磁性晶体管单元所组成。在该路径选择线上可通过具有第一电流方向的电流或具有第二电流方向的电流，上述的第一电流方向与第二电流方向相反且分别代表数据“1”与“0”。该磁性晶体管单元与位在其输出端的路径选择线耦接，用来控制经过该路径选择线上的电流方向。
可以了解前述一般的描述和下列详细的描述皆为举例说明，并且做为申请专利范围的进一步的解释。
附图说明
为让本发明的上述和其他目的、特征、优点能更明显易懂，现结合附图对本发明的较佳实施例进行详细说明如下，其中：
图1是绘示依照本发明一实施例代表“1”与“0”的二进制的一种磁性晶体管线路。
图2是绘示依照本发明一实施代表“1”与“0”的二进制的一种磁性晶体管线路。
图3是绘示依照本发明另一实施例代表“1”与“0”的二进制的一种磁性晶体管线路。
具体实施方式
请参考本发明实施方式的详细说明，并请同时参考所附的图示。
所有图示是为了本发明易于说明而绘制。图示中的元件编号、位置、彼此关系和尺寸，帮助阅读与认识实施方式的内容。除此之外，熟悉本发明所属技艺的人，在阅读完下面内容之后将能轻易了解所需的精确的比例、比重、比强度与其他类似要求。
图1是绘示数据“1”与“0”二进制的磁性晶体管线路。代表数据“1”与“0”二进制的磁性晶体管线路包含路径选择线130与磁性晶体管单元100。电流行经路径选择线130的方向可为第一电流方向131a或第二电流方向132a，其中第一电流方向131a与第二电流方向132a方向相反且分别代表数据“1”与“0”。磁性晶体管单元100的输出端170与路径选择线130耦接以控制经过路径选择线130的电流方向。路径选择线130的材质可以是任何导体物质，例如一般集成电路中常用的金属线。
代表数据“1”与“0”二进制的磁性晶体管线路还包含位于路径选择线130和低电压端140之间耦接的电容160。因此，电容160分别与路径选择线130的末端161和低电压端140的末端162耦接。
由于磁性晶体管单元100只需要电流脉冲就可控制电流方向，因此只要电流脉冲一经过路径选择线130，即使在电源供应移除后，电流方向与“1”或“0”的二进制数据就定义完成了。路径选择线末端161的电容160可产生电流脉冲，使路径选择线130的电压与标准互补金属氧化物半导体晶体管(CMOS)的电压一样。通过充电，让电容160处于高电压状态而形成逻辑高电平，以代表二进制的数据“1”。通过放电，让电容160上处于低电压状态而形成逻辑低电平，以代表二进制的数据“0”。所以磁性晶体管线路可与标准互补金属氧化物半导体晶体管一起运作。
图1中的符号“→“与“←“只是分别代表第一电流方向131a与第二电流方向132a，并没有要限制电流方向之意。因此，可以定义第一电流方向131a为从电容160到磁性晶体管单元100，而第二电流方向132a为从磁性晶体管单元100到电容160。相反地，也可以定义第二电流方向132a为从磁性晶体管单元100到电容160，而第一电流方向131a为从电容160到磁性晶体管单元100。
请参考图1，另一种方式为通过弯曲路径选择线130，让方向相反的第一电流方向131a与第二电流方向132a来分别代表“1”或“0”的数据。当路径选择线130被弯曲成两个相反方向之后，可以得到第三电流方向131b与第四电流方向132b。其中第三电流方向131b与第一电流方向131a方向相反，第四电流方向132b与第二电流方向132a方向相反。所以，可通过弯曲路径选择线130得到两个相反方向，来定义不同的数据。举例说明，如果我们定义第一电流方向131a“→”为二进制数据“1”，我们可以定义位于相反方向的路径选择线130上的第四电流方向132b“←”为二位数据系统数据“0”。
请参照图2，其是绘示依照本发明另一实施例的一种代表数据“1”与“0”的二进制的磁性晶体管线路图。图2是绘示图1上磁性晶体管单元100的一种架构。磁性晶体管单元100包含至少第一磁性晶体管200与第二磁性晶体管230。磁性晶体管单元100可以只有第一磁性晶体管200或只有第二磁性晶体管230。在此一起显示两个磁性晶体管是为了助于容易解释起见。
第一磁性晶体管200有第一磁性元件213与第二磁性元件216，其中第一磁性元件213与高电压端220耦接，第二磁性元件216与输出端170耦接。第二磁性晶体管230有第三磁性元件233和第四磁性元件236。其中第三磁性元件233与低电压端140耦接，第四磁性元件236与输出端170耦接。
磁性晶体管线路还包含金属装置212、217、232、237分别安置在磁性元件213、216、233、236旁以个别控制磁性元件213、216、233、236的偶极。例如，第一磁性晶体管200有金属装置212与217分别放置在磁性元件213与216旁。金属装置212用来控制磁性元件213的偶极，而金属装置217用来控制磁性元件216的偶极。
承上所述，设计者能够使用金属装置来控制磁性元件的偶极。设计者可以更进一步使用这些磁性晶体管的两个磁性元件去控制此两个磁性元件之间的传导性。
例如，当第一磁性元件213的偶极与第二磁性元件216的偶极一样时，第一磁性元件213与第二磁性元件216之间有传导性；当第一磁性元件213与第二磁性元件216的偶极不一样时，第一磁性元件213与第二磁性元件216之间无传导性。
当第三磁性元件233的偶极与第四磁性元件236的偶极方向一样时，第三磁性元件233与第四磁性元件236之间有传导性；当第三磁极元件233与第四磁极元件236的偶极方向不一样时，第三磁性元件233与第四磁性元件236之间无传导性。
图3是绘示根据本发明另一实施例的一种代表数据“1”与“0”二进制的磁性晶体管线路图。为控制输出数据，将位在第二磁性元件216上偶极218a与位在第四磁性元件216上偶极238a定义为第一偶极，第一偶极代表二进制的数据“1”。将位在第一磁性元件213上偶极211a与在第三磁性元件236上偶极231a定义为第二偶极。偶极211a与偶极218a方向相反使得晶体管200为非导体，偶极231a与238a方向相同使得晶体管230为导体，并且在路径选择线130上产生电流方向132a的电流。
因此，在路径选择线130上，从电容160到磁性晶体管单元100的电流方向132a“←”代表二进制的数据“0”。如果我们定义第一偶极“→“的偶极218a与偶极238a为输入讯号的数据“1”，而磁性晶体管线路通过电流方向132a输出数据“0”，则可执行反向逻辑功能。
另一种方式为通过路径选择线130的电流方向132b“→”得到不同的逻辑讯号。如果我们定义第一偶极“→”的偶极218a与偶极238a为输出讯号的数据“1”，让磁性晶体管线路通过电流方向132b输出“1”，则可执行缓冲功能。
为使能与一般的半导体集成电路一起运作，提供了电压为0的低电压端140与电压约为2.5伏特、3.3伏特或5伏特的高电压端220。
符号“→”与“←”这里分别代表磁性元件的偶极，并无限制偶极方向之意。在磁性晶体管线路中，每个磁性晶体管具有位于两个磁性元件之间的传导元件。此传导元件的传导度性由其中的两个磁性元件的偶极所控制。所以，代表二进制的数据“1”与“0”的磁性晶体管线路可通过上面所述的实施例来加以应用。
虽然本发明已以实施例揭露如上，然而其并非用以限定本发明，任何熟悉本技术的人员，在不脱离本发明的精神和范围内，当可作各种等同的更动与润饰，因此本发明的保护范围当视后附的本申请权利要求范围所界定的为准。

Claims (9)

1.一种代表二进制的数据“1”与“0”的磁性晶体管线路，该磁性晶体管线路至少包含：
一路径选择线，其可让电流经由一第一电流方向或一第二电流方向通过，其中该第一电流方向与该第二电流方向的方向相反，并分别代表数据“1”与数据“0”；以及
一磁性晶体管单元，该磁性晶体管单元的一输出端与该路径选择线的末端耦接，以控制该电流在该路径选择线上的通过方向。
2.根据权利要求1所述的代表二进制的数据“1”与“0”的磁性晶体管线路，其特征在于该磁性晶体管线路还包含一电容，该电容介于该路径选择线与一低电压端之间并与其耦接。
3.根据权利要求2所述的代表二进制的数据“1”与“0”的磁性晶体管线路，其特征在于第一电流方向是从该磁性晶体管单元到该电容，第二电流方向是从该电容到该磁性晶体管单元。
4.根据权利要求2所述的代表二进制的数据“1”与“0”的磁性晶体管线路，其特征在于第二电流方向是从该磁性晶体管单元到该电容，第一电流方向是从该电容到该磁性晶体管单元。
5.根据权利要求1所述的代表二进制的数据“1”与“0”的磁性晶体管线路，其特征在于该第一电流方向与该第二电流方向的方向相反是通过弯曲路径选择线至二相反方向。
6.根据权利要求1所述的代表二进制的数据“1”与“0”的磁性晶体管线路，其特征在于该磁性晶体管单元至少包含具有一第一磁性元件与一第二磁性元件的第一磁性晶体管，其中该第一磁性元件与一高电压端耦接，该第二磁性元件与该输出端耦接。
7.根据权利要求6所述的代表二进制的数据“1”与“0”的磁性晶体管线路，其特征在于高电压端的电压大约是2.5伏特、3.3伏特或5伏特。
8.根据权利要求1所述的代表二进制的数据“1”与“0”的磁性晶体管线路，其特征在于磁性晶体管单元至少包含具有一第三磁性元件与一第四磁性元件的第二磁性晶体管，其中该第三磁性元件与该输出端耦接，该第四磁性元件与一低压端耦接。
9.根据权利要求8所述的代表二进制的数据“1”与“0”的磁性晶体管线路，其特征在于该低电压端的电压大约是0伏特。
CNB200710162029XA 2006-10-13 2007-10-10 代表“0”与“1”二进制的磁性晶体管线路 Expired - Fee Related CN100544015C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/549,272 US7403043B2 (en) 2005-10-17 2006-10-13 Magnetic Transistor Circuit Representing the Data ‘1’ and ‘0’ of the Binary System
US11/549,272 2006-10-13

Publications (2)

Publication Number Publication Date
CN101162728A true CN101162728A (zh) 2008-04-16
CN100544015C CN100544015C (zh) 2009-09-23

Family

ID=38461559

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200710162029XA Expired - Fee Related CN100544015C (zh) 2006-10-13 2007-10-10 代表“0”与“1”二进制的磁性晶体管线路

Country Status (7)

Country Link
US (1) US7403043B2 (zh)
JP (1) JP4991474B2 (zh)
CN (1) CN100544015C (zh)
DE (1) DE102007032378A1 (zh)
FR (1) FR2939565A1 (zh)
GB (1) GB2442820B (zh)
TW (1) TWI358842B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7269061B2 (en) * 2005-10-17 2007-09-11 Northern Lights Semiconductor Corp. Magnetic memory
US7397277B2 (en) * 2005-10-17 2008-07-08 Northern Lights Semiconductor Corp. Magnetic transistor circuit with the EXOR function
US7539046B2 (en) * 2007-01-31 2009-05-26 Northern Lights Semiconductor Corp. Integrated circuit with magnetic memory
CN105981116B (zh) 2013-10-01 2019-09-06 埃1023公司 磁增强的能量存储系统及方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1054358A (zh) * 1964-08-18
US5629549A (en) * 1995-04-21 1997-05-13 Johnson; Mark B. Magnetic spin transistor device, logic gate & method of operation
US6741494B2 (en) * 1995-04-21 2004-05-25 Mark B. Johnson Magnetoelectronic memory element with inductively coupled write wires
JP2003297071A (ja) * 2002-01-30 2003-10-17 Sanyo Electric Co Ltd 記憶装置
US6593608B1 (en) * 2002-03-15 2003-07-15 Hewlett-Packard Development Company, L.P. Magneto resistive storage device having double tunnel junction
DE10255857B3 (de) * 2002-11-29 2004-07-15 Forschungsverbund Berlin E.V. Magnetische Logikeinrichtung
DE60307834T2 (de) * 2003-08-29 2007-09-13 Infineon Technologies Ag Schaltungssystem und Methode zum Verbinden eines Moduls zu, oder dessen Entkopplung von, einem Hauptbus
JP4631090B2 (ja) * 2004-02-19 2011-02-16 株式会社 東北テクノアーチ 磁気抵抗効果素子を用いたロジックインメモリ回路

Also Published As

Publication number Publication date
US7403043B2 (en) 2008-07-22
US20070097588A1 (en) 2007-05-03
DE102007032378A1 (de) 2008-04-17
FR2939565A1 (fr) 2010-06-11
GB0713663D0 (en) 2007-08-22
JP2008099287A (ja) 2008-04-24
TW200818560A (en) 2008-04-16
GB2442820B (en) 2008-09-24
CN100544015C (zh) 2009-09-23
JP4991474B2 (ja) 2012-08-01
TWI358842B (en) 2012-02-21
GB2442820A (en) 2008-04-16

Similar Documents

Publication Publication Date Title
CN105229741B (zh) Mtj自旋霍尔mram位单元以及阵列
US6031273A (en) All-metal, giant magnetoresistive, solid-state component
CN101663816B (zh) 使用自旋转移力矩磁阻装置的软件可编程逻辑
CN107004759B (zh) 磁电器件和互连件
WO1997041601A9 (en) All-metal, giant magnetoresistive, solid-state component
US9379313B2 (en) Non-volatile spin switch
CN105356876B (zh) 基于忆阻器的逻辑门电路
US8203871B2 (en) Reconfigurable magnetic logic device using spin torque
US6573713B2 (en) Transpinnor-based switch and applications
CN100544015C (zh) 代表“0”与“1”二进制的磁性晶体管线路
US8634233B2 (en) Systems and methods for direct communication between magnetic tunnel junctions
WO2017105396A1 (en) Magnetoelectric oscillatory cellular neural network apparatus and method
CN101162902A (zh) 具有异或门功能的磁性晶体管
CN111953312A (zh) 一种基于拓扑磁结构的非门及其控制方法
US7269061B2 (en) Magnetic memory
CN109937483A (zh) 垂直磁电自旋轨道逻辑
US9083336B2 (en) Non-volatile logic operation device
CN104134455A (zh) 一种磁逻辑器件的并联编程电路
CN103000613A (zh) 一种复合半导体层
TW201137893A (en) Interconnection architecture for memory structures
KR100782944B1 (ko) 저전력용 자기 메모리소자
Azim et al. Capacitively Driven Global Interconnect with Magnetoelectric Switching Based Receiver for Higher Energy Efficiency
Al Azim et al. Capacitively Driven Global Interconnect With Energy-Efficient Receiver Based on Magneto-Electric Switching
CN1996488A (zh) 存储器结构及其写入方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090923

Termination date: 20151010

EXPY Termination of patent right or utility model