CN101147076A - 电路装置及其测试和/或诊断方法 - Google Patents

Abstract

为了进一步开发一种电路装置(100；100’)，尤其是应用电路，被设置为产生至少一个测试图案，以及一种用于测试和/或诊断电路装置(100；100’)的方法，确保了可靠的故障检测，提出可以借助至少一个测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)把测试图案重新建模和/或扩展为至少一个可预置和/或确定性的测试矢量，至少一个测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)被设置、尤其是被插入至少一个信号路径(50)上的至少一个、尤其是每一个分支点(52、54、56)的上游。

Description

电路装置及其测试和/或诊断方法

技术领域

本发明涉及一种电路装置，具体涉及一种被设置为产生至少一个测试图案的应用电路(参见现有技术中的出版文件DE 10201554 A1)。

本发明还涉及一种对至少一个电路装置、尤其是至少一个应用电路进行测试和/或诊断的方法。

背景技术

集成电路生产的主要方面表现为对该电路的测试。甚至在集成电路的设计期间，考虑集成电路的可测试性也是很重要的。这种考虑的目的是使测试方法可用，从而可以借助这些测试方法对集成组件或集成配件正常工作的能力进行测试。

这种数字电路的生产测试的标准方法包括，向电路的输入端施加测试信号(所谓的测试图案)，并把作为结果而获得的输出信号与来自没有故障或缺陷的电路的信号进行比较。如果在测量的信号与期望的信号之间出现差异，则可以假定被测试的电路包含至少一个故障或缺陷，因此不宜使用。

在很大程度上，当今的硬件验证测试图案由自动化测试工具(所谓的自动测试图案发生器)而产生。为了检测电路中的缺陷，ATPG(自动测试图案产生)是一种产生输入矢量的标准方法；因此，在这种情况下，使用程序来自动地产生测试图案。

在程序中，使用算法来产生ATPG测试图案，而且这些算法尤其采用了所谓的“(单一)固定((single)stuck-at)”故障模型。在这个故障模型中，假定故障电路的行为好似给定的电路节点固定不变地连线至逻辑1或逻辑0。

因此，如果电路中的线路或信号一直不正确地呈现逻辑值1(“固定1(stuck-at-1)”)或逻辑值0(“固定0”(stuck-at-O))，则存在“固定”缺陷。这种固定缺陷的物理原因可能是例如与电压发生短路或与地发生短路。

不同算法之间的一个主要差别在于如下事实，所讨论的算法假定电路内的不同位置可能引起故障。这样，算法的质量由这些假定的位置多大程度上覆盖了实际物理缺陷的可能位置而确定。

传统上，被假定为故障和故障位置的内容如下：

-电路元件的输入和输出端的固定0故障或固定1故障，

-电路元件的输入和输出端的延迟故障，

-电路元件的输入和输出端的开路故障，和/或

-相邻电线之间的短路。

由于经实验得出该方法不足以很好地确保当今高度集成电路的良好产品质量，一些发生器已经转变为引出所谓的“N检测(N detect)”方法。在N检测方法中，命令发生器多次检测每一个故障或缺陷，即检测N次。

这是通过遵守概率原理而完成的：由于故障模型没有完全覆盖出现的缺陷，因而使用不同的测试图案多次尝试对缺陷进行检测，这意味着缺陷自身出现至少一次的概率较高，因而能够识别有缺陷的电路。这个方法在测试范围方面给出了相当的改进，但是它不允许做出任何实际的定性声明。

通常，对用于测试图案发生器的电路的描述基于和实际电路的逻辑行为相对应的栅格模型。

在现有技术的出版文件DE 10038327 A1、DE 10110177 A1、DE10201554 A1和DE 10209078 A1中，公开了实现这种测试装置的各种可能的方式。根据现有技术的公布US 6721914B2，还可以获知一种印刷电路故障检测的一般方法。

还应当参考：

-现有技术的出版文件US 6202181 B1，其中提出了借助故障分析功能来改进对搭接故障(bridging fault)的诊断，以及

-现有技术的出版文件US 2004/01 33833 A1，其中提出了从手动产生的功能验证图案中选择最小数目的测试图案。然而，没有在这些公布中考虑到与布局有关的数据；因而不能够检测到与布局有关的故障。

最后，需要注意的是，当今电路的有区别的特征是不断复杂的配线结构，其中固定故障、短路、延迟故障或开路故障能够在沿着线路-从驱动器至不同接收组件-的任意地方出现。

由于用于测试图案检测的已知电路模型和已知方法仅与实际电路的逻辑行为匹配，因此不能覆盖配线元件中的故障。为此，需要对这种传统测试电路、尤其是传统的故障模型和故障位置假定做出改进和扩展。

发明内容

根据上文已经描述的缺点和不足，以及现有技术中已经勾勒出的适当容限，本发明的目的是进一步开发一种开头段落中规定的电路装置以及一种第二段落中规定的方法，使得确保对故障进行可靠的检测，尤其是

-不仅能够在电路元件的输入和输出端、而且能够在配线元件处检测到固定0故障或固定1故障，

-不仅能够在电路元件的输入和输出端、而且能够在配线元件处检测到延迟故障，

-不仅能够在电路元件的输入和输出端、而且能够在配线元件处检测到开路故障，以及

-能够检测到相邻电线之间的短路故障。

这个目的由一种具有权利要求1所述特征的电路装置和一种具有权利要求5所述特征的方法而实现。有利实施例和有用改进由从属权利要求的各个组合来描述。

因此，本发明基于的原理是，描述电路的逻辑行为以及电路在出现与布局有关的故障时的行为。这种电路模型能够利用至少一个测试图案发生器而计算必需的测试模型，通过这些测试模型可以检测到与布局有关的生产故障。

为此，提供了一种具有待测试和/或诊断的应用电路并具有附加逻辑的电路，所述附加逻辑意在用于测试和/或诊断应用电路，所述电路还具有用于产生检测配线故障的确定性测试图案的装置。

这些确定性测试图案被馈送入应用电路以便进行测试，而且测试图案的质量可以得到提高，特别是对于具有复杂配线结构的集成电路。

以这种方式，在本发明的具体的有利实施例中，附加逻辑可以计算新的故障签名，因此改进了对这些故障签名以及所有其他生产故障进行定位的精确性。

对于固定故障、开路故障和延迟故障，明显改进了故障检测和诊断分辨率。

作为示例，根据本发明的过程可以具有如下形式：

[i].在先前已经产生至少一个逻辑(描述)和至少一个布局描述之后，在考虑布局描述的同时对逻辑(描述)进行重新建模，

[ii].使用来自[i]的重新建模的逻辑，产生至少一个测试图案，尤其是重新建模和/或扩展至少一个测试图案，

[iii].使用来自[i]的重新建模的逻辑(描述)以及来自[ii]的重新建模和/或扩展的测试图案，产生至少一个新的故障签名。

根据本发明的技术启示，一旦实际布局中出现信号分支或信号分支点，则把至少一个测试图案重新建模/扩展元件和/或测试图案修正或修改元件插入测试图案发生器电路，其中被插入的元件具有至少一个缓冲器的形式，或具有至少一个扇出(fan-out)对象的形式。

本发明的实质优点在于

-高度复杂电路的测试图案质量有所提高，

-能够以更高的精确性对生产故障进行故障定位，

-实际IC(集成电路)上不需要额外的硬件，

-通过使用所谓的N检测方法中的固定0故障和固定1故障集合的联合，可以更有效地产生测试图案，

-由于至少一个附加的图案重新建模/扩展元件、尤其是至少一个附加的扇出元件完全适于发生器电路，因此可以使用现有的测试图案发生器。

优选地，布局数据显式地用于产生适当的测试图案，其结果是改进了故障检测。这个使用布局数据的方法还与相应的测试图案一起改进了诊断分辨率。

在本发明的有用实施例中，借助至少一个ATPG(自动测试图案发生器)来计算测试图案的最优汇编。此外，所需的测试图案优选地根据布局情况而产生。

最后，本发明涉及上述至少一个电路装置的用途，和/或上述一种方法的用途，用于测试和/或诊断，尤其是

-用于跟踪和/或检测故障，例如生产故障，其形式为发生在电路装置的逻辑部件中的配线故障，和/或

-用于计算至少一个新的故障签名，其结果是可以改进对这个故障签名和/或其他生产故障的定位的精确性。

因此，本发明涉及的应用领域有：集成电路(IC)测试技术、集成电路可测试性设计、集成电路计算机辅助设计(CAD)以及集成电路计算机辅助测试(CAT)；本发明具体涉及对集成电路生产测试的定性改进，以及对与生产有关的故障进行有效跟踪的可能方式。

上述集成电路装置、上述方法以及上述用途不仅在固定故障模型方面、而且在开路故障和延迟故障方面提高了测试质量。

在开路故障的情况下，由于悬空部分的状态由随机因素(或多或少地)确定，例如周围电路的电气状态，所以可以很好理解的是，即使在已经描述了网络列表的修改之后，也可以使用所谓的N检测方法来检测故障。

如上所述，存在多种以有利的方式体现并发展本发明的技术启示的可能的方式。为此，一方面应当参考从属于权利要求1和权利要求5的权利要求。另一方面，参考下文描述的实施例，本发明的这些和其他方面将会变得明显并得以说明。

附图说明

图1是以传统方式而工作的现有技术的集成电路装置的实施例的示意性电路框图。

图2是根据本发明的集成电路装置的第一实施例的示意性电路框图，该装置以根据本发明的方法而工作，以及

图3是根据本发明的集成电路装置的第二实施例的示意性详细框图，该装置以根据本发明的方法而工作。

具体实施方式

在图1至3中，为相同或相似的装置、元件或特征赋予了相同的附图标记。

为了避免过多的重复，与本发明的实施例、特征和优点有关的下列说明(除非另有规定)涉及图1所示的现有技术的电路装置，涉及图2所示的根据本发明的电路装置100，而且还涉及图3所示的根据本发明的电路装置100’。

图1和2是各个集成电路装置(＝集成电路或IC；图2中的附图标记100)的示意性电路框图；这个电路装置在每种情况下为具有用于产生测试图案的测试模块的应用电路。

为了确保应用电路100中成功的故障检测，其中

-不仅能够在电路元件的输入和输出端、而且能够在配线元件处检测到固定0故障和固定1故障，

-不仅能够在电路元件的输入和输出端、而且能够在配线元件处检测到延迟故障，

-不仅能够在电路元件的输入和输出端、而且能够在配线元件处检测到开路故障，以及

-能够检测到相邻电线之间的短路故障，

针对图2所示根据本发明的电路100所采纳的解决方案的方法包括，把由图1中的附图标记72表示的故障改变为计算规则能够覆盖的故障，所述计算规则本质上已知用于产生测试图案(所谓的ATPG(自动测试图案发生器)算法)。

为此而采纳的过程如下：

对配线结构进行详细的布局分析，

布局中每一个信号分支52、54、56的上游，对电路进行修改，使修改后的电路包含附加的各个缓冲器10、12、14；

对按照这种方式修改的电路100施加测试图案产生。

这将在下文借助于对传统的现有技术的方法进行比较而描述：

为此，假定图1和2所示的故障电路受到下列缺陷或故障70中的一个的影响：

-电路元件的输入和/或输出端的固定0/1故障，

-电路元件的输入和/或输出端的延迟故障，

-电路元件的输入和/或输出端的开路故障，

-相邻电线之间的短路。

在图1所示的集成电路中(＝现有技术)，如果仅使用逻辑电路模型，则针对固定0故障(＝附图标记72，布局中的分支56的上游所示)的测试图案产生是不够的。图1中作为示例而示出的电路具有4个输入和1个输出。

输出与处于逻辑1的输入的个数的奇偶性相对应(“偶”-->附图标记60；“奇”-->附图标记62)。然而，如果使能输入处于逻辑0，则其他输入被忽略。

产生测试图案的已知或传统方法仅接受由图1中的附图标记70所表示的固定缺陷，并产生相应的测试图案。图1所示的图案，即处于逻辑1的所有输入，同时对附图标记70所表示的故障进行测试，因为假定电路中每时仅出现一个故障。通常(图1)，在这些假定下，对于固定缺陷70来说，仅施加这一个测试图案就足够了。

然而，可以看出的是，由图1中的附图标记72所表示的故障将不会被发现，因为在图1所示的被描述的模型中，这种故障72表示同时出现两个故障70.由于配线结构的复杂性增加，其结果是故障72出现的概率增加，为故障72产生测试图案也是很重要的。

为此，根据本发明的技术启示，在图2所示的实施例中连接了三个附加的测试图案重新建模/扩展元件，在图2中示出为缓冲器单元10、12、14。从电路装置100的第二(应用)子电路22至电路装置100的其他(应用)子电路元件32、34、36、38的信号通路经过了具有分支连接50的形式的相应信号路径。

在图2所示的实施例中，通过示例，子电路32、34、36、38中的每一个被设置为具有逻辑AND门的逻辑元件，而且这些子电路彼此并联；然而，这些逻辑元件32、34、36、38的每一个还可以具有如下形式：

-至少一个逻辑与非门，

-至少一个逻辑或非门，

-至少一个逻辑非门，

-至少一个逻辑或门，

-至少一个逻辑异或门。

位于信号路径50的布局中的每一个分支点52、54、56处(尤其是每一个分支点52、54、56上游)的是各个测试图案重新建模/扩展元件10、12、14，即

-第一测试图案重新建模/扩展元件10，位于相应信号路径50上的第一分支点52的上游，

-第二测试图案重新建模/扩展元件12，位于相应信号路径50上的第二分支点54的上游，以及

-第三测试图案重新建模/扩展元件14，位于相应信号路径50上的第三分支点56的上游。

尽管由图2中的附图标记70所表示的故障甚至可以由用于产生测试图案的传统方法来覆盖，即包括(参见图1)，然而根据本发明利用缓冲器10、12、14的设置而实现的是，这里描述的方法同样对附图标记72所表示的故障提供了测试覆盖。也可以提供一个或更多个扇出单元来代替缓冲器单元10、12、14。

从图2可以看出，其他子电路32、34、36、38在其上游连接有任意期望的应用电路100的子电路20(具有4个输出的任意期望的模块)；详细地，

-第一逻辑元件32的第一(图2上面)输入端具有与第一应用电路20的第一输出端的连接232，

-第二逻辑元件34的第一(图2上面)输入端具有与第一应用电路20的第二输出端的连接234，

-第三逻辑元件36的第一(图2上面)输入端具有与第一应用电路20的第三输出端的连接236，以及

-第四逻辑元件38的第一(图2上面)输入端具有与第一应用电路20的第四输出端的连接238。

从图2中最后看出，子电路32、34、36、38在上游端与第三子电路40相连(例如具有4个输入的奇偶检验器)；详细地，

-第一逻辑元件32的输出端具有与第三应用子电路40的第一输入端的连接324，

-第二逻辑元件34的输出端具有与第三应用子电路40的第二输入端的连接344，

-第三逻辑元件36的输出端具有与第三应用子电路40的第三输入端的连接364，以及

-第四逻辑元件38的输出端具有与第三应用子电路40的第四输入端的连接384。

第三应用子电路40的输出具有与如下的连接42：

-电路装置100的主输出；或

-其他应用子电路的输入。

在图2所示的本发明的第一实施例中(＝电路装置100)，为了简便而假定物理布局事实上确实与网络设计相对应(如所示)。如果不是这种情况，则物理布局是至关紧要的。

因此，在本发明的第二实施例的情况下(＝电路装置100’)，图3中示出了与图2中所示第一实施例的配线序列不同的配线序列，而且相应的结果为插入的缓冲器10’、12’、14’以及故障70’、72’。

如果在虚拟缓冲器处N次(N是可以由用户定义的质量参数，被称作检测深度)检测到固定0故障(被称作SAO故障)和固定1故障(被称作SA1故障)集合的联合而不是为固定0故障和固定1故障分别产生相应的测试图案，那么可以在相当程度上更为有效地执行对图2中附图标记72所表示的故障和图3中附图标记72’所表示的故障的检测。

借助于这个N检测方法，对发生器下命令以便对每一个缺陷进行多次检测，即进行N次检测。由于缺陷模型没有完全覆盖现有的故障70、72(参见图2)或70’、72’(参见图3)，所以应用了概率原理，即利用不同的测试模型多次尝试对故障70、72(参见图2)或70’、72’(参见图3)进行检测，这意味着故障70、72(参见图2)或70’、72’(参见图3)自身出现至少一次的概率较高，因而能够识别有故障的应用电路100或100’。

总之，本发明实现的是，图2所示的电路100或图3所示的电路100’定义了逻辑行为和出现与布局有关的故障时的行为，因而测试图案发生器将会考虑这些额外的故障并能够产生所需的测试图案。

附图标记列表

100    电路装置，尤其是应用电路，例如集成电路的子电路(本发明的第一实施例；参见图2)

100’    电路装置，尤其是应用电路，例如集成电路的子电路(本发明的第二实施例；参见图3)

10    第一测试图案重新建模/扩展元件，尤其是第一缓冲器单元或第一扇出单元(本发明的第一实施例；参见图2)

10’    第一测试图案重新建模/扩展元件，尤其是第一缓冲器单元或第一扇出单元(本发明的第二实施例；参见图3)

12    其他的、尤其是第二测试图案重新建模/扩展元件，例如第二缓冲器单元或第二扇出单元(本发明的第一实施例；参见图2)

12’    其他的、尤其是第二测试图案重新建模/扩展元件，例如第二缓冲器单元或第二扇出单元(本发明的第二实施例；参见图3)

14    其他的、尤其是第三测试图案重新建模/扩展元件，例如第三缓冲器单元或第三扇出单元(本发明的第一实施例；参见图2)

14’    其他的、尤其是第三测试图案重新建模/扩展元件，例如第三缓冲器单元或第三扇出单元(本发明的第二实施例；参见图3)

20    第一子电路，尤其是电路装置100的第一应用子电路

22    第二电路，尤其是电路装置100的第二应用子电路

232    第一子电路20的第一输出端与第一逻辑元件32的第一输入端的连接

234    第一子电路20的第二输出端与第二逻辑元件34的第一输入端的连接

236    第一子电路20的第三输出端与第三逻辑元件36的第一输入端的连接

238    第一子电路20的第四输出端与第四逻辑元件38的第一输入端的连接

32    第一逻辑元件，尤其是第一逻辑门，例如第一与门元件、第一与非门元件、第一或非门元件、第一非门元件、第一或门元件、第一异或门元件等

324    第一逻辑元件32的输出端与第三子电路40的第一输入端的连接

34    第二逻辑元件，尤其是第二逻辑门，例如第二与门元件、第二与非门元件、第二或非门元件、第二非门元件、第二或门元件、第二异或门元件等

344    第二逻辑元件34的输出端与第三子电路40的第二输入端的连接

36    第三逻辑元件，尤其是第三逻辑门，例如第三与门元件、第三与非门元件、第三或非门元件、第三非门元件、第三或门元件、第三异或门元件等

364    第三逻辑元件36的输出端与第三子电路40的第三输入端的连接

38    第四逻辑元件，尤其是第四逻辑门，例如第四与门元件、第四与非门元件、第四或非门元件、第四非门元件、第四或门元件、第四异或门元件等

384    第四逻辑元件38的输出端与第三子电路40的第四输入端的连接

40    第三子电路，尤其是第三应用子电路，例如电路装置100的奇偶检验器

42    第三子电路40的输出端与电路装置100的主输出或与其他子电路、尤其是其他应用子电路的输入的连接

50    信号路径，尤其是第一测试图案重新建模/扩展元件10与逻辑元件32、34、36、38的分支连接。

52    信号路径50上的第一分支点

54    信号路径50上的第二分支点

56    信号路径50上的第三分支点

60    “偶”校验(状态)

62    “奇”校验(状态)

70    故障或缺陷，尤其是固定故障(本发明的第一实施例；参见图2)

70’    故障或缺陷，尤其是固定故障(本发明的第二实施例；参见图3)

72    额外的故障或缺陷，尤其是额外的固定故障(本发明的第一实施例；参见图2)

72’    故障或缺陷，尤其是额外的固定故障(本发明的第二实施例；参见图3)

N    检测深度(其形式为用户可定义的质量参数)

Claims (10)

1.一种电路装置(100；100’)，尤其是应用电路，被设置用于产生至少一个测试图案，其特征在于，

-可以借助至少一个测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)把测试图案重新建模和/或扩展为至少一个可预置的和/或确定性的测试矢量；以及

-至少一个测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)被设置，尤其是被插入到至少一个信号路径(50)上的至少一个、尤其是每一个分支点(52、54、56)的上游。

2.根据权利要求1所述的电路装置，其特征在于，测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)具有如下形式：

-至少一个第一缓冲器单元，或

-至少一个第一扇出单元。

3.根据权利要求1或2所述的电路装置，其特征在于，针对能够馈送入给定测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)的测试信号，可以计算至少一个各自的故障签名。

4.根据权利要求1至3中任意一项所述的电路装置，其特征在于，测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)具有：

-至少一个子电路(20、22)，尤其是至少一个应用子电路，与测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)的上游相连，和/或

-至少一个子电路(32、34、36、38、40)，尤其是至少一个应用子电路，与测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)的下游相连。

5.一种用于对至少一个电路装置(100；100’)，尤其是至少一个应用电路进行测试和/或诊断的方法，其特征在于，针对能够馈送入至少一个测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)的测试信号，可以计算至少一个各自的故障签名。

6.根据权利要求5所述的方法，其特征在于包括如下步骤：

[i]在考虑至少一个布局描述的同时，对至少一个逻辑描述进行重新建模，

[ii]借助于步骤[i]中重新建模的逻辑描述，产生至少一个测试图案，尤其是对至少一个测试图案进行重新建模和/或扩展，

[iii]借助以下内容来产生至少一个各自的故障签名：

-步骤[i]中重新建模的逻辑描述；以及

-步骤[ii]中产生的测试图案。

7.根据权利要求5或6所述的方法，其特征在于，当产生测试图案时，分析并且考虑：

[a]发生故障时电路装置(100；100’)的逻辑行为；和/或

[b]对发生与布局有关的故障时电路装置(100；100’)的行为。

8.根据权利要求7所述的方法，其特征在于，在所述[b]的情况下：

-关于配线结构的布局而分析配线结构，

-以插入至少一个测试图案重新建模/扩展元件(10、12、14；10’、12’、14’)、尤其是插入至少一个缓冲器单元或至少一个扇出单元的方式，在至少一个信号路径(50)上至少一个、尤其是每一个分支点(52、54、56)上游处对电路装置(100；100’)进行修改，以及

-向以这种方式进行修改的电路装置(100；100’)施加产生的测试图案。

9.根据权利要求6至8中任意一项所述的方法，其特征在于，借助至少一个ATPG(自动测试图案发生器)来计算测试图案。

10.根据权利要求1至4中任意一项所述的至少一个电路装置(100；100’)和/或根据权利要求5至9中任意一项所述的方法的用途，用于测试和/或诊断，尤其是

-用于跟踪和/或检测故障，例如生产故障，其形式为发生在电路装置(100；100’)的逻辑部件中的配线故障，和/或

-用于计算至少一个新的故障签名，其结果是可以改进对这个故障签名和/或其他生产故障的定位的精确性。

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