CN101118931A - 降低储存装置中第二位元效应的装置及其操作方法 - Google Patents
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Abstract
一种降低储存装置中第二位元效应的装置及其操作方法，其中该半导体储存装置具有第一和第二位元线、一闸极、一绝缘层和一基板，且该方法包括将第一、第二和第三偏压分别施加到该第一位元线、第二位元线和该闸极，以促使载子从该闸极至该绝缘层，其中该载子具有与该基板中的多数载子(majority)相同的导电型，以从而降低该半导体储存装置的临限电压。
Description
技术领域
本发明是关于降低一储存单元装置中的第二位元效应的方法和装置。
背景技术
闪存装置是一种非挥发性半导体储存装置，即使停电其也保留它的储存内容。闪存装置提供快速读出时间，且与硬盘相比，提供更好的抗震性。因此，闪存装置对于例如电池供电装置的内存的应用是普遍的，且广泛用于消费电子产品。
在某些闪存装置中，每个储存单元中储存一个位元信息。近来，闪存装置已发展为每个单元储存一个以上位元。此类装置通常被称为“多级单元”(multi-level cell)装置。此类多级单元装置，例如氮化物非挥发电荷诱捕内存，包括氮化物储存材料。
单一非挥发电荷诱捕内存单元通常包括一氮化物捕获层，其覆盖在一提供于源极区与汲极区之间的通道(channel)区上方。该非挥发电荷诱捕内存单元可经编程而以在源极区附近具有一电荷集中且在汲极区附近具有另一电荷集中的形式将两个物理分离的位元储存在该氮化物捕获层中。非挥发电荷诱捕内存单元的编程可由信道热电子(Channel Hot Electron，CHE)注入执行，该CHE注入在信道区中产生热电子。这些热电子中的一些获得足够能量将被捕获在该氮化物捕获层中。由互换施加到源极端和汲极端的偏压，则电荷可被捕获在源极区附近或汲极区附近的部分氮化物捕获层的一者或是这两者中。
因此，举例来说，如果没有电荷储存在储存单元中，那么储存单元的临限电压具有一个对应于位元0和0的组合的最小值。举例来说，如果电荷储存在源极区附近而并非汲极区附近的氮化物捕获层中，那么临限电压具有一个对应于位元1和0的组合的不同值。如果电荷储存在汲极区附近而并非源极区附近，那么临限电压具有另一值。假使那样，该临限电压对应于位元0和1的组合。最后，如果电荷储存在源极区和汲极区二者附近，那么临限电压最高，且对应于位元1和1的组合。因此，可储存四个不同字节合00、01、10和11，且每个组合具有一个相应的临限电压。在读取操作期间，流经储存单元的电流将依据单元的临限电压而变化。通常，此电流将具有四个不同值，其中每个值对应于一个不同临限电压。因此，由感测此电流，便可确定储存在单元中的特定字节合。
全部可用电荷范围或临限电压范围可被称为储存操作窗。换句话说，储存操作窗由编程准位元(level)与擦拭准位元之间的差来定义。通常人们需要较大储存操作窗，此乃因多级单元操作需要状态之间有良好的准位元区分。
然而，双位元储存单元的性能通常因所谓的“第二位元效应”而恶化，在第二位元效应中，捕获层中的局限电荷彼此互相影响。举例来说，在反向读取操作期间，一读取偏压施加到汲极端，且感测储存在源极区附近的电荷(即“第一位元”)。然而，汲极区附近的电荷(即“第二位元”)将造成读取源极区附近的第一位元的电位元屏障(potential barrier)。这个屏障可由施加具有一适合值的偏压、使用汲极引发屏障降低(Drain induced barrierlowering，DIBL)效应来抑制汲极区附近的第二位元的效应且允许感测第一位元的储存状态来克服。然而，当汲极区附近的第二位元经编程为一高临限电压状态，且源极区附近的第一位元经编程为一低临限电压状态时，第二位元相当大地提高这个屏障。因此，随着与第二位元相关联的临限电压增加，则用于第一位元的读取偏压变得不足以克服由第二位元形成的屏障。结果，与第一位元相关联的临限电压由于增加第二位元的临限电压而升高，从而降低储存操作窗。
第二位元效应降低了用于2位元/单元操作和/或多级单元(multi-levelcell，MLC)操作的储存操作窗。因此，需要用于抑制储存装置中的第二位元效应的方法和装置。
发明内容
本发明的目的在于提供一种降低储存装置中第二位元效应的装置及其操作方法，以克服公知技术中存在的缺陷。
为实现上述目的，本发明提供的半导体储存装置，其包含：
一基板，其具有一第一导电型；
一第一区，其提供在该基板中，该第一区具有一第二导电型；
一第二区，其提供在该基板中且与该第一区间隔开，该第二区具有该第二导电型；
一通道区，其提供在该基板中且在该第一与第二区之间延伸；
第一绝缘层，其包括一第一材料且提供在该通道区上；
第二绝缘层，其包括一第二材料且提供在该第一绝缘层上，该第二绝缘层经配置以在对应于一第一位元的一第一部分中储存一第一电荷且在对应于一第二位元的一第二部分中储存一第二电荷；
一第三绝缘层，其提供在该第二绝缘层上；
一第一导电层，其提供在该第三绝缘层上；
一第四绝缘层，其提供在该第一导电层上；以及
一第二导电层，其提供在该第四绝缘层上。
所述的半导体储存装置，其中：
当将第一、第二和第三偏压分别施加到该第一区、该第二区和该第二导电层时，该第一电荷被储存在该第二绝缘层的该第一部分中，以及
当将第四、第五和第六偏压分别施加到该第一区、该第二区和该第二导电层时，该第二电荷被储存在该第二绝缘层的该第二部分中。
所述的半导体储存装置，其中，该第一材料包含一氧化物，且该第二材料包含一氮化物。
所述的半导体储存装置，其中，该第三绝缘层为一氧化物层，该第一导电层为一多晶硅层，且该第四绝缘层为一氧化物层。
所述的半导体储存装置，其中，该半导体储存装置经配置以作为实施NAND、NOR或JTOX数组的一部分。
所述的半导体储存装置，其中，该第一和第二导电层及该第三和第四绝缘层经配置以使得由将偏压施加到该第二导电层时，载子从该第二导电层遂穿到该第二绝缘层且该载子具有与该基板中多数载子相同的导电型。
所述的半导体储存装置，其中，该半导体储存装置具有一负初始临限电压。
本发明提供的操作半导体储存装置的方法，该半导体储存装置包含第一和第二位元元线、一闸极、一绝缘层和一基板，该方法包含：
将第一、第二和第三偏压分别施加到该第一位元线、该第二位元线和该闸极，以促使载子从该闸极至该绝缘层，该载子具有与该基板中多数载子相同的导电型，以从而降低该半导体储存装置的临限电压。
所述的方法，其中，该临限电压为一负值。
所述的方法，其进一步包含：
由将第四、第五和第六偏压施加到该第一位元线、该第二位元线和该闸极而将一第一电荷储存在该绝缘层的一第一部分中；以及
由将第七、第八和第九偏压施加到该第一位元线、该第二位元线和该闸极而将一第二电荷储存在该绝缘层的一第二部分中。
所述的方法，其进一步包含：
将第四、第五和第六偏压施加到该第一位元线、该第二位元线和该闸极；
感测该绝缘层的一第一部分中的一第一电荷以回应于该第四、第五和第六偏压的施加；
将第七、第八和第九偏压施加到该第一位元线、该第二位元线和该闸极；以及
感测该绝缘层的一第二部分中的一第二电荷以回应于该第七、第八和第九偏压的施加。
所述的方法，其中，具有第一极性的一第一电荷储存在该绝缘层的一第一部分中，且具有该第一极性的一第二电荷储存在该绝缘层的一第二部分中，该方法进一步包含：
由将第四、第五和第六偏压分别施加到该第一位元线、该第二位元线和该闸极以促使一第三电荷到达该绝缘层的该第一部分上来进行该半导体储存装置的一第一擦拭操作，该第三电荷具有与该第一电荷相反的极性；以及
由将第七、第八和第九偏压分别施加到该第一位元线、该第二位元线和该闸极以促使一第四电荷到达该绝缘层的该第二部分上来进行该储存装置的一第二擦拭操作，该第四电荷具有与该第二电荷相反的该极性。
所述的方法，其中：
该第四偏压值大于该第五偏压值；以及
该第八偏压值大于该第七偏压值。
本发明提供的半导体储存装置，还包含：
一第一位元线；
一第二位元线；
一闸极；
一绝缘层；
一基板，其具有多数载子且该多数载子具有导电性；
一第一偏压电路，其经配置以将一第一偏压施加到该第一位元线；
一第二偏压电路，其经配置以将一第二偏压施加到该第二位元线；以及
一第三偏压电路，其经配置以将一第三偏压施加到该闸极；
其中，由施加该第一、第二和第三偏压，促使载子从该闸极进入该绝缘层中，该载子具有该导电性以从而降低该半导体储存装置的临限电压。
所述的半导体储存装置，其中，该第一、第二和第三偏压电路经进一步配置以将第四、第五和第六偏压分别施加到该第一位元线、该第二位元线和该闸极，以将该第一电荷储存在该绝缘层的第一部分中，且将第七、第八和第九偏压分别施加到该第一位元线、该第二位元线和该闸极，以将该第二电荷储存在该绝缘层的第二部分中。
所述的半导体储存装置，其中，该绝缘层包含一氮化物。
所述的半导体储存装置，其中，该半导体储存装置的该临限电压为一负值。
所述的半导体储存装置，其中，该第四偏压值大于该第五偏压值，且该第八偏压值大于该第七偏压值。
概括的说，本发明的半导体储存装置包含具有第一、第二区和通道区的基板和形成于该通道区上方的多层堆栈。该基板具有第一导电型，而该第一和第二区具有第二导电型。第二区与第一区间隔开，且通道区在第一区与第二区之间延伸。从底部向上，该多层堆栈包含第一绝缘层、第二绝缘层、第三绝缘层、第一导电层、第四绝缘层和第二导电层。该第一绝缘层包括第一材料，而第二绝缘层包括第二材料。此外，该第二绝缘层经配置以在对应于第一位元的第一部分中储存第一电荷，且在对应于第二位元的第二部分中储存第二电荷。
本发明提供一种操作一半导体储存装置的方法。该半导体储存装置包括第一和第二位元线、闸极、绝缘层和基板。该方法包括将第一、第二和第三偏压分别施加到第一位元线、第二位元线和闸极，以促使载子从闸极至绝缘层。该载子具有与该基板中多数载子相同的导电型，从而降低半导体储存装置的临限电压。
进一步与本发明一致，提供一种半导体储存装置，其包含第一位元线、第二位元线、闸极、绝缘层、基板、以及第一、第二和第三偏压电路。该基板具有一传导性的多数载子。该第一偏压电路经配置以将一第一偏压施加到该第一位元线，且该第二偏压电路经配置以将一第二偏压施加到该第二位元线。类似地，该第三偏压电路经配置以将一第三偏压施加到该闸极。由施加该第一、第二和第三偏压，促使载子从闸极进入绝缘层中。该载子具有与基板中多数载子相同的导电型，从而降低半导体储存装置的临限电压。
因此，本发明所描述的方法和装置降低了储存单元装置中的第二位元效应。当储存单元的初始临限电压降低到较佳地为负准位元时，其将与第二位元效应相关联的任何临限电压增加最小化。
附图说明
图1为一半导体储存装置的横截面图。
图2说明用以形成半导体储存装置的初始临限电压准位元的电洞闸极Fowler-Nordheim(FN)注入操作。
图3A说明用以编程汲极区附近捕获层中的右位元的CHE注入操作。
图3B说明用以编程源极区附近捕获层中的左位元的CHE注入操作。
图4A说明用以擦拭汲极区附近捕获层中的右位元的能带间遂穿热电洞注入(Band To Band Tunneling Hot Hole Injection，BTBHHI)操作。
图4B说明用以擦拭源极区附近捕获层中的左位元的BTBHHI操作。
图5说明用以将储存装置擦拭或重设到初始负临限电压准位元的电洞闸极注入操作。
图6A说明由用以编程源极区附近捕获层中的左位元的CHE注入操作造成的第二位元效应。
图6B通过显示一与右位元相关联的临限电压与一与左位元相关联的临限电压之间的关系来说明第二位元效应的图形表示。
图7说明使用电洞闸极注入的两个位元的临限电压与擦拭时间之间的关系的图形表示。
图8A说明用于各种初始临限电压准位元的顺向读取临限电压与反向读取临限电压之间的关系的图形表示。
图8B说明用于各种初始临限电压准位元的顺向读取临限电压变化与反向读取临限电压变化之间的关系的图形表示。
图9A是说明使用闸极电洞FN注入操作以将所有储存单元擦拭或重设为一负临限电压准位元的NAND数组的一部分的示范性示意图。
图9B是说明使用CHE注入操作以编程储存单元的第一位元的NAND数组的一部分的示范性示意图。
图9C是说明使用CHE注入操作以编程储存单元的第二位元的NAND数组的一部分的示范性示意图。
图9D是说明使用BTBHHI操作以擦拭储存单元的第一位元的NAND数组的一部分的示范性示意图。
图9E是说明使用BTBHHI操作以擦拭储存单元的第二位元的NAND数组的一部分的示范性示意图。
图10显示一包含储存单元的数组架构的方块图。
具体实施方式
现将详细参考与本发明一致的示范性实施例，其实例在附图中说明。只要有可能，将在整个附图中使用相同的参考组件符号来代表相同或相似部分。尽管描述包括示范性实施例，但其它实施例为可能的，且在不脱离本发明的精神和范畴的情况下可对所描述的实施例作出变化。以下详细描述不限制本发明。而是，本发明的范畴由所附申请专利范围和其等效物限定。
与本发明一致，提供一种半导体储存装置，其具有源极区，汲极区以与门极，在该闸极下方形成有多层结构。该多层结构包括夹在氧化硅层之间的多晶硅(polysilicon)层。在一个实施例中，将适当偏压施加到源极、汲极、闸极和基板，以将电洞注入捕获层中。结果，降低了与邻近源极和汲极区的捕获层的部分相关联的初始临限电压，其将与第二位元效应相关联的任何临限电压增加最小化。
图1是说明半导体储存装置100的横截面图。该储存装置100包含P型基板110、第一区114、第二区116和通道区112。在一个实施例中，该第一区114为N型源极区，且该第二区116为N型汲极区。另外，在该通道区112上方提供多层堆栈134。在图1中从底部向上，该多层堆栈134包含第一绝缘层122、第二绝缘层124(捕获层)、第三绝缘层126、第一导电层128、第四绝缘层130和第二导电层132。该第一和第三绝缘层122和126包括第一材料(例如氧化物)，而该第二绝缘层124包括第二材料(例如氮化物)。该氧化物可包括二氧化硅，且该氮化物可包括氮化硅。该第一导电层128为一多晶硅层以取代传统氮化硅层并由此提供以下两优点：1.在高电场下(例如，字线电压大于10V以上)，电洞容易从字线注入并储存于氮化硅捕获层，而使此内存组件达到负临界电压，而有利于降低二位元效应。及2.在低电场下(例如，字线读取电压小于10V)，储存在氮化硅捕获层的电子或电洞不会从该捕获层上的氧化物-多晶硅-氧化物(oxide-poly-oxide，OPO)的迭层结构漏掉。
该第二导电层132通常构成一闸极，且可包括P型多晶硅。所属领域的一般技术人员将认识到，与本发明实施例一致，该第二导电层132可包含其它材料，例如N型多晶硅或金属。类似地，该第四绝缘层130可包含氧化物，且该第一导电层128可包含多晶硅。
另外，第一和第二电荷可分别储存在第二绝缘层124的右(124a)和左(124b)部分中。该第一和第二电荷分别对应于“右位元”和“左位元”。
因此，右位元的储存位元置在第二区116附近，且左位元的储存位元置在第一区114附近。
同样在图1中，可在单元操作期间将偏压施加到第一区114、第二区116、第二导电层132和基板110。所属领域的一般技术人员将认识到，与本发明实施例一致，依据特定单元操作，这些偏压可具有多个数值。在一个实施例中，偏压电路152将偏压供应到第一区114；偏压电路154将偏压供应到第二区116；偏压电路156将偏压供应到该基板110；且偏压电路158将偏压供应到第二导电层132。下文将更详细地描述这些偏压。偏压电路152、154、156和158被绘示为分离的电路。然而，应了解，偏压电路152、154、156和158可构成单一电路的一部分。
接下来将参考图2到5来描述半导体储存装置100的操作。图2说明用来设定半导体储存装置100的初始临限电压准位元的电洞闸极Fowler-Nordheim(FN)注入。将初始临限电压准位元设定为负准位元以抑制第二位元效应，且因此增加了储存操作窗。图3A和3B说明在第二绝缘层124中分别用以编程右或左位元的CHE注入，而图4A和4B说明在第二绝缘层124中分别用以擦拭右或左位元的BTBHHI操作。另外，图5说明用以将储存装置100擦拭或重设为初始负临限电压准位元的电洞闸极FN注入。该电洞闸极FN注入提供一种擦拭储存在储存装置中的所有数据的快速且简单的方式。
如图2所示，用电洞闸极FN注入操作来设置半导体储存装置100的初始临限电压准位元。具体地说，将13V的偏压施加到第二导电层132，将0V的偏压施加到第一区114，将0V的偏压施加到第二区116，且将0V的偏压施加到基板110。载子(例如电洞220)接着穿过第三(126)和第四(130)绝缘层和第一导电层(128)而注入到第二绝缘层124，以形成负初始临限电压。所属领域的一般技术人员将认识到，与本发明实施例一致，也可将载子(例如电子)注入到第二绝缘层124中以设定不同的初始临限电压准位元。另外，上述电压为示范性的。应了解，可施加其它电压以便设置初始临限电压准位元。
接下来，将参考图3A和3B来描述编程。图3A说明用以将电荷310储存在汲极区116附近的第二绝缘层124的右部分124a中的CHE注入操作。如图3A所示，CHE注入操作在基板110的通道区112中产生热电子。由(例如)将9V的偏压施加到第二导电层132、将5V的偏压施加到汲极区116、将0V的偏压施加到源极区114且将0V的偏压施加到基板110来执行CHE注入操作。在这些条件下，信道区112中的电子获得足够能量(即，这类电子变“热”)而行进穿过第一绝缘层122且被捕获在第二绝缘层124的右部分124a中。结果，对应于右位元，此电荷储存在汲极区116附近。
在图3B中，用另一CHE注入操作来将电荷320储存在源极区114附近的第二绝缘层124的左部分124b中。由(例如)将9V的偏压施加到第二导电层132、将5V的偏压施加到源极区114、将0V的偏压施加到汲极区116且将0V的偏压施加到基板110来执行这个额外CHE注入操作。结果，信道区112中的热电子获得足够能量而行进穿过第一绝缘层122且被捕获在第二绝缘层124的左部分124b中。因此，对应于左位元，此电荷保持储存在第二绝缘层124的左部分124b中。
虽然CHE注入在上文中描述为用于编程储存装置100的技术，但所属领域的一般技术人员现将认识到，与本发明实施例一致，可使用其它技术，例如源极侧注入(Source Side Injection，SSI)。
接下来将结合图4A和4B描述储存装置100的擦拭操作。在图4A中，用能带间遂穿热电洞注入(Band-To-Band Tunneling Hot-Hole Injection，BTBHHI)操作来擦拭储存在汲极区116附近的第二绝缘层124的右部分124a中的电荷310。由(例如)将-5V的偏压施加到第二导电层132、将5V的偏压施加到汲极区116、将0V的偏压施加到源极区114且将0V的偏压施加到基板110，汲极区116附近的一些电洞获得足够能量而穿过第一绝缘层122行进到第二绝缘层124，从而形成第三电荷410。第三电荷410具有与第二绝缘层124的部分124a中的电荷310相反的极性，从而中和汲极区116附近的电荷310。
类似地，图4B说明用以擦拭储存在源极区114附近的第二绝缘层124的左部分124b中的电荷320的BTBHHI操作440。由(例如)将-5V的偏压施加到第二导电层132、将5V的偏压施加到源极区114、将0V的偏压施加到汲极区116且将0V的偏压施加到基板110，则在源极区114附近的一些电洞获得足够能量而穿过第一绝缘层122行进到第二绝缘层124，从而形成第四电荷420。该第四电荷420与电荷320具有相反极性，从而中和源极区116附近的电荷320。
与本发明实施例一致，还可预期用除BTBHHI的外的方法进行擦拭操作。举例来说，图5说明将储存装置100擦拭或重设为初始负临限电压电平的电洞闸极注入操作。电洞闸极注入操作的一个优势在于可同时擦拭储存在第二绝缘层124的右(124a)和左(124b)部分中的电荷。
接下来将更详细地描述图5所示的电洞闸极注入操作。举例来说，将13V的偏压施加到第二导电层132，将0V的偏压施加到第一区114，将0V的偏压施加到第二区116，且将0V的偏压施加到基板110。载子(例如电洞520)接着穿过第三和第四绝缘层126和130以及第一导电层128而注入到第二绝缘层124，以中和储存在第二绝缘层124中的负电荷及/或将临限电压重设为负初始临限电压。与本发明实施例一致，电洞闸极注入操作可用于将临限电压设定为不同准位元。
图6A和6B说明在不存在负初始临限电压的情况下第二位元效应如何影响2位元/单元操作。图6A说明用以将电荷320储存在第二绝缘层124的部分124b中的CHE注入操作。具体地说，将9V的偏压施加到第二导电层132，将5V的偏压施加到源极区114，将0V的偏压施加到汲极区116，且将0V的偏压施加到基板110。结果，电荷储存在第二绝缘层124的左部分124b中。储存单元100易受到第二位元效应的影响。如图6B所示，随着与左位元相关联的临限电压被编程为一更高值，与右位元相关联的临限电压也可增加(见曲线660)。举例来说，如果不能使用1.6V的读取电压来有效筛选左位元，那么与右位元相关联的临限电压将增加。这个第二位元效应降低了用于2位元/单元操作的储存操作窗。
图7说明临限电压与闸极电洞注入操作的持续时间(“擦拭时间”)之间的关系的图形表示。在一个实验中，由将16V的偏压施加到储存单元的闸极、将0V的偏压施加到源极区、将0V的偏压施加到汲极区且将0V的偏压施加到基板来进行电洞闸极注入操作。载子(例如电洞)接着从闸极注入到氮化物捕获层中，以擦拭储存在其中的电荷，如上文所论述。曲线710表示使用电洞闸极注入的左位元的临限电压与擦拭时间之间的关系，而曲线720表示使用电洞闸极注入的右位元的临限电压与擦拭时间之间的关系。
如图7所示，随着擦拭时间增加，与右位元和左位元相关联的临限电压准位元降低。举例来说，与右位元和左位元相关联的临限电压从10-8秒处的约2V降低到10-2秒处的约-2V。曲线710和720遵循相似图案，因为电洞闸极注入操作在整个氮化物捕获层上注入电洞且因此将储存单元的临限电压重设为初始准位元。
第二位元效应还可在储存单元100的读取操作期间观测到，在储存单元100的读取操作期间与右和左位元相关联的临限电压向上变化。读取操作可由反向读取或顺(或称前)向读取来完成。应了解，反向读取指的是将读取偏压施加到汲极区以用于读取储存在源极区附近的左位元或将读取偏压施加到源极区以用于读取储存在汲极区附近的右位元。相反，顺向读取指的是将读取偏压施加到源极区以用于读取储存在源极区附近的左位元或将读取偏压施加到汲极区以用于读取储存在汲极区附近的右位元。
如图8A中所见，当储存单元100的初始临限电压为2V时，顺向读取临限电压随着反向读取临限电压的增加而增加(曲线840)。如上文所论述，捕获层一侧上因另一侧上临限电压的增加所导致其临限电压的增加是因第二位元效应造成。如果初始临限电压设定得更低为0V(曲线830)乃至为负(例如-2V)(曲线820)，那么即使反向读取临限电压增加到约5V，顺向读取临限电压也增加得很少。
图8B说明图8A中所示的数据的标准化图，其中曲线870、880和890分别对应于曲线840、830和820。如图8B所示，如果初始临限电压设定为2V，那么当反向临限电压从1V增加到几近3V时，顺向读取临限电压增加了1.5V以上(曲线870)。同样，这是由于第二位元效应。另一方面，当初始临限电压降低到0或较佳地，负电压(例如-2V)时，反向读取临限电压增加时，顺向读取临限电压大体上不增加。举例来说，对于0V的初始临限电压来说，在反向读取临限电压增加约5V时，顺向读取电压增加约0.6V(曲线880)。另外，如同曲线870一样，当初始临限电压设定为-2V时，顺向读取临限电压增加约1.5V，但其在反向读取临限电压增加了7V时达到这样(曲线890)，而其非为仅3V的相对小量增加。
一般来说，操作窗指的是反向读取临限电压与顺向读取临限电压之间的差。还应了解，第二位元操作窗与具有局限捕获电荷的储存装置的储存窗相同。如图8B所示，具有较低初始临限电压的储存装置具有较高操作窗。举例来说，当初始临限电压为-2V时，操作窗为约5.5V。
如上文所论述，储存单元可连接在一起，以形成(例如)NAND数组。图9A到9E说明施加到NAND数组900的一部分的各种单元操作。
在图9A中，NAND数组900如上文论述使用闸极电洞FN注入操作，以便将所有储存单元擦拭或重设为负临限电压准位元。NAND数组900包含例如储存单元940的个别储存单元。NAND数组900包括位元线912、914和916、字线932、934和936以及选择闸极922、924、926和928。在闸极电洞FN注入操作期间，将0V的偏压施加到位元线912、914和916，将16V的偏压施加到字线932、934和936，且将10V的偏压施加到该选择闸极922、924、926和928。这个闸极电洞FN注入操作将NAND数组900中的所有储存单元擦拭或重设为负临限电压准位元。
在图9B中，用CHE注入操作将电荷储存在邻近单元940的源极区的氮化物层的一部分中，下文称为“位元1”。在CHE注入操作期间，可藉由将适当偏压施加到位元线、字线和选择闸极来编程位元1。举例来说，将浮动偏压施加到位元线912，将5V的偏压施加到位元线914，且将0V的偏压施加到位元线916。另外，将0V的偏压施加到字线932和936，将9V的偏压施加到字线934，将10V的偏压施加到选择闸极922和928，且将0V的偏压施加到选择闸极924和926。
在图9C中，用另一CHE注入操作将电荷储存在邻近单元940的汲极区的氮化物层的一部分中，下文称为“位元2”。在CHE注入操作期间，可通过将适当偏压施加到位元线、字线和选择闸极来编程位元2。举例来说，将浮动偏压施加到位元线912，将0V的偏压施加到位元线914，且将5V的偏压施加到位元线916。另外，将0V的偏压施加到字线932和936，将9V的偏压施加到字线934，将10V的偏压施加到选择闸极922和928，且将0V的偏压施加到选择闸极924和926。
图9D是说明使用BTBHHI操作以擦拭NAND数组900内的储存单元940的位元1的NAND数组900的一部分的示范性示意图。可通过将恰当偏压施加到位元线、字线和选择闸极来擦拭位元1。举例来说，将浮动偏压施加到位元线912和916，且将5V的偏压施加到位元线914。另外，将0V的偏压施加到字线932和936，将-5V的偏压施加到字线934，1将0V的偏压施加到选择闸极922，且将0V的偏压施加到选择闸极924、926和928。
在图9E中，用另一BTBHHI操作来擦拭NAND数组900内的储存单元的位元2。可由将恰当偏压施加到位元线、字线和选择闸极来擦拭位元2。举例来说，将浮动偏压施加到位元线912和914，且将5V的偏压施加到位元线916。另外，将0V的偏压施加到字线932和936，将-5V的偏压施加到字线934，将0V的偏压施加到选择闸极922、924和926，且将10V的偏压施加到选择闸极928。
图10显示包含储存单元的数组1000的方块图。该数组1000经由位元线(例如1012)连接到位元线驱动电路1010，且经由字线(例如1022)连接到字线驱动电路1020。如上文所述，该数组1000可(例如)为NAND数组900。与本发明一致，数组1000还可为NOR或JTOX数组。
由上述，本发明所描述的方法和装置降低了储存单元装置中的第二位元效应。当储存单元的初始临限电压降低到较佳地为负准位元时，其将与第二位元效应相关联的任何临限电压增加最小化。
虽然本发明已以较佳实施例描述如上，然其并非用以限定本发明，本领域技术人员在思考本发明的说明书和实习内，当可作些许的更动与润饰，因此本发明的保护范围当视申请的权利要求范围所界定内容为准。
Claims (18)
1.一种半导体储存装置，其包含：
一基板，其具有一第一导电型；
一第一区，其提供在该基板中，该第一区具有一第二导电型；
一第二区，其提供在该基板中且与该第一区间隔开，该第二区具有该第二导电型；
一通道区，其提供在该基板中且在该第一与第二区之间延伸；
第一绝缘层，其包括一第一材料且提供在该通道区上；
第二绝缘层，其包括一第二材料且提供在该第一绝缘层上，该第二绝缘层经配置以在对应于一第一位元的一第一部分中储存一第一电荷且在对应于一第二位元的一第二部分中储存一第二电荷；
一第三绝缘层，其提供在该第二绝缘层上；
一第一导电层，其提供在该第三绝缘层上；
一第四绝缘层，其提供在该第一导电层上；以及
一第二导电层，其提供在该第四绝缘层上。
2.如权利要求1所述的半导体储存装置，其中：
当将第一、第二和第三偏压分别施加到该第一区、该第二区和该第二导电层时，该第一电荷被储存在该第二绝缘层的该第一部分中，以及
当将第四、第五和第六偏压分别施加到该第一区、该第二区和该第二导电层时，该第二电荷被储存在该第二绝缘层的该第二部分中。
3.如权利要求1所述的半导体储存装置，其中，该第一材料包含一氧化物，且该第二材料包含一氮化物。
4.如权利要求1所述的半导体储存装置，其中，该第三绝缘层为一氧化物层，该第一导电层为一多晶硅层，且该第四绝缘层为一氧化物层。
5.如权利要求1所述的半导体储存装置，其中，该半导体储存装置经配置以作为实施NAND、NOR或JTOX数组的一部分。
6.如权利要求1所述的半导体储存装置，其中，该第一和第二导电层及该第三和第四绝缘层经配置以使得由将偏压施加到该第二导电层时，载子从该第二导电层遂穿到该第二绝缘层且该载子具有与该基板中多数载子相同的导电型。
7.如权利要求6所述的半导体储存装置，其中，该半导体储存装置具有一负初始临限电压。
8.一种操作半导体储存装置的方法，该半导体储存装置包含第一和第二位元元线、一闸极、一绝缘层和一基板，该方法包含：
将第一、第二和第三偏压分别施加到该第一位元线、该第二位元线和该闸极，以促使载子从该闸极至该绝缘层，该载子具有与该基板中多数载子相同的导电型，以从而降低该半导体储存装置的临限电压。
9.如权利要求8所述的方法，其中，该临限电压为一负值。
10.如权利要求8所述的方法，其进一步包含：
由将第四、第五和第六偏压施加到该第一位元线、该第二位元线和该闸极而将一第一电荷储存在该绝缘层的一第一部分中；以及
由将第七、第八和第九偏压施加到该第一位元线、该第二位元线和该闸极而将一第二电荷储存在该绝缘层的一第二部分中。
11.如权利要求8所述的方法，其进一步包含：
将第四、第五和第六偏压施加到该第一位元线、该第二位元线和该闸极；
感测该绝缘层的一第一部分中的一第一电荷以回应于该第四、第五和第六偏压的施加；
将第七、第八和第九偏压施加到该第一位元线、该第二位元线和该闸极；以及
感测该绝缘层的一第二部分中的一第二电荷以回应于该第七、第八和第九偏压的施加。
12.如权利要求8所述的方法，其中，具有第一极性的一第一电荷储存在该绝缘层的一第一部分中，且具有该第一极性的一第二电荷储存在该绝缘层的一第二部分中，该方法进一步包含：
由将第四、第五和第六偏压分别施加到该第一位元线、该第二位元线和该闸极以促使一第三电荷到达该绝缘层的该第一部分上来进行该半导体储存装置的一第一擦拭操作，该第三电荷具有与该第一电荷相反的极性；以及
由将第七、第八和第九偏压分别施加到该第一位元线、该第二位元线和该闸极以促使一第四电荷到达该绝缘层的该第二部分上来进行该储存装置的一第二擦拭操作，该第四电荷具有与该第二电荷相反的该极性。
13.如权利要求10所述的方法，其中：
该第四偏压值大于该第五偏压值；以及
该第八偏压值大于该第七偏压值。
14.一种半导体储存装置，其包含：
一第一位元线；
一第二位元线；
一闸极；
一绝缘层；
一基板，其具有多数载子且该多数载子具有导电性；
一第一偏压电路，其经配置以将一第一偏压施加到该第一位元线；
一第二偏压电路，其经配置以将一第二偏压施加到该第二位元线；以及
一第三偏压电路，其经配置以将一第三偏压施加到该闸极；
其中，由施加该第一、第二和第三偏压，促使载子从该闸极进入该绝缘层中，该载子具有该导电性以从而降低该半导体储存装置的临限电压。
15.如权利要求14所述的半导体储存装置，其中，该第一、第二和第三偏压电路经进一步配置以将第四、第五和第六偏压分别施加到该第一位元线、该第二位元线和该闸极，以将该第一电荷储存在该绝缘层的第一部分中，且将第七、第八和第九偏压分别施加到该第一位元线、该第二位元线和该闸极，以将该第二电荷储存在该绝缘层的第二部分中。
16.如权利要求14所述的半导体储存装置，其中，该绝缘层包含一氮化物。
17.如权利要求14所述的半导体储存装置，其中，该半导体储存装置的该临限电压为一负值。
18.如权利要求15所述的半导体储存装置，其中，该第四偏压值大于该第五偏压值，且该第八偏压值大于该第七偏压值。
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| US7652320B2 (en) * | 2005-03-03 | 2010-01-26 | Macronix International Co., Ltd. | Non-volatile memory device having improved band-to-band tunneling induced hot electron injection efficiency and manufacturing method thereof |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090408 Termination date: 20210213 |
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