CN101114835B

CN101114835B - 用于编码和解码的装置及方法

Info

Publication number: CN101114835B
Application number: CN2007101384691A
Authority: CN
Inventors: 塔克·K·李; 巴中·申
Original assignee: Zyray Wireless Inc
Current assignee: Broadcom Corp; Zyray Wireless Inc
Priority date: 2006-07-26
Filing date: 2007-07-25
Publication date: 2010-07-14
Anticipated expiration: 2027-07-25
Also published as: EP1883161B1; CN101114835A; KR20080010355A; TWI387210B; US20080052593A1; HK1117654A1; US7752529B2; EP1883161A3; TW200826513A; KR100930264B1; EP1883161A2

Abstract

本发明涉及组合的LDPC(低密度奇偶校验)矩阵的编码器和故障校验器以及一种新方法，包括使用共用电路来进行LDPC编码信号的编码处理和至少一部分解码处理。可使用共用电路执行LDPC编码处理和故障计算操作(根据LDPC解码处理)，该电路只有一小部分需要根据正在执行的编码或者解码进行的细微的修改。为实现这种选择(编码和解码)，可以使用任何的手段，包括使用多路器，该多路器能够选择第一连接性(编码)和第二连接性(解码)。因为共用电路可执行编码以及至少一部分的解码处理，所以能节省硬件的空间、成本，以及降低复杂度。

Description

用于编码和解码的装置及方法

技术领域

本发明涉及通信系统，更具体地说，涉及通信系统中的LDPC(低密度奇偶校验)信号的编码和解码处理。

背景技术

数据通信系统已连续发展多年。最近其中一种引起极大兴趣的通信系统是使用迭代纠错编码的通信系统。其中特别受关注的通信系统是使用LDPC编码的通信系统。在指定的信噪比(SNR)之下，使用迭代码的通信系统通常比使用其他编码的通信系统具有更低的误码率(BER)。

本领域的研究连续的和主要的方向是努力持续降低SNR，以达到通信系统指定的BER。这个理想的目标是努力达到通信信道的香农(Shannon)极限。香农极限可视为具有特定的SNR的通信信道的数据率，该数据率能够实现无差错地通过通信信道进行传输。换句话说，对于指定的调制模式和编码率，香农极限是信道容量的理论极限。

LDPC码已经显示出具有极好的解码性能，在某些情况下可达到香农极限。例如，一些LDPC解码器已经显示出与理论上的香农极限只有0.3dB(分贝)的差距。虽然这个例子是通过使用长度为一百万的不规则LDPC码来实现的，但是，这已经表明LDPC码在通信系统中的光明应用前景。

一般而言，在使用LDPC码的通信系统中，在通信信道的一端的第一通信设备具有编码能力，位于通信信道的另一端的第二通信设备具有解码能力。在很多情况之下，这两种通信设备中的其中一种或者两种都具有编码能力和解码能力(例如，在双向通信系统中)。

在现有的通信设备中，要求具有编码和解码功能，增加了通信设备的复杂度。固定资产的投入增加，通常也会增加了整体成本。本领域一直都需要一种更有效的、更小的和更节约成本的手段来设计和实施这种通信设备。

发明内容

本发明涉及一种装置及操作方法，在附图说明、具体实施方式以及权利要求中有进一步的描述。

根据本发明的一方面，提供一种装置，包括：

电路，其用于：

计算当使用LDPC矩阵编码第一信息位时生成的奇偶位，所述第一信息位和所述奇偶位形成了第一LDPC编码信号的至少一部分；以及

在进行第二LDPC编码信号的解码处理时进行故障校验计算，以确定所述第二LDPC编码信号内的第二信息位的最佳评估。

优选地：所述电路包括多个XOR(异或)逻辑门，所述异或逻辑门阵列设置，使得多个异或逻辑门中的每个异或逻辑门都对应于LDPC矩阵的非零元素；所述电路还包括多个MUX(多路器)，所述多个多路器用于修改所述多个异或逻辑门的子集的连接性，所述多个异或逻辑门与用于产生奇偶位的LDPC矩阵的至少一列对应；

选择信号，其用于在所述电路执行第一信息位的编码以形成第一LDPC编码信号时，选择每个多路器的第一连接性；以及

所述选择信号能够在所述电路执行第二LDPC编码信号的解码处理时，选择每个多路器的第二连接性。

优选地：所述奇偶位是第一奇偶位；

所述第一奇偶位被提供给所述电路中计算第二奇偶位的部分；以及所述第一信息位、第一奇偶位以及第二奇偶位形成所述第一LDPC编码信号的至少一部分。

优选地：所述第一LDPC编码信号载入到通信信道中；以及

自所述通信信道接收所述第二LDPC编码信号。

优选地：所述第一LDPC编码信号载入到通信信道中；

自所述通信信道接收所述第二LDPC编码信号；以及

所述通信信道是读通道，连接到硬盘驱动器(HDD)的存储媒介。

优选地，所述装置还包括：

存储器，其用于：

在编码第一信息位以形成第一LDPC编码信号时，存储第二LDPC编码信号；以及

在执行所述第二LDPC编码信号的解码处理时，存储所述第一LDPC编码信号。

优选地，在第一时间将所述第一LDPC编码信号载入到通信信道；以及在第二时间从第二通信信道接收所述第二LDPC编码信号；还包括：存储器，其能够：

在编码第一信息位以形成第一LDPC编码信号时存储第二LDPC编码信号；以及

优选地，所述LDPC矩阵对应于系统的LDPC码。

优选地：所述LDPC矩阵分为第一子矩阵和第二子矩阵；

所述第二子矩阵包括用于产生奇偶位的所述LDPC矩阵中的至少一列；所述第二子矩阵是下三角矩阵，其中每个非零元素都位于对角线上或者在对角线下方；以及

所述对角线从所述第二子矩阵的最左上角到最右下角贯穿所述第二子矩阵。

优选地：

所述电路是所述装置的第一电路；

所述装置包括第一电路和第二电路；以及

所述装置在第二LDPC编码信号的解码处理中使用所述第一和第二电路来确定所述第二LDPC编码信号中的第二信息位的最佳评估。

优选地，所述装置是通信收发器，其用于：

通过第一通信信道发射第一LDPC编码信号；以及

从第二通信信道接收第二LDPC编码信号。

根据本发明的一方面，提供一种装置，包括：

编码器电路，其用于使用LDPC矩阵编码第一信息位，让所述第一信息位和奇偶位形成第一LDPC编码信号的至少一部分；

解码器电路，其用于使用LDPC矩阵以解码第二LDPC编码信号，以确定所述第二LDPC编码信号内的第二信息位的最佳评估；其中：

所述编码器电路和所述解码器电路使用共用电路，所述共用电路用于：

优选地：在所述第二LDPC编码信号的解码处理过程中，所述解码器电路也使用至少一个附加电路来确定所述第二LDPC编码信号内的第二信息位的最佳评估。

优选地：

所述共用电路包括多个异或逻辑门，所述异或逻辑门阵列设置，使得多个异或逻辑门中的每个异或逻辑门都对应于LDPC矩阵的非零元素；所述电路还包括多个多路器，所述多个多路器用于修改所述多个异或逻辑门的子集的连接性，所述多个异或逻辑门与用于产生奇偶位的LDPC矩阵的至少一列对应；

优选地：所述奇偶位是第一奇偶位；

优选地，在第一时间将所述第一LDPC编码信号载入到通信信道；以及在第二时间从第二通信信道接收所述第二LDPC编码信号；还包括：存储器，其用于：

根据本发明的另一方面，提供一种方法，包括：

使用LDPC矩阵来编码第一信息位，包括计算奇偶位，让第一信息位和奇偶位形成第一LDPC编码信号的至少一部分；以及

解码第二LDPC编码信号，来确定所述第二LDPC编码信号中的第二信息位的最佳评估，包括执行故障校验计算，其中：

使用所述共用电路来执行所述编码和故障校验计算。

优选地：

所述共用电路包括多个异或逻辑门，所述异或逻辑门阵列设置，使得多个异或逻辑门中的每个异或逻辑门都对应于LDPC矩阵的非零元素；所述电路还包括多个多路器，所述多个多路器用于修改所述多个异或逻辑门的子集的连接性，所述多个异或逻辑门与用于产生奇偶位的LDPC矩阵的至少一列对应；还包括：

在所述电路执行第一信息位的编码以形成第一LDPC编码信号时，选择每个多路器的第一连接性；以及

在所述电路执行第二LDPC编码信号的解码处理时，选择每个多路器的第二连接性。

优选地，所述方法还包括：

在第一时间将第一LDPC编码信号载入到通信信道中；以及

在第二时间从所述通信信道接收第二LDPC编码信号；以及

在编码第一信息位以形成第一LDPC编码信号时存储第二LDPC编码信号，或者在对第二LDPC编码信号进行解码处理时存储第一LDPC编码信号。

优选地：

所述LDPC矩阵对应于系统的LDPC码；

所述LDPC矩阵分为第一子矩阵和第二子矩阵；

所述第二子矩阵包括用于产生奇偶位的所述LDPC矩阵中的至少一列；

所述第二子矩阵是下三角矩阵，其中每个非零元素都位于对角线上或者在对角线下方；以及

比较本发明后续将要结合附图介绍的系统，现有技术的其它局限性和弊端对于本领域的普通技术人员来说是显而易见的。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是通信系统的一个实施例的示意图；

图2和图3是通信系统的其他实施例的示意图；

图4是组合编码器和故障校验器的实施例的示意图；

图5是图4的组合编码器和故障校验器中使用的选择功能的选择性实施例的示意图；

图6是为准对角低密度奇偶校验矩阵H实施的组合编码器和故障校验器的实施例的示意图；

图7是在图6的组合编码器和故障校验器中使用的选择功能的选择性实施例的示意图；

图8和图9是用于对LDPC编码信号执行编码和解码的方法的实施例的示意图。

具体实施方式

很多通信系统结合使用LDPC码。虽然说，在一些应用场合中，编码器和解码器可以同时使用，但是在很多应用场合中(例如，在硬盘驱动器(HDD)应用中)，他们的操作是互斥的。本申请提供一种能够使共享电路(和/或功能模块)执行编码处理以及执行解码处理所需的故障校验的新方法。在编码与解码是互斥操作(即，在同一时刻只能执行其中之一)的应用场合中，这种组合的编码器和故障校验器考虑了电路(和/或功能模块)的结构，通过仅仅向解码器的故障校验器添加最小的选择功能，让编码器虚拟上无损耗。在双工模式(即，基本同时接收和发送信号)运行的通信系统中需要进行这样的处理，在处理一个信号时，可使用存储器来管理另一个信号的存储(例如，在乒乓式存储器配置或者在其他存储器配置中，允许第一信号在第一时刻使用共享处理资源，允许第二信号在第二时刻使用共享的处理资源)。

数字通信系统的目标是从一个位置或者子系统将数字数据无差错地或者以可接收的低误码率传输到另一个位置或者子系统。如图1所示，可在广泛范围的多种通信系统的多种通信信道上传输数据，例如磁媒介、无线、光纤、同轴电缆和其他类型的媒介。

图1是通信系统100的一个实施例的示意图。

如图1所示，本实施例的通信系统100包括通信信道199，通信信道199将一端的通信设备110(包括具有编码器114的发射器112和具有解码器118的接收器116)连接到另一端的另一个通信设备120(包括具有编码器128的发射器126和具有解码器124的接收器122)。在一些实施例中，通信设备110或者120仅仅包括接收器或者发射器。可实施通信信道199的媒介有不同的类型(例如，使用卫星碟形天线132和134的卫星信道130、使用发射塔142和144和/或本地天线152和154的无线通信信道140、有线通信信道150、使用电光(E/O)接口162和光电(O/E)接口164的光纤通信信道160)。另外，可实施多于一种类型的媒介并将它们连接在一起，来形成通信信道199。

为减少发生在通信系统中不期望的传输错误，通常使用纠错和信道编码方案。通常，这些纠错和信道编码方案包括在发射器上使用编码器和在接收器上使用解码器。

图2和图3是通信系统的其他实施例的示意图。

参考图2，通信系统200包括通信设备210，通信设备210通过通信信道299连接到另一个设备290。通信设备210包括编码器220和解码器230。共用的功能模块和/或电路部分(如图功能模块和/或电路240所示)包括编码器220和故障计算器232，解码器230在进行解码处理时会用到故障计算器232。要注意，解码器230也包括另外的电路和/或功能模块，以有效地对其中的LDPC码进行解码处理，如附图标记239所示。

要注意，功能模块和/或电路240可以是严格的电路(例如，使用某些的逻辑门如异或(XOR)门和选择功能如MUX(多路器))。功能模块和/或电路240也可以是严格的软件，例如可用在数字信号处理器(DSP)或者类似的设备中。选择性地，功能模块和/或电路240可以用硬件和软件的组合来实现，而不脱离本发明的范围和实质。

在其他的实施例中，使用共用的处理设备、单个的处理设备或者多个处理设备来实现功能模块和/或电路240。所述处理设备可以是微处理器、微控制器、数字信号处理器、微计算机、中央处理单元、现场可编程门阵列、可编程逻辑设备、状态机、逻辑电路、模拟电路、数字电路和/或能够基于操作指令处理(模拟和/或数字)信号的任何设备。功能模块和/或电路240可连接到存储器，存储器可存储操作指令，这些操作指令使功能模块和/或电路240进行编码和故障计算处理，如在LDPC编码的信号的编码处理和解码处理所要求的那样。

这种存储器可以是单个的存储设备或者多个存储设备。该存储设备可以是只读存储器、随机存取存储器、易失性存储器、非易失存储器、静态存储器、动态存储器、闪存和/或存储数字信号的任何设备。要注意，当功能模块和/或电路240通过状态机、模拟电路、数字电路和/或逻辑电路实施它的一个或多个功能时，存储着对应的操作指令的存储器嵌入到包含所述状态机、模拟电路、数字电路和/或逻辑电路的电路中。

通信设备299通过通信信道所连接的其他的设备290可以是另一个通信设备292、存储媒介(如硬盘驱动器(HDD))，或者能够接收或发射信号的任何其他类型的通信设备310。在一些实施例中，通信信道299是能够在第一时间发射第一信号以及在第二时间接收第二信号的双向通信信道。

参考图3，通信系统3600包括通信设备310，通信设备310通过通信信道399连接到另一个设备390。通信设备310包括编码器320和解码器330。共用的功能模块和/或电路部分(如图功能模块和/或电路340所示)包括编码器320和故障计算器332，解码器330在进行解码处理时会用到故障计算器332。要注意，解码器330也包括另外的电路和/或功能模块，以有效地对其中的LDPC编码信号进行解码处理，如附图标记339所示。

另外，通信设备310包括存储器360，存储器360连接到每个编码器320和解码器330。存储器360可操作地存储第一LDPC编码信号，而编码器320对第二LDPC编码信号进行编码处理，或者解码器330对第二LDPC编码信号进行解码处理。存储器360允许通信设备310对一种LDPC编码信号进行处理(例如，编码或者解码)，而另一种LDPC编码信号存储在存储器360中。在通信设备310连接到在指定时间只能发送或者接收的通信信道399(例如，连接到HDD中的通信信道，在指定的时间里这种通信道只能读或者写)之时，存储器360可用于帮助对各种LDPC编码信号进行合适的缓存和存储管理。

要注意，功能模块和/或电路340可以是严格的电路(例如，使用一定的逻辑门如异或(XOR)门和选择功能如MUX(多路器))。功能模块和/或电路340也可以是严格的软件，例如可用于数字信号处理器(DSP)或者类似的设备中。选择性地，功能模块和/或电路340可以用硬件和软件的组合来实现，而不脱离本发明的范围和实质。

在其他的实施例中，使用共用的处理设备、单个处理设备或者多个处理设备来实现功能模块和/或电路340。所述处理设备可以是微处理器、微控制器、数字信号处理器、微计算机、中央处理单元、现场可编程门阵列、可编程逻辑设备、状态机、逻辑电路、模拟电路、数字电路和/或能够基于操作指令处理(模拟和/或数字)信号的任何设备。功能模块和/或电路340可连接到存储器，存储器可存储操作指令，这些操作指令使功能模块和/或电路340进行编码和故障计算处理，如在LDPC编码的信号的编码处理和解码处理所要求的那样。

这种存储器可以是单个的存储设备或者多个存储设备。该存储设备可以是只读存储器、随机存取存储器、易失性存储器、非易失存储器、静态存储器、动态存储器、闪存和/或存储数字信号的任何设备。要注意，当功能模块和/或电路340通过状态机、模拟电路、数字电路和/或逻辑电路实施它的一个或多个功能时，存储着对应的操作指令的存储器嵌入到包含所述状态机、模拟电路、数字电路和/或逻辑电路的电路中。

另外，设置了选择器350，使其与存储器360协同工作，使得将第一信号存储到存储器360或者从存储器360读取第一信号时，不与第二信号存储到存储器360或者从存储器360读取第二信号冲突。选择器350也有效地实现连接性修改，在功能模块和/或电路340执行编码处理或解码处理时，需要进行这种连接性修改。

通信设备399通过通信信道所连接的其他的设备390可以是另一个通信设备392、存储媒介(如硬盘驱动器(HDD))，或者能够接收或发射信号的任何类型的通信设备。在一些实施例中，通信信道399是能够在第一时间发射第一信号以及在第二时间接收第二信号的双向通信信道。在另外的实施例中，通信信道399是能够进行双工操作的双向通信信道(也就是说，在几乎相同的时间里同时传输第一信号和接收第二信号)。

下面的描述用于帮助读者理解如何以及为什么能够在功能模块和/或电路中组合编码和故障检测操作。

设H是一个(n，k)LDPC码的mxn奇偶校验矩阵。那么，H可以写成[U|T]，其中，U是m x k的子矩阵，T是m x(n-k)的子矩阵。可处理H，让T本质上是准下三角矩阵(即，只要i<j，且T_i，i＝1，元素T_i，j＝0)。换句话说，第二子矩阵T，是下三角矩阵，该第二子矩阵中的0值或者沿着第二子矩阵T的对角线，或者位于第二子矩阵的对角线下方。还可以看到，子矩阵U中的列对应于根据系统LDPC码编码信息位，子矩阵T的列对应于产生奇偶位(有时候称为冗余或者编码位)。对角线定义为从第二子矩阵的最左上角的元素到最右下角的元素、横贯第二子矩阵的线。子矩阵T的准下三角特性，允许反馈类型的第一奇偶位，在编码过程中可用于产生第二奇偶位等等。

如果x₀，x₁，...，x_k-1是信息位，那么，编码器可使用下面的公司计算奇偶位p₀，p₁，...，P_n-k-1：

p_{i} = Σ_{j = 0}^{k - 1} x_{j} u_{i, j} + Σ_{j = 0}^{i - 1} p_{j} t_{i, j}

可以看到，可使用编码处理来产生系统LDPC编码信号，使信息位x₀，x₁，...，x_k-1经过编码处理之后，所得到的码字包括相同的信息位x₀，x₁，...，x_k-1以及奇偶位p₀，p₁，...，P_n-k-1。

另一方面，设y₀，y₁，...，y_n-1是当前评估的码字。迭代LDPC解码器中的一个步骤是检查故障码s₀，s₁，...，s_m-1是否都是0。换句话说，根据码字的当前评估，y₀，y₁，...，y_n-1，确定每行的点积(dotproduct)是否是0(也就是，是否0＝Hy^t，其中，y^t是码字的当前评估y₀，y₁，...，y_n-1的转置矩阵)。每个故障码s_i，可由下式计算：

s_{i} = Σ_{j = 0}^{k - i} y_{j} u_{i, j} + Σ_{j = 0}^{i} y_{k + j} t_{i, j}

要注意这两个等式的相似性。例如，如果将y₀，y₁，...，y_k-1到x₀，x₁，...，x_n-1以及y₀，y₁，...，y_n-1都设置为0，那么由故障等式给出的s₀与编码器产生的第一奇偶位p₀相同。随后，如果除了y_k设置成p₀之外，所有的y_i’都是相同，那么，故障等式给出的s₁与p₁相同。重复这种处理，可以看到通过用p_i-1重复取代y_k+i-1，可通过故障等式产生所有的p_i。

图4是组合编码器和故障校验器400的一个实施例。为了说明，下面的低密度奇偶校验矩阵H假定为：

H = [\begin{matrix} 1 & 1 & 0 & 0 & 1 \\ 1 & 0 & 1 & 1 & 0 \\ 0 & 1 & 1 & 0 & 1 \end{matrix}| \begin{matrix} 1 & 0 & 0 \\ 1 & 1 & 0 \\ 0 & 1 & 1 \end{matrix}]

低密度奇偶校验矩阵H具有相同的特性，上述的分割如下表示：

H＝[U|T]；

U = [\begin{matrix} 1 & 1 & 0 & 0 & 1 \\ 1 & 0 & 1 & 1 & 0 \\ 0 & 1 & 1 & 0 & 1 \end{matrix}];

T = [\begin{matrix} 1 & 0 & 0 \\ 1 & 1 & 0 \\ 0 & 1 & 1 \end{matrix}] .

从图4可以看到，低密度奇偶校验矩阵H的每个非零元素都用对应的异或(XOR)门表示。XOR门405具有对应的附图标号，对角线上每个相似的元素也是XOR门。有多个MUX，它们的选择基于组合的编码器和故障校验器400是在执行编码处理还是故障校验(例如，在解码处理时执行)。MUX仅需根据整个低密度奇偶校验矩阵H的T子矩阵完成处理，使用大致位于附图中间的竖向的点划线示出这种划分。

MUX415具有对应的附图标号，对角线上每个相似的元件都是MUX。

要注意，当组合的编码器和故障校验器400执行故障校验时，每个MUX都根据0进行连接；当组合的编码器和故障校验器400执行编码时，每个MUX都根据1进行连接。换句话说，要使用组合的编码器和故障校验器400执行解码处理所需的故障计算，所有MUX的选择信号都要设置到“0”，每个输入in[0]，in[1]，…，in[7]设置到y₀，y₁，...，y₇；接触，在out[0]，out[1]，out[2]出现故障s₀，s₁，s₂。

选择性地，为了将这个组合的编码器和故障校验器400用作编码器，所有MUX的选择信号要设置到1，其每个输入in[0]，in[1]，in[2]，in[3]，in[4]设置到x₀，x₁，x₂，x₃，x₄。在编码处理中，奇偶位p₀，p₁，p₂将出现在out[0]，out[1]，out[2]上。(要注意，在编码时，不是所有8个输入in[0]，in[1]，…，in[7]都用作输入，而是只有in[0]，in[1]，in[2]，in[3]，in[4]或者与子矩阵U对应的输入用作输入)。

用另一种方式看这个功能，组合的编码器和故障校验器400包括多个XOR(异或)逻辑门，它们以阵列设置，让多个XOR门的每个XOR对应于LDPC矩阵的非零元素以及多个MUX；这多个MUX能够修改多个XOR门的子集的连接性，该多个MOR门与用于在编码过程中产生奇偶位的LDPC矩阵的至少一个列对应。在电路编码第一信息位以形成第一LDPC编码信号之时，选择信号能够选择每个MUX的第一连接性；在电路解码第二LDPC编码信号时，选择信号能够选择每个MUX的第二连接性。

选择功能由MUX执行，可用多种方式实现。例如，可使用其他的选择功能来实现所述组合的编码器和故障校验器400内的编码功能和故障计算功能的切换。

图5是选择功能500的替换实施例，如图4的组合编码器和故障校验器400所用的。正如使用两个MUX来实现一样，左手边的选择功能500相当于图4中使用的选择功能。从图5可以看到，右手边所示的替换实施例可实现相同的连接性。

图6是为准对角低密度奇偶校验矩阵H实施的组合编码器和故障校验器的实施例的示意图。

如果T是准三角矩阵，即对于i<j且i≠j，t_i，i＝1和t_i，j＝0，那么，可以进行简化。例如，如果：

H = [\begin{matrix} 1 & 1 & 0 & 0 & 1 \\ 1 & 0 & 1 & 1 & 0 \\ 0 & 1 & 1 & 0 & 1 \end{matrix}| \begin{matrix} 1 & 0 & 0 \\ 0 & 1 & 0 \\ 0 & 0 & 1 \end{matrix}]

那么，组合的编码器和故障校验器600显示一种可能实施的编码器/故障校验器。

在上述的实施例中，准三角低密度奇偶校验矩阵H也具有相同的属性和分割，如：

H＝[U|T]；

U = [\begin{matrix} 1 & 1 & 0 & 0 & 1 \\ 1 & 0 & 1 & 1 & 0 \\ 0 & 1 & 1 & 0 & 1 \end{matrix}];

及

T = [\begin{matrix} 1 & 0 & 0 \\ 0 & 1 & 0 \\ 0 & 0 & 1 \end{matrix}] .

如图4的实施例所示，当图6的组合的编码器和故障校验器600执行故障校验时，每个MUX都根据0进行连接；当图6的组合的编码器和故障校验器600执行编码时，每个MUX都根据1进行连接。当低密度奇偶校验矩阵H的子矩阵T是三角时，可以降低复杂度。

图7是在图6的组合编码器和故障校验器中使用的选择功能的选择性实施例的示意图。左手边的选择功能700相当于图6中使用的选择功能。从图7可以看到，在右手边所示的替换实施例中可实现相同的连接性。

上面的实施例描述的配置仅仅是实现连接性的一种可能的方式。在其他的电路实现中，共享LDPC编码器的硬件和对应LDPC解码器的故障校验器也可行的，这不脱离本发明的范围和实质。

具体地，在其他可能的实施例中，可以用XOR树来替代前述实施例中的XOR链和/或在管道级或者时间多工中进行计算。在所有的情况之下，都可以使用与本发明所述的类似的方法，增强故障校验器以执行编码。这能够减少的实际通信设备的整体大小，在一些情况之下，也能降低总体成本。

参考图8，方法800首先使用LDPC(低密度奇偶校验)矩阵来编码第一信息位，包括计算奇偶位，让第一信息位和奇偶位形成第一LDPC编码信号的至少一部分，如步骤810所示。接着，方法800解码第二LDPC编码信号来确定所述第二LDPC编码信号中的第二信息位的最佳评估，包括执行故障校验计算，如步骤820所示。要注意，使用共享的电路830来执行编码和故障校验计算。

参考图9，方法900首先通过通信信道接收第一信号，如步骤910所示；并在几乎相同的时间里，执行第二LDPC编码信号的解码，如步骤912所示。接着，存储第一LDPC编码信号到存储器中，如步骤920所示；并在几乎相同的时间里，将第二LDPC编码信号载入通信信道，如步骤922所示。接着，方法900解码存储在存储器中的第一LDPC编码信号930。

要注意，可以进行相反类型的操作(例如，在载入另一个信号到通信信道中时，解码已经存储在存储器的一个信号；等等)。在将另一个信号载入到通信信道或者从通信信道接收另一个信号时，可使用合适的存储器管理方法来处理一个信号(即，编码或解码)。根据这种存储管理方法可以实现一些变形，但是这并不脱离本发明的范围和实质。

要注意，上面参照附图描述的方法也可以在任何的合适系统和/或装置(例如，通信系统、通信设备、通信发射器、通信接收器、通信收发器和/或功能模块)中实现，这并不脱离本发明的范围和实质。

根据上面对本发明的内容的详细描述，其他的改变和变化将是显而易见的；显然，这些改变和变化不脱离本发明的范围和实质。

Claims

1.一种用于编码和解码的装置，其特征在于，包括：

电路，其用于：

在进行第二LDPC编码信号的解码处理时进行故障校验计算，以确定所述第二LDPC编码信号内的第二信息位的最佳评估；

所述LDPC矩阵对应于系统的LDPC码，所述LDPC矩阵分为第一子矩阵和第二子矩阵，所述第一子矩阵的列对应于根据系统LDPC码信息位，所述第二子矩阵包括用于产生奇偶位的至少一列，所述第二子矩阵是下三角矩阵，其中每个非零元素都位于对角线上或对角线下方；

所述电路包括多个异或逻辑门，所述异或逻辑门阵列设置，使得多个异或逻辑门中的每个异或逻辑门都对应于LDPC矩阵的非零元素；所述电路还包括多个多路器，所述多个多路器用于修改所述多个异或逻辑门的子集的连接性，所述多个异或逻辑门与用于产生奇偶位的LDPC矩阵的至少一列对应；其中，每个多路器在所述电路执行第一信息位的编码以形成第一LDPC编码信号时，选择其第一连接性；在所述电路执行第二LDPC编码信号的解码处理时，选择其第二连接性。

2.根据权利要求1所述的装置，其特征在于，所述奇偶位是第一奇偶位；

所述第一奇偶位被提供给所述电路中计算第二奇偶位的部分；以及

所述第一信息位、第一奇偶位以及第二奇偶位形成所述第一LDPC编码信号的至少一部分。

3.根据权利要求1所述的装置，其特征在于，所述第一LDPC编码信号载入到通信信道中；以及

自所述通信信道接收所述第二LDPC编码信号。

4.根据权利要求1所述的装置，其特征在于，所述第一LDPC编码信号载入到通信信道中；

自所述通信信道接收所述第二LDPC编码信号；以及

5.根据权利要求1所述的装置，其特征在于，所述装置还包括：

存储器，其用于：

6.一种用于编码和解码的装置，其特征在于，包括：

所述共用电路包括多个异或逻辑门，所述异或逻辑门阵列设置，使得多个异或逻辑门中的每个异或逻辑门都对应于LDPC矩阵的非零元素；

所述共用电路还包括多个多路器，所述多个多路器用于修改所述多个异或逻辑门的子集的连接性，所述多个异或逻辑门与用于产生奇偶位的LDPC矩阵的至少一列对应；其中，每个多路器在所述共用电路执行第一信息位的编码以形成第一LDPC编码信号时，选择其第一连接性；在执行

第二LDPC编码信号的解码处理时，选择其第二连接性。

7.根据权利要求6所述的装置，其特征在于，在所述第二LDPC编码信号的解码处理过程中，所述解码器电路也使用至少一个附加电路来确定所述第二LDPC编码信号内的第二信息位的最佳评估。

8.一种编码和解码的方法，其特征在于，包括：

使用共用电路来执行所述编码和故障校验计算，所述共用电路包括多个异或逻辑门，所述异或逻辑门阵列设置，使得多个异或逻辑门中的每个异或逻辑门都对应于LDPC矩阵的非零元素；所述共用电路还包括多个多路器，所述多个多路器用于修改所述多个异或逻辑门的子集的连接性，所述多个异或逻辑门与用于产生奇偶位的LDPC矩阵的至少一列对应；

在所述共用电路执行第一信息位的编码以形成第一LDPC编码信号时，选择每个多路器的第一连接性；

在所述共用电路执行第二LDPC编码信号的故障校验时，选择每个多路器的第二连接性。