CN101083507A - 遵循ieee1149.1协议的通用测试ip方法 - Google Patents

Abstract

本发明涉及超大规模集成电路技术领域，是一种遵循IEEE1149.1协议的通用测试IP的设计方法。根据IEEE1149.1协议对JTAG电路的规范要求，设计一个完整的测试IP体系结构，测试IP包括一套参数化的标准测试控制逻辑库，可扩展测试逻辑功能库，可配置IO逻辑功能库，并设计自动测试矢量库，所设计的参数化功能库和所提出的参数化配置方法，实现对符合IEEE1149.1协议的不同ASIC电路进行相关基本和扩展功能测试。本发明方法对遵循IEEE1149.1协议的ASIC电路进行测试具有测试成本低廉，使用维护方便，测试对象广泛，辅助分析透明直观等特点，具有良好的推广和使用价值。

Description

遵循IEEE1149.1协议的通用测试IP方法

技术领域

本发明涉及超大规模集成电路(VLSI)的ASIC的测试技术领域，特别是一种遵循IEEE1149.1协议的通用测试IP的方法。

背景技术

测试成本在ASIC的生产成本中所占比重随着复杂度和规模的不断增加而不断提高，各种低成本的高效测试方法也越来越受到重视。IEEE1149.1协议定义了一种可进行边界扫描和在线调试等扩展功能的电路协议。由于IEEE1149.1协议定义的JTAG电路模块可使ASIC以较低的成本实现利用专用集成电路(ASIC)的边界扫描电路(JTAG)电路所具备的边界扫描及扩展功能，可以实现板级芯片的互连测试，芯片的在线编程、仿真、芯片的其它辅助测试(图1)。JTAG电路模块不会增加太多额外开销，又能丰富ASIC功能，具备JTAG功能已经成为中大规模数字ASIC的必然选择。

对JTAG电路的测试以及利用JTAG模块对ASIC进行其它辅助测试已成为ASIC测试的必备要求。目前，针对ASIC的JTAG电路测试主要有以下几种方法，其一是利用EDA工具自动生成测试激励完成JTAG电路的测试，其二是利用部分ASIC测试仪所具备的JTAG测试功能完成JTAG电路测试。

用以上两种方法进行JTAG测试完全是基于黑盒子类型的测试方式，只能简单的确定JTAG模块是能够进行正常。但测试人员无法对测试激励所测模块功能有任何了解，不能对JTAG模块的错误进行准确定位；也不能利用该测试方法并结合ASIC的JTAG功能对ASIC设计中的一些特殊技术问题(如(同步开关噪声(SSN)和(静态电源电流(Iddq)测试)作辅助分析和调试。

发明内容

本发明的主要内容在于根据IEEE1149.1协议对JTAG电路的规范要求，目的在于提出并设计完成了一种遵循IEEE1149.1协议的通用测试IP的设计方法。设计方法的具体内容主要包括提出了测试IP的完整架构以及利用IP的参数化设置特点对通用JTAG电路进行测试的方法流程。

测试IP由参数化的标准测试控制逻辑库，参数化可扩展测试逻辑功能库，参数化可配置IO逻辑功能库，以及参数化自动测试矢量库。利用上述参数化的基本模块库，构成了一个遵循IEEE1149.1协议的测试IP平台。

本发明方法还包括针对测试IP所提出的一种测试方法，该方法根据测试IP参数配置和灵活扩展的特点，提出完整的测试流程，利用分层次的测试方式，对对不同ASIC的JTAG电路模块的基本功能和扩展功能进行全透明的测试。

图1是本发明测试IP的基本架构。

测试IP主要由以下参数化程序模块所构成：

jtag_oper.v：    测试IP的标准测试逻辑功能库；

jtag_func.v：    测试IP的可扩展测试逻辑功能库；

jtag_io.v        测试IP的可配置IO逻辑功能库；

jtag_params.v：  测试IP的参数配置子模块；

sti_in.dat：     测试输入矢量库；

sti_out.dat：    测试结果输出；

jtag_tb.v：      测试IP的主模块；

标准测试控制逻辑库提供对IEEE1149.1协议所定义的JTAG标准电路进行测试的功能模块，包括对BYPASS、EXTEST、SAMPLE/PRELOAD、INTEST等四条核心电路功能的测试。

可扩展测试逻辑功能库是针对IEEE1149.1协议所定义电路的可扩展功设计的测试模块和测试扩展接口，在本发明方法中，设计了3种扩展功能测试模块，ASIC的IO互连测试模块；ASIC的SSN(同步开关噪声)测试模块；ASIC的Iddq(静态工作模式电流)测试模块。

参数配置子模块提供对测试IP的接口参数进行设置，测试IP通过配置接口参数，实现对不同ASIC的JTAG进行测试。测试输入激励的作用是为扩展功能调试提供特定的输入激励。测试结果输出是产生的测试结果，作用是方便测试人员进行二次开发或调试。测试IP的主模块负责调用功能子库的功能模块，从而实现需要的功能。

IP参数的配置

测试IP的主程序模块

harness1.jtag_ini()；       初始化JTAG模块

harness1.jtag_self_test()； 测试ASIC的JTAG功能

harness1.io_in_test()；     测试ASIC的Input连接性

harness1.io_out_test()；    测试ASIC的Output连接性

harness1.ssn-test()；       测试ASIC的同步开关噪声

harness1.tes_error()；      测试报告

…………

测试内容中同时包括使用本测试IP对不同ASIC中遵循IEEE1149.1协议的JTAG电路进行测试的使用方法。使用方法内容主要包括使用本测试IP的工作流程和方法，其具体内容主要是通过修改配置模块jtag_params.v完成测试IP对不同ASIC的JTAG电路逻辑、BSR单元的连接顺序匹配性设计，通过修改主测试模块jtag_tb.v中所调用的不同测试功能模块，定制所需测试的选项。通过对jtag_func.v中的功能模块按遵循IEEE1149.1协议的电路结构规范，参数化和可复用设置的模块设计方式为实现协议所规定的全部基本操作，以及包括SSN测试、Iddq测试的扩展功能测试操作提供参数化的基本测试模块的标准进行扩展，可进行扩展JTAG电路的测试。

该测试IP严格遵守IEEE1149.1协议规范，功能丰富，测试IP自身提供了多种满足IEEE1149.1协议的基本测试功能和部分扩展功能，可满足各种ASIC的常规测试需求；通过配置IP的模块参数以及根据JTAG功能变化扩展测试IP的核心操作指令子库和基本功能子库，为日益普遍的JTAG电路测试以及利用JTAG功能对ASIC设计中的一些特殊技术问题提供了一个完全透明的、可复用的、可参数化配置的、可扩展升级的ASIC测试IP平台。

一种遵循IEEE1149.1协议的通用测试IP的设计方法，根据IEEE1149.1协议对JTAG电路的规范要求，设计了一个完整的测试IP体系结构，测试IP包括一套参数化的标准测试控制逻辑库，通用可扩展测试逻辑功能库，可配置IO逻辑功能库，并设计了自动测试矢量库，利用本发明方法所设计的参数化功能库和本发明所提出的参数化配置方法，可实现对符合IEEE1149.1协议的不同ASIC电路进行相关基本和扩展功能测试。

所述的遵循IEEE1149.1协议的通用测试IP的设计方法，标准测试控制逻辑库，可扩展测试逻辑功能库，可配置IO功能库(jtag_func.v、jtag_oper.v)的设计方法，遵循IEEE1149.1协议的电路结构规范，参数化和可复用设置的模块设计方式为实现协议所规定的全部基本操作，以及包括SSN测试、Iddq测试的扩展功能测试操作提供参数化的基本测试模块。

所述的遵循IEEE1149.1协议的通用测试IP的设计方法，自动测试矢量库设计方法，遵循IEEE1149.1协议的规范，设计出一套可参数化配置的测试激励矢量库sti_in，激励矢量库包括预定义矢量和扩展测试矢量两部分，预定义矢量提供本发明所涵盖的预定义测试项目，扩展测试矢量部分通过扩展测试接口进行扩展测试设计。

所述的遵循IEEE1149.1协议的通用测试IP的设计方法，通用测试IP的使用方法流程方法，根据不同ASIC的JTAG电路结构特点，通过修改配置模块jtag_params.v完成测试IP对不同ASIC的JTAG电路逻辑、BSR单元的连接顺序匹配性设计，通过修改主测试模块jtag_tb.v中所调用的不同测试功能模块，定制所需测试的选项，通过对jtag_func.v中的功能模块按权利要求2的标准进行扩展，可进行扩展JTAG电路的测试。

本发明的优点：利用本发明方法所设计的参数化功能库和本发明所提出的参数化配置方法，可实现对具有不同JTAG功能特点的专用集成电路(ASIC)的JTAG电路进行测试或利用JTAG功能实现对ASIC的特定功能测试。利用本发明方法对遵循IEEE1149.1协议的ASIC电路进行测试具有测试成本低廉，使用维护方便，测试对象广泛，升级扩展便利，十分适合各种ASIC的JTAG电路测试以及利用JTAG功能对ASIC设计做辅助测试。辅助分析透明直观等特点，具有良好的推广和使用价值。

附图说明

图1本方明的测试IP的基本结构图。

图2本方明的设计方法和使用步骤图。

图3JTAG电路逻辑框图。

图4JTAG的基本电路原理简缩功能图。

图5测试IP其中一个核心操作指令SAMPLE/PRELOAD的时序工作图。

图6利用测试IP进行JTAG的测试流程图。

图7利用JTAG进行ASIC的SSN辅助调试图。

具体实施方式

本发明的测试IP是利用Verilog语言编写的测试IP，在Synopsys公司的VCS7.2和Mentor公司的Modelsim5.7上编译仿真通过，生成的VCD文件在Agilent93000测试仪上能正常工作。

图2是本发明的方法和步骤，结合图2，下文介绍本发明的具体实施方式。

本发明的第一步是设计测试IP的系统总体架构，包括对功能规范、模块划分、参数化的扩展重用方式4个方面的设计。

测试IP的功能是能测试遵循IEEE1149.1协议所定义电路的标准功能(BYPASS、EXTEST、SAMPLE/PRELOAD、INTEST等4条标准功能)以及根据协议由用户进行扩展设计的扩展功能。本测试IP已经包括对JTAG电路逻辑功能的测试、芯片IO的连接正确性以及实现特定IO的特定电平翻转的多种逻辑测试功能子库。

测试IP的模块划分是根据能以透明化的方式测试不同ASIC和测试遵循IEEE1149.1协议的标准和扩展功能的要求，将测试IP分为：参数化的标准测试控制逻辑库，参数化可扩展测试逻辑功能库，参数化可配置IO逻辑功能库，以及参数化自动测试矢量库。利用上述参数化的基本模块库，构成了一个遵循IEEE1149.1协议的测试IP平台。

参数化设计是指测试模块中包括一个jtag_params.V模块，该模块提供一个标准易用的参数化配置接口，通过对jtag_params.v内部的IO连接顺序，不需要进行JTAG测试功能的芯片IO(如Speed芯片用于DFT测试的IO，芯片IO的类型(输入、输出、三态)进行配置设计。从而实现对不同ASIC的参数化设计功能。参数化设计是实现本测试IP模块的可重用扩展的一个重要手段，另外一个实现重用扩展的方式是通过对参数化可扩展测试逻辑功能库进行扩展，也即是在jtag_func.v模块中，增加对扩展功能的测试支持。在jtag_func.v中，定义了JTAG的标准接口、JTAG基本操作指令、测试所用时序工作方式，扩展功能的子模块设计只需根据定义的接口方式和利用测试IP的基本测试操作命令，实现对IEEE1149.1扩展功能的支持。

本发明的第二步是对满足IEEE1149.1协议的各功能测试模块进行设计。功能模块主要包括jtag_oper.v和jtag_func.v两个子模块的设计，对功能测试模块的设计之前，需要对被测电路的模型有一个较为一致的定义，图3是根据IEEE1149.1协议所定义的JTAG电路IO寄存器传输级电路模型。本测试IP所能测试的ASIC电路的JTAG功能模块必须满足图2、图3所定义的电路模型。对JTAG的标准功能测试包括在jtag_oper.v模块中完成对jtag的标准功能Bypass、Sample、Extest、Insest、Loadinstr等标准核心操作模块的设计，图5是其中一个核心操作指令SAMPLE/PRELOAD的测试时序发生图。本测试IP为了能对IEEE1149.1协议所定义的扩展功能进行测试，提供了与测试功能相对应的扩展测试模块，以测试同步开关噪声(SSN)为例，为达到测试制定输出IO以特定翻转比率从一个电平形式翻转到另一个电平形式的目的，需要提供一个子功能模块set_port，当该测试子模块被调用时，IO将以特定形式进行翻转。

本发明的第三步是对不同电路结构和不同功能JTAG模块的测试激励进行设计。本测试IP采用了测试IP程序和测试激励分离的设计方式，便于扩展和重用，测试激励的设计与测试IP的设计是同步进行的，测试激励的设计也包括两部分：基本预定义测试激励和扩展测试激励。对测试激励的设计，需要考虑的是标准、完备、可扩展3个方面的因素。对JTAG标准功能的测试，在测试模块jtag_oper.v中已经包括，不需要另外单独设计。在利用JTAG的功能进行IO连线测试、SSN测试、Iddq测试时，需要在测试激励中对其进行单独设计，对IO连线测试、SSN测试、Iddq测试，本测试IP用1行测试矢量完成一个测试模块，在设计测试矢量过程中，需要考虑ASIC的IO连接顺序，(参考ASIC芯片手册所提供的BSDL文件进行设计)。同时，还需要考虑对扩展测试功能所达到的效果，对IO连线测试，本测试IP是通过3种不同的数据模式测试ASIC的IO连线正确与否，即全“0”数据，全“1”数据，“1”、“0”交替的数据模式，从而完备的测试ASIC的IO连线正确与否。对SSN测试，可以测试总线翻转所带来的干扰对信号电平的影响，本测试IP设计了4种测试数据激励，可对ASIC的SSN进行多种分析：即输出IO全部从“1”翻转为“0”；输出IO全部从“0”翻转为“1”；输出IO其中之一从“1”翻转为“0”，其余IO从“0”翻转为“1”；输出IO其中之一从“0”翻转为“1”，其余IO从“1”翻转为“0”；(图5是利用JTAG进行ASIC的SSN辅助调试的分析波形)。对其它扩展测试功能的测试激励，可以根据相同的方式对测试激励进行设计。

本发明的第四步是利用测试IP进行JTAG相关功能的测试，图6是利用本发明的测试IP进行测试的具体方法和步骤。使用IP进行ASIC测试之前，首先需要确定ASIC的基本参数，需要测试的功能项，然后根据被测ASIC的芯片参数和具体测试目标对测试IP平台做参数配置和IP功能扩展。ASIC的基本参数和ASIC的JTAG所具备的基本功能可以通过ASIC的BSDL文件进行了解，通过该边界扫描设计语言(BSDL)文件，测试人员可以了解芯片IO的连接顺序，不需要进行JTAG测试功能的芯片IO(如芯片用于可测试测试(DFT)的IO)，芯片IO的类型(输入、输出、三态)等ASIC的基本参数(图1)；通过BSDL文件，测试人员可以了解每个ASIC的IO所连接的边界扫描寄存器(BSR)单元，ASIC的JTAG模块所具备的核心操作指令，测试人员需要根据BSDL对ASIC的JTAG功能的具体说明修改可配置的参数子模块jtag_params.v，内容主要包扩芯片IO的连接顺序，不需要进行JTAG测试功能的芯片IO(如Speed芯片用于DFT测试的IO，芯片IO的类型(输入、输出、三态)。Jtag_params.v的标准可配置性，使该IP具有良好的标准IP接口和良好的可重用性，测试人员可以通过手动方式修改配置文件，也可通过编程实现读入BSDL文件，再自动生成jtag_params.v文件，此种方式尤其适用于需要进行大量不同ASIC的JTAG功能测试或利用JTAG功能进行ASIC的辅助测试。

完成参数配置的同时，需根据BSDL的JTAG功能描述规范和实际ASIC测试需要，确定是否需要对核心操作指令和基本逻辑功能库进行扩展升级。在IP的主模块中可以对各种逻辑测试功能子库进行调用，如在芯片的JTAG电路测试过程中，调用子模块JTAG_test；在芯片的IO连接测试过程中，调用子模块JTAG_intest和子模块JTAG_outtest；在利用Speed芯片的JTAG模块进行SSN分析的辅助调试时，调用子模块JTAG_setport。根据特定测试需要，例如，当ASIC设计人员在JTAG模块中增加了利用JTAG模块进行ASIC的在线编程或仿真功能时，就需要对测试IP的核心操作指令和基本逻辑功能子库进行扩展或升级。

如果需要利用JTAG模块进行其他辅助分析调试，在完成参数设置，核心操作指令和逻辑功能扩展的基础上，可能还需要为测试平台提供输入激励，在利用芯片的JTAG功能实现特定IO的特定电平翻转的过程中，就需要IP使用者提供测试输入激励，测试激励与芯片的BSDL文件中对JTAG电路的描述规范应保持一致。根据使用者的要求，确定输入激励的设置情况，(在协助进行Speed芯片的同步开关噪声(SSN)分析的过程中，通过为测试IP提供输入激励，实现了将Speed芯片特定总线IO的特定电平翻转，方便进行芯片输出总线的SSN对电源完整性影响的分析)。

在完成测试IP的配置和扩展修改以及测试激励生成的基础上，需要首先对ASIC的JTAG功能进行仿真，仿真的方法是在仿真环境VCS下，加载仿真IP和ASIC的仿真激励IP，从而实现ASIC的JTAG功能测试。

图7利用JTAG进行ASIC的SSN辅助调试图，是在VCS环境下的仿真结果。

具体实施例

本发明在中国科学院微电子研究所研制的450万门超高速DSP芯片Speed测试中得到应用。在北京华大泰斯特半导体检测技术有限公司的Agilent93000测试仪上利用该IP所生成的VCD文件对我所研制的450万门超高速DSP芯片Speed的JTAG电路模块进行了功能测试、芯片IO的连接性测试、以及针对超高速DSP的SSN对芯片电源完整性影响的辅助分析调试。利用测试IP可完整的对JTAG电路模块功能进行测试，测试结果与利用SYNOPSYS公司的BSD Compiler所生成的自动测试平台得到的测试结果完全吻合；利用该IP对ASIC的IO连接性进行全面测试，测试结果正确，并且由于测试IP的开放透明性，利用该IP可准确的测试超高速DSP的IO工作正常与否，并可对IO错误情况做准确分析与定位；利用该IP可准确的实现特定IO的特定电平翻转，从而为针对超高速DSP的输出总线的SSN对芯片电源完整性的影响的分析提供了极为有效的调试手段。(本发明方法尚未公开)。

Claims (5)

1，一种遵循IEEE1149.1协议的通用测试IP的设计方法，其特征在于：根据IEEE1149.1协议对JTAG电路的规范要求，设计一个完整的测试IP体系结构，测试IP包括一套参数化的标准测试控制逻辑库，可扩展测试逻辑功能库，可配置IO逻辑功能库，并设计自动测试矢量库，所设计的参数化功能库和所提出的参数化配置方法，实现对符合IEEE1149.1协议的不同ASIC电路进行相关基本和扩展功能测试。

2，根据权利要求1所述的遵循IEEE1149.1协议的通用测试IP的设计方法，其特征在于：标准测试控制逻辑库，可扩展测试逻辑功能库，可配置IO功能库的设计方法，遵循IEEE1149.1协议的电路结构规范，参数化和可复用设置的模块设计方式为实现协议所规定的全部基本操作，以及包括SSN测试、Iddq测试的扩展功能测试操作提供参数化的基本测试模块。

3，根据权利要求1所述的遵循IEEE1149.1协议的通用测试IP的设计方法，其特征在于：自动测试矢量库设计方法，遵循IEEE1149.1协议的规范，设计出一套可参数化配置的测试激励矢量库sti_in，激励矢量库包括预定义矢量和扩展测试矢量两部分，预定义矢量所涵盖的预定义测试项目，扩展测试矢量部分通过扩展测试接口进行扩展测试设计。

4，根据权利要求1所述的遵循IEEE1149.1协议的通用测试IP的设计方法，其特征在于：通用测试IP的使用方法流程方法，根据不同ASIC的JTAG电路结构特点，通过修改配置模块jtag_params.v完成测试IP对不同ASIC的JTAG电路逻辑、BSR单元的连接顺序匹配性设计，通过修改主测试模块jtag_tb.v中所调用的不同测试功能模块，定制所需测试的选项，通过对jtag_func.v中的功能模块按权利要求2的标准进行扩展，可进行扩展JTAG电路的测试。

5，根据权利要求1所述的遵循IEEE1149.1协议的通用测试IP的设计方法，其具体步骤如下：

第一步是设计测试IP的系统总体架构，包括对功能规范、模块划分、参数化的扩展重用方式4个方面，

测试IP的模块划分是根据能以透明化的方式测试不同ASIC和测试遵循IEEE1149.1协议的标准和扩展的要求，将测试IP分为：参数化的标准测试控制逻辑库，参数化可扩展测试逻辑功能库，参数化可配置IO逻辑功能库，以及参数化自动测试矢量库，利用上述参数化的基本模块库，构成了一个遵循IEEE1149.1协议的测试IP平台，

参数化设计是指测试模块中包括一个jtag_params.v模块，该模块提供一个标准易用的参数化配置接口，通过对jtag_params.v内部的IO连接顺序，不需要进行JTAG测试功能的芯片IO进行配置设计，实现对不同ASIC的参数化设计；在jtag_func.v中，定义了JTAG的标准接口、JTAG基本操作指令、测试所用时序工作方式，扩展功能的子模块设计只需根据定义的接口方式和利用测试IP的基本测试操作命令，实现对IEEE1149.1扩展功能的支持；

第二步是对满足IEEE1149.1协议的各测试模块进行设计，模块主要包括jtag_oper.v和jtag_func.v两个子模块的设计，对测试模块的设计之前，需要对被测电路的模型有一个一致的定义，测试的ASIC电路的JTAG模块必须满足JTAG电路，对JTAG的标准功能测试包括在jtag_oper.v模块中完成对jtag的标准功能Bypass、Sample、Extest、Insest、Loadinstr标准核心操作模块的设计；

第三步是对不同电路结构和不同的JTAG模块的测试激励进行设计，测试IP采用测试IP程序和测试激励分离的设计方式，测试激励的设计与测试IP的设计是同步进行的，测试激励的设计也包括两部分：基本预定义测试激励和扩展测试激励，对测试激励的设计，需要考虑的是标准、完备、可扩展3个方面的因素，对JTAG标准功能的测试，在测试模块jtag_oper.v中已经包括，不需要另外单独设计，在利用JTAG的功能进行IO连线测试、SSN测试、Iddq测试时，需要在测试激励中对其进行单独设计，对IO连线测试、SSN测试、Iddq测试，测试IP用1行测试矢量完成一个测试模块，在设计测试矢量过程中，需要考虑ASIC的IO连接顺序，同时，还需要考虑对扩展测试功能所达到的效果，对IO连线测试，测试IP是通过3种不同的数据模式测试ASIC的IO连线正确与否，即全“0”数据，全“1”数据，“1”、“0”交替的数据模式，从而完备的测试ASIC的IO连线正确与否，对SSN测试，可以测试总线翻转所带来的干扰对信号电平的影响，测试IP设计4种测试数据激励，可对ASIC的SSN进行多种分析：即输出IO全部从“1”翻转为“0”；输出IO全部从“0”翻转为“1”；输出IO其中之一从“1”翻转为“0”，其余IO从“0”翻转为“1”；输出IO其中之一从“0”翻转为“1”，其余IO从“1”翻转为“0”；

第四步是利用测试IP进行JTAG相关的测试，使用IP进行ASIC测试之前，首先需要确定ASIC的基本参数，需要测试的项，然后根据被测ASIC的芯片参数和具体测试目标对测试IP平台做参数配置和IP扩展，ASIC的基本参数和ASIC的JTAG所具备的基本功能可以通过ASIC的BSDL文件进行了解，通过该边界扫描设计语言BSDL文件，可以了解芯片IO的连接顺序，不需要进行JTAG测试的芯片IO，芯片IO的类型的ASIC的基本参数；通过BSDL文件，可以了解每个ASIC的IO所连接的边界扫描寄存器单元，ASIC的JTAG模块所具备的核心操作指令，需要根据BSDL对ASIC的JTAG具体说明修改可配置的参数子模块jtag_params.v，内容主要包扩芯片IO的连接顺序，不需要进行JTAG测试的芯片IO，Jtag_params.v的标准可配置性，通过手动方式修改配置文件，也可通过编程实现读入BSDL文件，再自动生成jtag_params.v文件。

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