CN101079623A - 一种大容量无刷新的高速统计计数器 - Google Patents

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Abstract

本发明适用于芯片设计领域，提供了一种大容量无刷新的高速统计计数器，所述统计计数器包括：至少一个第一级计数器，选通器，累加器，第二级计数器，以及刷新控制器，所述第二级计数器为RAM计数器。本发明提供的统计计数器能够满足大量计数条目、长刷新周期并能够快速进行统计的应用需求，且实现成本低。

Description

一种大容量无刷新的高速统计计数器
技术领域
本发明属于芯片设计领域，尤其涉及一种统计计数器。
背景技术
在芯片设计中，统计计数器是必不可少的功能模块，其为监测芯片内部的状态信息提供了一个重要的手段。例如在数据通信芯片中，利用统计计数器对各个接口进行报文数量和流量的统计，或者对某类报文进行计数。
在芯片设计中使用统计计数器时，应当满足以下需求：
1、统计计数器必须能够快速记录增加的数值。为了能够准确的计数，统计计数器必须在每个时钟周期都能够增加需要的计数值。
2、统计计数的条目数量尽量多。为了获取芯片内部更多的统计信息，计数器数目日益增多，原来芯片中几百个统计计数器远远不能满足需要，目前的芯片中经常会需要几K甚至几十K个统计计数器。
3、统计计数器刷新周期尽量长。现在通常使用的统计计数器需要芯片外部的中央处理器(Central Processing Unit，CPU)定期读取计数器的值并同时将计数器清零，以防止由于统计计数器位宽太小而计数溢出，导致统计计数不正确。为了使CPU读取统计计数器值时能够准确的判断统计计数器是否溢出，CPU定时读取统计计数器的刷新周期必须小于统计计数器计数溢出的周期。为了减轻CPU的负担，刷新频率不能过于频繁，统计计数器计数溢出的周期不能太小，从而统计计数器的位宽不能过小。
为了满足需求1，通常使用寄存器构造统计计数器进行累加计数，但为了能同时满足需求2和需求3，由于统计计数器的数量很大，同时统计计数器的位宽也很大，需要消耗大量的寄存器，这种寄存器的大量消耗往往是无法承受的。
由于同样比特数的随机存取存储器(Random Access Memory，RAM)的成本远小于寄存器的成本，有时使用RAM来实现统计计数，这样就可以在成本允许的情况下满足需求2和需求3，但由于从RAM中读取需要进行累加的计数条目，然后增加计数值后，再重新存入RAM中时需要至少4个时钟周期，在此周期内，存储于同一个RAM中的其余的计数条目不能进行计数，不能满足需求1。
因此，目前缺乏一种能够在成本允许的情况下，满足大量计数条目、长刷新周期并能够快速进行统计的统计计数器。
发明内容
本发明的目的在于提供一种统计计数器，旨在解决现有技术中存在的统计计数器的实现成本高，难以满足大量计数条目以及刷新周期小，不能满足实际需要的问题。
本发明是这样实现的，一种大容量无刷新的高速统计计数器，所述统计计数器包括：
至少一个第一级计数器，用于产生计数值，并根据清零控制信号清零；
选通器，用于根据选通控制信号从所述第一级计数器中选择一个第一级选通计数器；
累加器，用于将所述第一级选通计数器的计数值与第二级计数器输出的计数值累加，输出累加计数值；
第二级计数器，用于将与所述第一级选通计数器的地址对应的计数值输出至累加器，并将所述累加计数值存入所述第一级选通计数器的原地址；以及
刷新控制器，用于向所述选通器发送选通控制信号，产生所述第一级选通计数器在所述第二级计数器中的地址，控制所述第二级计数器的写使能将所述累加计数值存入所述第二级计数器中所述第一级选通计数器的原地址，并向所述第一级选通计数器发送清零控制信号；所述第二级计数器为RAM计数器。
所述第一级计数器为寄存器计数器。
所述第一级计数器为RAM计数器。
所述第二级计数器为双端口RAM计数器。
当对两个读写操作进行仲裁时，所述第二级计数器为单端口RAM计数器。
所述刷新控制器的刷新周期为T＝N*t，其中，N为第一级计数器的条目总数，t为每一个第一级计数器条目累加需要的时钟周期。
本发明提供的统计计数器能够满足大量计数条目、长刷新周期并能够快速进行统计的应用需求，且实现成本低。
附图说明
图1是本发明提供的统计计数器的结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1示出了本发明提供的统计计数器的结构，第一级计数器101周期性输出计数值，第一级计数器101的数量不限，可以根据实际需要增减。作为本发明一个实施例，第一级计数器101采用寄存器实现，作为本发明的另一实施例也可以采用RAM实现。
第二级计数器102由RAM实现，该RAM为双端口，一个端口用于读取累加器105输出的计数值，然后再重新存入到输入至累加器105的计数值的原地址位置。另外一个端口用于CPU等外部设备通过统计采集总线读取计数值。图中，ADDRA/B为RAM的读写地址A/B端口，WEA/B为RAM的写使能A/B端口，DINA/B为RAM的写数据A/B端口，DOUTA/B为RAM的读数据A/B端口，CLKA/B为RAM的时钟A/B端口。作为本发明的另一个实施例，如果对两个读写操作进行仲裁，第二级计数器102也可采用单端口RAM来实现。
在本发明中，由于使用RAM相对于同样容量的寄存器成本要低很多，因此可以使用很大位宽的RAM来存储计数值，以实现极长的刷新周期，相对于设备运行时间可以看作无需刷新。例如，假设第二级计数器102采用64bit位宽计数器对一个千兆网口的进行报文数量计数，刷新周期为：
264/1488095＝393081年
其中，64为第二级计数器102位宽，1488095为1秒钟一个千兆网口传送报文的最大数量。
刷新控制器103向选通器104发送选通控制信号，选通某一个第一级计数器，将该第一级计数器的计数值输出到累加器105；同时刷新控制器103产生该第一级计数器在第二级计数器102中相对应的地址，第二级计数器102将此地址对应的计数值输出到累加器105。累加器105将第一级计数器101和第二级计数器102输出的计数值进行累加。刷新控制器103控制第二级计数器102的写使能将累加器105累加后的计数值存入第二级计数器102的原地址中。同时，刷新控制器103向该第一级计数器发送清零控制信号，该第一级计数器清零。当进入下一个刷新周期时，按照上述过程重复下一个计数循环。
由上述可知，由于第一级计数器101的计数值定期被刷新控制器103定期刷新，并累加到第二级计数器102中进行缓存，因此第一级计数器101的位宽与CPU刷新周期无关，而与刷新控制器103的刷新周期相关。刷新控制器103的刷新周期为：
T＝N*t
其中，N为第一级计数器101的条目总数，t为每一个第一级计数器101条目累加需要的时钟周期。t一般为4个时钟周期，假设有10个第一级计数器101条目总数，第一级计数器101运行在100MHz，每个时钟周期为10纳秒，则T为400纳秒，远小于外部CPU刷新一个计数器条目通常需要的至少微秒级刷新周期，只需要少量的比特位宽即可保证在刷新控制器103再次刷新之前的计数不溢出，因此第一级计数器101的计数位宽相对于现有技术来说要减小很多，消耗的寄存器数量也会相应减少。
在本发明中，第一级计数器101的位宽为：
M＝N*t*m
其中，N为第一级计数器101的条目总数，t为每一个第一级计数器101条目累加需要的时钟周期，m为第一级计数器101每周期增加计数值的二进制位数。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1、一种大容量无刷新的高速统计计数器，其特征在于，所述统计计数器包括：
至少一个第一级计数器，用于产生计数值，并根据清零控制信号清零；
选通器，用于根据选通控制信号从所述第一级计数器中选择一个第一级选通计数器；
累加器，用于将所述第一级选通计数器的计数值与第二级计数器输出的计数值累加，输出累加计数值；
第二级计数器，用于将与所述第一级选通计数器的地址对应的计数值输出至累加器，并将所述累加计数值存入所述第一级选通计数器的原地址；以及
刷新控制器，用于向所述选通器发送选通控制信号，产生所述第一级选通计数器在所述第二级计数器中的地址，控制所述第二级计数器的写使能将所述累加计数值存入所述第二级计数器中所述第一级选通计数器的原地址，并向所述第一级选通计数器发送清零控制信号；
所述第二级计数器为RAM计数器。
2、如权利要求1所述的大容量无刷新的高速统计计数器，其特征在于，所述第一级计数器为寄存器计数器。
3、如权利要求1所述的大容量无刷新的高速统计计数器，其特征在于，所述第一级计数器为RAM计数器。
4、如权利要求1所述的大容量无刷新的高速统计计数器，其特征在于，所述第二级计数器为双端口RAM计数器。
5、如权利要求1所述的大容量无刷新的高速统计计数器，其特征在于，当对两个读写操作进行仲裁时，所述第二级计数器为单端口RAM计数器。
6、如权利要求1所述的大容量无刷新的高速统计计数器，其特征在于，所述刷新控制器的刷新周期为T＝N*t，其中，N为第一级计数器的条目总数，t为每一个第一级计数器条目累加需要的时钟周期。
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