CN105045557A - 一种基于双口缓存的累加求和方法和装置 - Google Patents

Abstract

本发明涉及数字信号处理领域，公开了一种基于双口缓存的累加求和方法，该方法包括：根据求和序列的长度及位数对双口进行配置，将IP核中的Memory？Type设置为True？Dual？Port？RAM类型，双口输入/输出数据的位宽与求和序列的量化位数匹配，设置双口深度，配置完成后生成所述双口；对求和结果SUM的最大值进行预估，设置相应位数；对模块进行复位；完成复位后，根据输入数据DIN和输出数据DOUT进行求和。本发明根据通过双口缓存的累加求和方法，实现对较长序列的求和，并且可以大量节省硬件开销，有很强的实用价值。

Description

一种基于双口缓存的累加求和方法和装置

技术领域

本发明涉及数字信号处理技术领域，尤其涉及一种基于双口缓存的累加求和方法和装置。

背景技术

扩频通信是一种非常重要的抗干扰通信技术，它具有抗干扰能力强、信号隐蔽性好等诸多优点。扩频技术被广泛的应用于军事和民用通信领域。随着对系统作用范围、接收灵敏度等关键指标要求的提高，扩频系统也不断朝着增加扩频码位数、提高扩频增益的方向发展。扩频码位数的增多导致在做信号解扩时涉及到大量的样本数据进行累加。同样，扩频系统信号处理中门限技术也对系统指标有着很大的影响。传统采用固定门限的方式，在复杂电磁环境下的表现越来越差，会导致较高的虚警概率。动态门限技术的提出，可以很好的解决在干扰环境下的扩频系统的虚警问题，但需要不断对接收到的信号幅度进行评估来调整门限参数，即需要对当前时间段的信号进行累加后求均值，估算信号幅度范围。

现有累加求和的方法分为两种：并行和串行。

并行求和的方式将n个输入序列分为两个一组，分为n/2组，两两求和，再对其进行两两分组，分为n/4组，两两求和，反复计算，直至算出最终结果。

串行求和将n个输入序列采用延迟线缓存的方式，在每个时钟CLK将输入数据送入延迟线进行缓存，并对其输入数据求和、输出数据秋茶的方式可计算得到最终结果。

但以上两种方法，只在n值较小时有较高的适用性，随着求和序列长度n的增加，两种方法的硬件开销城北增加，会耗费大量的逻辑资源。

发明内容

本发明所要解决的技术问题是，提供一种基于双口缓存的累加求和方法和装置，以解决当求和序列数量增大时，设备硬件开销成倍增大的问题。

本发明解决上述技术问题所采用的技术方案是提供一种基于双口缓存的累加求和方法，该方法包括步骤：

S1、根据求和序列的长度n及位数对双口进行配置；

S2、对模块进行复位；

S3、根据输入数据DIN和输出数据DOUT计算所述求和序列的求和结果SUM。

优选地，步骤S1中对所述双口进行配置包括步骤：

S101、在IP核中设置MemoryType为TrueDualPortRAM类型；

S102、设置所述双口的输入/输出数据的位宽与所述求和序列的量化位数匹配；

S103、设置所述双口的深度为2的幂次方，且大于或等于所述求和序列的长度n；

S104、配置使用使能及复位信号；

S105、对求和结果SUM的最大取值进行预估，得到预估值，根据所述预估值设置相应的位数。

优选地，步骤S2中复位要求所述双口中A、B端口的使能控制信号为无效值，所述A、B端口的地址信号均保持为0，所述B端口的输出数据保持为0，求和结果SUM输出为0。

优选地，步骤S3中计算所述求和结果包括步骤：

S301、控制所述双口的A端口的使能信号ENA以及写信号WEA有效；

S302、所述A端口地址信号ADDRA加1递增，所述输入数据DIN每个时钟CLK顺序写入所述双口，同时求和结果SUM累加所述输入数据DIN；

S303、当ADDRA-ADDRB＝n-1时，所述双口的B端口的使能信号ENB有效以及写信号WEB无效，所述B端口地址信号ADDRB开始加1递增；

S304、读出前n个时钟CLK的所述输入数据DIN，所述求和结果SUM在加上所述输入数据DIN的同时需要减去所述B端口的输出数据DOUT，即所述时钟CLK为n+i时， $SUM={\mathrm{\Σ}}_i^{n+i}DIN-DOUT(i=0,1,2...).$

优选地，步骤S103中，当所述长度n满足2^m<n<2^m+1且略大于2^m时，所述双口深度配置为2^m，剩余的长度n-2^m采用延迟线缓存方式缓存。

另一方面，本发明提供一种基于双口缓存的累加求和装置，该装置包括：

A端口，用于在每个时钟CLK顺序将输入数据DIN写入双口；

B端口，用于在n-1个时钟CLK后，读出前n个时钟CLK的所述输入数据DIN，作为输出数据DOUT；

双口配置模块，用于根据求和序列的长度n及位数对双口进行配置；

复位模块，用于对模块进行复位；

累加求和模块，用于根据所述输入数据DIN和所述输出数据DOUT计算所述求和序列的求和结果SUM。

优选地，所述双口配置模块根据所述求和序列的长度n确定双口的深度，所述双口的深度为2的幂次方，且大于或等于所述求和序列的长度n。

优选地，所述复位模块通过将所述双口中的A、B端口的使能控制信号设置为无效值，将地址信号设置为0，将所述B端口的输出数据DOUT设置为0，将所述求和结果SUM输出设置为0完成模块复位。

优选地，所述复位模块复位完成后，所述累加求和模块完成：

控制所述A端口的使能信号ENA以及写信号WEA有效，所述A端口的地址信号ADDRA加1递增，所述输入数据DIN在每个时钟CLK顺序写入，所述求和结果SUM对所述输入数据DIN进行累加；

所述n-1个时钟CLK后，所述A端口的地址信号ADDRA与所述B端口的地址信号ADDRB之差为n-1，即，ADDRA-ADDRB＝n-1，设置所述B端口的使能信号ENB有效，同时设置写信号WEB无效，所述B端口地址信号ADDRB加1递增，读出n个时钟CLK前的输入数据；

所述求和结果SUM加上所述输入数据DIN的同时减去所述B端口的输出数据DOUT，即，所述时钟CLK为n+i时， 得到最终求和结果。

优选地，所述求和序列的长度n满足2^m<n<2^m+1且略大于2^m时，所述双口配置模块设置深度为2^m，剩余的长度n-2^m采用延迟线缓存方式缓存。

附图说明

图1是本发明的一个优选实施例中基于双口缓存的累加求和实现框架图；

图2是本发明的第一优选实施例中TrueDualPortRAM的示意图；

图3是本发明的第一优选实施例中双口读/写时序图；

图4是本发明的第一优选实施例中求和序列的求和结果时序示意图；

图5是本发明的第二优选实施例中基于双口加延迟线缓存的累加求和实现框架图。

具体实施方式

以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。说明书后续描述为实施本发明的较佳实施方式，然所述描述乃以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附权利要求所界定者为准。

下面结合附图和具体实施例对本发明做进一步详细说明。

如图1所示，为本发明的一个优选实施例的实现框架图，公开了一种基于双口缓存的累加求和方法，该方法包含步骤：

S1、根据求和序列的长度n及位数对双口进行配置；

S2、对模块进行复位；

S3、根据输入数据DIN和输出数据DOUT计算求和序列的求和结果SUM。

进一步地，步骤S1中对双口进行配置包括步骤：

S101、在IP核中设置MemoryType为TrueDualPortRAM类型；

S102、设置双口的输入/输出数据的位宽与所述求和序列的量化位数匹配；

S103、设置双口的深度为2的幂次方，且大于或等于所述求和序列的长度n；

S104、配置使用使能及复位信号；

S105、对求和结果SUM的最大取值进行预估，得到预估值，根据预估值设置相应的位数。

本实施例中，通过控制信号对串行输入的序列进行缓存，确保当前双口中的数据为最近的n个输入数据序列，将迁移时钟CLK的求和结果与当前时钟CLK双口的输入数据相加，并减去当前时钟CLK双口的输出数据得到最近的n个输入序列的求和结果SUM，这种方法实现简单，同时在DualPortRAM上完成累计求和，消耗FPGA片上的BlockRAM资源，节省逻辑资源，即使求和序列长度较长，也可大量节省硬件开销，解决长序列求和时，硬件损耗成倍增加的问题，在扩频系统数字信号处理方面有很强的实用价值。

参见图2，为TrueDualPortRAM的示意图，步骤S2中模块复位要求双口中A、B端口的使能控制信号均为无效值，地址信号均保持为0，B端口的输出数据保持为0，求和结果SUM输出为0。

本实施例中，对模块复位的设置保证了计算求和结果SUM之前，双口的A、B端口均为初始状态，对后续的累加没有影响，确保求和结果SUM的准确性。

如图3所示，步骤S3中计算求和结果SUM包括步骤：

S301、控制A端口的使能信号ENA以及写信号WEA有效；

S302、A端口地址信号ADDRA加1递增，输入数据DIN每个时钟CLK顺序写入双口，同时求和结果SUM累加输入数据DIN；

S303、当ADDRA-ADDRB＝n-1时，B端口的使能信号ENB有效以及写信号WEB无效，地址信号ADDRB开始加1递增。

更进一步地，如图4所示，公开了当序列长度n＝4时，步骤S3中计算求和结果SUM还包括步骤：

S304、读出前n个时钟CLK的输入数据DIN，求和结果SUM在加上输入数据DIN的同时需要减去B端口的输出数据DOUT，即时钟CLK为n+i时， $SUM={\mathrm{\&Sigma;}}_i^{n+i}DIN-DOUT(i=0,1,2...).$

本实施例中，每个时钟CLK区间，双口和累加序列通过时序对输入序列进行控制，达到延迟线的效果，进而对输入序列进行求和，解决了较长序列求和困难的问题，实现简单，节省硬件的大量开销。

如图5所示，为本发明第二优选实施例基于双口加延迟线缓存的累加求和实现框架图，在步骤S103中，当所述长度n满足2^m<n<2^m+1且略大于2^m时，所述双口深度配置为2^m，剩余的长度n-2^m采用延迟线缓存方式缓存。

本实施例中，当所述长度n满足2^m<n<2^m+1且略大于2^m时，为了避免资源的浪费，将其深度配置为2^m，剩余的长度n-2^m采用延迟线缓存方式缓存，这种方式较为优化，可以节省资源，防止造成深度浪费。

本领域普通技术人员可以理解，实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，所述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，包括上述实施例方法的各步骤，而所述的存储介质可以是：ROM/RAM、磁碟、光盘、存储卡等。因此，本领域相关技术人员应能理解，与本发明的方法相对应的，本发明还同时包括一种双口缓存的累加求和装置，与上述实施例方法步骤一一对应地，该装置包括：

A端口，用于在每个时钟CLK顺序将输入数据DIN写入双口；

B端口，用于在n-1个时钟CLK后，读出前n个时钟CLK的输入数据DIN，作为输出数据DOUT；

双口配置模块，用于根据求和序列的长度n及位数对双口进行配置；

复位模块，用于对模块进行复位；

累加求和模块，用于根据输入数据DIN和输出数据DOUT计算求和序列的求和结果SUM。

进一步地，双口配置模块根据求和序列的长度n确定双口的深度，双口的深度为2的幂次方，且大于或等于求和序列的长度n。

本实施例中，装置通过对A、B端口的设置，对求和序列进行求和，可以满足较长求和序列的需求，实现简单，因各个模块均在RAM上进行工作，可以大量节省硬件开销，有很强的实用价值。

进一步地，复位模块通过将双口中的A、B端口的使能控制信号设置为无效值，将地址信号设置为0，将B端口的输出数据DOUT设置为0，将求和结果SUM输出设置为0完成模块复位。

进一步地，复位模块复位完成后，累加求和模块完成：

控制A端口的使能信号ENA以及写信号WEA有效，A端口的地址信号ADDRA加1递增，输入数据DIN在每个时钟CLK顺序写入，求和结果SUM对所述输入数据DIN进行累加；

n-1个时钟CLK后，A端口的地址信号ADDRA与B端口的地址信号ADDRB之差为n-1，即，ADDRA-ADDRB＝n-1，设置B端口的使能信号ENB有效，同时设置写信号WEB无效，B端口地址信号ADDRB加1递增，读出n个时钟CLK前的输入数据；

求和结果SUM加上输入数据DIN的同时减去B端口的输出数据DOUT，即，时钟CLK为n+i时， $SUM={\mathrm{\&Sigma;}}_i^{n+i}DIN-DOUT(i=0,1,2...),$ 得到最终求和结果SUM。

本实施例中，根据求和序列长度n，设置时钟CLK，并控制累加求和模块计算求和结果SUM，能够保证可以计算出较长的求和序列的求和结果SUM，并且实现简单，便于计算，有较强的实用性。

本发明的第二优选实施例中，求和序列的长度n满足2^m<n<2^m+1且略大于2^m时，双口配置模块设置深度为2^m，剩余的长度n-2^m采用延迟线缓存方式缓存。

本实施例中，采用较小的深度，其余部分采用延迟线缓存方式，节省资源的同时确保能够完成累加计算。

与现有技术相比，本发明提供了一种基于双口缓存的累加求和方法和装置，通过双口设置，在TrueDualPortRAM上对序列长度为n的求和序列进行累加求和，通过控制信号对串行输入的求和序列进行缓存，确保当前双口中的数据未最近输入的n的数据序列，将前一时钟的求和结果加上当前时钟双口的输入数据同时减去当前时钟双口的输出数据即得可到最近的n个输入序列的和值，确保了累加求和过程在RAM上完成，解决了随着序列长度的增加，硬件开销成倍增长的问题，使得较长的求和序列能够快速得到求和结果，实现简单，并且极大的节省了硬件开销，在扩频系统数字信号处理方面有很强的使用价值。

值得注意的是，以上所述仅为本发明的较佳实施例，并非因此限定本发明的专利保护范围，本发明还可以对上述各种零部件的构造进行材料和结构的改进，或者是采用技术等同物进行替换。故凡运用本发明的说明书及图示内容所作的等效结构变化，或直接或间接运用于其他相关技术领域均同理皆包含于本发明所涵盖的范围内。

Claims (10)

1.一种基于双口缓存的累加求和方法，其特征在于，所述方法包括步骤：

S1、根据求和序列的长度n及位数对双口进行配置；

S2、对模块进行复位；

S3、根据输入数据DIN和输出数据DOUT计算所述求和序列的求和结果SUM。

2.如权利要求1所述的方法，其特征在于，步骤S1中对所述双口进行配置包括步骤：

S101、在IP核中设置MemoryType为TrueDualPortRAM类型；

S102、设置所述双口的输入/输出数据的位宽与所述求和序列的量化位数匹配；

S103、设置所述双口的深度为2的幂次方，且大于或等于所述求和序列的长度n；

S104、配置使用使能及复位信号；

S105、对求和结果SUM的最大取值进行预估，得到预估值，根据所述预估值设置相应的位数。

3.如权利要求1所述的方法，其特征在于，步骤S2中复位要求所述双口中A、B端口的使能控制信号为无效值，所述A、B端口的地址信号均保持为0，所述B端口的输出数据保持为0，求和结果SUM输出为0。

4.如权利要求1所述的方法，其特征在于，步骤S3中计算所述求和结果包括步骤：

S301、控制所述双口的A端口的使能信号ENA以及写信号WEA有效；

S302、所述A端口地址信号ADDRA加1递增，所述输入数据DIN每个时钟CLK顺序写入所述双口，同时求和结果SUM累加所述输入数据DIN；

S303、当ADDRA-ADDRB＝n-1时，所述双口的B端口的使能信号ENB有效以及写信号WEB无效；

S304、所述B端口地址信号ADDRB开始加1递增，读出前n个时钟CLK的所述输入数据DIN，所述求和结果SUM在加上所述输入数据DIN的同时需要减去所述B端口的输出数据DOUT，即所述时钟CLK为n+i时， $SUM={\mathrm{\&Sigma;}}_i^{n+i}DIN-DOUT(i=0,1,2...).$

5.如权利要求2所述的方法，其特征在于，步骤S103中，当所述长度n满足2^m<n<2^m+1且略大于2^m时，所述双口深度配置为2^m，剩余的长度n-2^m采用延迟线缓存方式缓存。

6.一种基于双口缓存的累加求和装置，其特征在于，所述装置包括：

A端口，用于在每个时钟CLK顺序将输入数据DIN写入双口；

B端口，用于在n-1个时钟CLK后，读出前n个时钟CLK的所述输入数据DIN，作为输出数据DOUT；

双口配置模块，用于根据求和序列的长度n及位数对双口进行配置；

复位模块，用于对模块进行复位；

累加求和模块，用于根据所述输入数据DIN和所述输出数据DOUT计算所述求和序列的求和结果SUM。

7.如权利要求6所述的装置，其特征在于，所述双口配置模块根据所述求和序列的长度n确定双口的深度，所述双口的深度为2的幂次方，且大于或等于所述求和序列的长度n。

8.如权利要求6所述的装置，其特征在于，所述复位模块通过将所述双口中的A、B端口的使能控制信号设置为无效值，将地址信号设置为0，将所述B端口的输出数据DOUT设置为0，将所述求和结果SUM输出设置为0完成模块复位。

9.如权利要求6所述的装置，其特征在于，所述复位模块复位完成后，所述累加求和模块完成：

控制所述A端口的使能信号ENA以及写信号WEA有效，所述A端口的地址信号ADDRA加1递增，所述输入数据DIN在每个时钟CLK顺序写入，所述求和结果SUM对所述输入数据DIN进行累加；

所述n-1个时钟CLK后，所述A端口的地址信号ADDRA与所述B端口的地址信号ADDRB之差为n-1，即，ADDRA-ADDRB＝n-1，设置所述B端口的使能信号ENB有效，同时设置写信号WEB无效，所述B端口地址信号ADDRB加1递增，读出n个时钟CLK前的输入数据；

所述求和结果SUM加上所述输入数据DIN的同时减去所述B端口的输出数据DOUT，即，所述时钟CLK为n+i时， 得到最终求和结果。

10.如权利要求7所述的装置，其特征在于，所述求和序列的长度n满足2^m<n<2^m+1且略大于2^m时，所述双口配置模块设置深度为2^m，剩余的长度n-2^m采用延迟线缓存方式缓存。