CN101515898B

CN101515898B - 芯片的统计数据的管理方法和装置

Info

Publication number: CN101515898B
Application number: CN200910132324XA
Authority: CN
Inventors: 杨雄; 李新慧; 彭晓澎; 谭锐
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2009-03-25
Filing date: 2009-03-25
Publication date: 2011-11-23
Anticipated expiration: 2029-03-25
Also published as: CN101515898A

Abstract

本发明实施例提供了一种芯片的统计数据的管理方法和装置。该方法主要包括：获取芯片的统计数据的统计值，将所述统计值写入到静态随机存储器SRAM中，将所述SRAM中存储的所述统计值搬移到缓存单元中。然后，当预设的搬移条件满足时，将所述缓存单元中的所述统计值搬移到动态随机访问存储器DRAM中。本发明通过同时采用SRAM和DRAM来存储芯片的统计数据，可以有效地降低芯片的外围流量统计计数器的存储成本以及芯片IO的使用数量。有效地减少SRAM的使用量，降低对DRAM访问带宽的需求。

Description

芯片的统计数据的管理方法和装置

技术领域

本发明涉及计算机应用技术领域，尤其涉及一种芯片的统计数据的管理方法和装置。

背景技术

当通信设备(如以太网交换机、路由器等)应用于电信网络时，其流量统计功能是一个关键的可运营、可维护功能。因而业界对通信设备的流量统计的规格要求，比如统计计数器的数量、统计性能等正变得越来越高，这样导致实现流量统计功能的成本也在不断升高。

在高端通信设备中，由于流量转发功能是由芯片实现的，伴随流量转发的流量统计功能自然也需由芯片实现。因为SRAM(Static Access Memory，静态随机存储器)在各种存储器件中具有最高的随机读写性能，最适合于实现统计计数操作，因此，目前普遍采用在转发芯片上外挂SRAM或DRAM(Dynamic Random Access Memory，动态随机访问存储器)来作为流量统计计数器的存储器。

现有技术中的一种采用SRAM作为统计计数器的存储器的方案的示意图如图1所示，该方案主要包括：对于现阶段高端通信设备的转发芯片的统计功能的主流规格-60Mpps，基本要求是每报文作8个计数，则统计性能要求为每秒480M次计数，对SRAM的访问性能要求为每秒480M次读和480M次写。这样，按照目前业界SRAM器件的技术状况，需要使用2片36bits总线位宽的四倍数据速率的同步SRAM(QDR2SSRAM)。

在实现本发明过程中，发明人发现现有技术中的上述采用SRAM作为统计计数器的存储器的方案至少存在如下问题：该方案需要使用2片36bits总线位宽的QDR2SSRAM，消耗芯片IO(Input/Output pins输入/输出管脚)较多，约210个。由于SRAM的价格在各种存储器件中是最高的，导致该方案的实现成本比较高。比如，对于基本的1M个统计计数器的规格，每个计数器位宽为48bits，共需要48M bits的SRAM，成本比较高。对于更高的规格，比如4M个计数器，则成本问题更为明显。

现有技术中的一种采用DRAM作为统计计数器的存储器的方案的示意图如图2所示，该方案主要包括：使用RLDRAM(Reduced Latency DRAM，低延迟DRAM)作为统计计数器的存储器。对于上述现阶段高端通信设备的转发芯片的统计功能的主流规格，对RLDRAM的访问性能要求为每秒480M次读和480M次写。由于RLDRAM的命令总线只有一组，读命令和写命令必须抢占总线时间，在最理想的情况下，使用一组RLDRAM时达到的统计性能(每秒进行一次读和一次写的性能)也只有总线频率的一半。比如对于目前频率最高的533MHz的RLDRAM，统计性能最多也只能达到每秒266M次。要实现每秒480M次读和480M次写的访问性能，必须使用2组RLDRAM。

在实现本发明过程中，发明人发现现有技术中的上述采用DRAM作为统计计数器的存储器的方案至少存在如下问题：目前533MHz的RLDRAM价格很高，而且两组RLDRAM需要使用接近200个芯片IO，因此，该方案的实现成本也比较高。

发明内容

本发明的实施例提供了一种芯片的统计数据的管理方法和装置，以解决现有技术中的单独采用DRAM或SRAM作为统计计数器的存储器的方案的成本比较高的问题。

一种统计数据的管理方法，包括：

获取转发芯片的统计数据的统计值，将所述统计值写入到静态随机存储器SRAM中，其中，所述SRAM被划分为不同的存储单元，每个存储单元中存储一对计数器，每个计数器分别存储一个流量的包数或字节数的统计值；

读出SRAM的存储单元中的一对计数器中的每个计数器上已有的统计值，将所述已有的统计值和需要写入每个计数器的统计值进行累加，得到每个计数器对应的累加值；

判断所述存储单元中至少一个计数器对应的累加后的统计值是否超出了预设值，如果是，则将所述存储单元中的每个计数器对应的累加值都写入到对应的缓存单元中，并将所述存储单元中的一对计数器清零；否则，在所述存储单元的每个计数器上写入该计数器对应的累加值，以作为所述SRAM的存储单元的统计值；

按照预先设定的搬移周期，将所述SRAM的存储单元中存储的统计值，以及对应的缓存单元中存储的统计值搬移到动态随机访问存储器DRAM中的存储单元中，并将所述SRAM的存储单元和对应缓存单元中存储的统计值清零。

由上述本发明的实施例提供的技术方案可以看出，本发明实施例通过同时采用SRAM和DRAM来存储芯片的统计数据，可以有效地降低芯片的外围流量统计计数器的存储成本以及芯片IO的使用数量。有效地减少SRAM的使用量，降低对DRAM访问带宽的需求。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的一种采用SRAM作为统计计数器的存储器的方案的示意图；

图2为现有技术中的一种采用DRAM作为统计计数器的存储器的方案的示意图；

图3为本发明实施例一提供的一种芯片的统计数据的管理方法的具体处理流程图；

图4为本发明实施例提供的一种芯片的统计数据的管理装置的具体实现结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明实施例中，将芯片的统计数据写入到静态随机存储器SRAM中，所述SRAM将所述统计数据进行存储。然后，按照预定的搬移策略，将所述SRAM中存储的统计数据搬移到动态随机访问存储器DRAM中。

进一步地，将获取的芯片的各个流量的包数或字节数的统计值写入到SRAM中；将所述SRAM划分为不同的存储单元，每个存储单元中存储一对计数器，每个计数器分别存储一个流量的包数或字节数的统计值。

进一步地，读出SRAM的存储单元中的计数器上已有的统计值，将所述已有的统计值和需要写入所述计数器的统计值进行累加得到累加值；

判断所述累加值是否超出了预设值，如果是，则将所述累加值都写入到所述缓存单元中，并将所述SRAM的存储单元的所有计数器清零；否则，在所述SRAM的存储单元的每个计数器上写入所述累加值以作为所述SRAM的存储单元的统计值。

进一步地，按照预先设定的搬移周期，将所述SRAM的存储单元中存储的统计值，以及所述缓存单元中存储的统计值搬移到所述DRAM中的存储单元中，并将所述SRAM的存储单元和所述缓存单元中存储的统计值清零。

为便于对本发明实施例的理解，下面将结合附图以几个具体实施例为例做进一步的解释说明，且各个实施例并不构成对本发明实施例的限定。

实施例一

以芯片的流量统计数据为例，该实施例提供的一种芯片的统计数据的管理方法的具体处理流程如图3所示，包括如下步骤：

步骤31、在转发芯片上外挂一组SRAM和DRAM作为流量统计计数器的存储器。

该实施例在转发芯片上分别外挂一组SRAM和DRAM，该SRAM和DRAM

同时作为转发芯片中的流量统计计数器的存储器。

上述SRAM可以采用QDR SSRAM(Quaa Data Rate SynchronousSRAM，四倍数据速率同步SRAM)或DDR SSRAM(Double Data RateSynchronous SRAM，双倍数据速率同步SRAM)，其中，QDR SSRAM可以为QDR2/QDR3SSRAM，以及将来更高代的QDR SSRAM，DDR SSRAM可以为DDR2/DDR3SSRAM，以及将来更高代的DDR SSRAM。

上述DRAM可以采用RLDRAM或DDR SDRAM(Double Data RateSynchronous DRAM，双倍数据速率同步DRAM)，提供较大计数值的存储空间。其中，RLDRAM可以为RLDRAMII或LLDRAMII、或将来更高代的RLDRAM或LLDRAM，DDR SDRAM可以为DDR2/DDR3SDRAM，或更高代的DDR SDRAM。

在实际应用中，需要将上述SRAM和DRAM划分为不同的存储单元，每个存储单元中存储一对计数器，每个计数器分别存储一个流量的包数和字节数的统计值，即相当于每个存储单元存储一个流量的统计信息。

步骤32、将流量的统计信息先存储在SRAM中的存储单元和缓存单元中，然后，将在SRAM中的存储单元和缓存单元中存储的统计信息依次搬移到DRAM中的存储单元中。

当转发芯片中的流量统计模块开始对某个流量进行统计时，开始时，该流量的包数和字节数的统计值较小。读出SRAM的存储单元中一对计数器上已有的统计值，将每个计数器上已有的统计值和该计数器上需要写入的统计值进行累加，判断所述存储单元中至少一个计数器对应的累加后的统计值是否超出了或者快要超过了该计数器的计数范围，如果是，则将所述存储单元的所有计数器对应的累加后的统计值都写入到对应的缓存单元中，并将所述存储单元的所有计数器清零；否则，在所述存储单元的每个计数器上写入对应的累加后的统计值。

即一个存储单元中包数或字节数的计数器中任意一个达到了计数溢出，就将该存储单元中包数和字节数的计数器对应的累加后的统计值都写入到缓存单元中。并将上述SRAM中的存储单元中存储的包数和字节数的统计值清零。这样就能减少SRAM的使用量。

当需要将上述SRAM中的所有存储单元中存储的统计值都搬移到DRAM中时，由于上述SRAM和DRAM中包括多个存储单元，因此，需要依次将SRAM中的各个存储单元中的统计值搬移到DRAM中的对应存储单元中。在实际应用中，上述统计值的搬移操作可以按照定时机制来完成，即按照设定的搬移周期依次完成SRAM中的所有存储单元中的统计值搬移和清零操作。上述统计值的搬移操作也可以按照突发机制或其它机制来完成。

由于上述依次搬移SRAM中的所有存储单元中的统计值的过程需要一定的时间，以及由于某些流量的统计值增加的过于快速，有可能导致某些SRAM中的存储单元中的统计值还没有被搬移，就已经达到了包数或字节数的计数溢出，并且已经将该计数溢出的存储单元对应的统计值写入到对应的缓存单元中。然后，在对这些达到计数溢出的存储单元进行搬移时，将该存储单元中存储的计数值和对应的缓存单元中存储的计数值一起搬移到一个DRAM中的存储单元。

在实际应用中，上述缓存单元可以通过(First-In First-Out，先入先出)存储器来实现。

由于SRAM的命令总线只有一组，当上述将流量的统计值写入到SRAM中的存储单元的操作和将SRAM中的存储单元的统计值进行搬移的操作同时发生时，需要一定的仲裁机制来安排该两个操作的顺利完成。在一般情况下，先安排进行将SRAM中的存储单元的统计值进行搬移的操作，然后再进行将流量的统计值写入到SRAM中的存储单元的操作。

比如，40G转发芯片统计功能的典型规格要求为：60Mpps的包转发速率，每个包作4次统计(每次统计包括一个包数计数和一个字节数计数，即每个包作8个计数)。

按照以上规格要求，该实施例提供的QDR2SSRAM和DDR2SDRAM的设计方案如下：

使用一片18bits数据总线，18Mbits容量，接口时钟频率为250MHz的QDR2SSRAM。将该QDR2SSRAM以36bits为单位进行存储单元划分，每个存储单元中存储一对计数器，分别用来统计包数和字节数的计数值，包数和子节数是一个流量的主要统计参数，这样该QDR2SSRAM总共可以划分为(18＊1024K/36)＝512K个存储单元，存储512K对计数器。通过合理分配包数计数器和字节数计数器的位宽，比如，15bits作为包数计数器的位宽，20bits作为字节数计数器的位宽，1bits作为校验位。对于40Gbps的流量，每秒传输5G字节，同时每秒传输最多60M个报文。20bits字节计数器的最大计数时间为：2^20/(5×10^9)≈0.21ms，15bits包数计数器的最大计数时间为：2^15/(60×10^6)≈0.55ms。因此在0.2ms内，包计数器和字节计数器都不会溢出。

使用一片16bits数据总线，64Mbits以上容量，接口时钟频率250MHz的DDR2SDRAM。将该DDR2SDRAM以128bits为单位进行存储单元划分，每个单元中存储一对包数和字节数的计数器，这样该DDR2SDRAM总共可以划分为(64＊1024k/128)＝512K个存储单元，存储512K对计数器。

对上述QDR2SSRAM中存储的计数值进行定时搬移处理，假设每次搬移处理只搬移一个存储单元中的一对计数器，按该DDR2SDRAM的访问性能计算，512K对计数器可在100ms之内搬移完成。

对于40G转发芯片的40Gbps的流量，假如初始时QDR2SSRAM中的所有计数值都是0，经过一个搬移周期(约100ms)，在最坏情况下(搬移的计数值都为0或很小的值，所有的统计值或绝大部分统计值都累加到了本搬移周期中还没有被搬移处理的计数器中)，约每0.2ms有一个计数器溢出，于是将有约500个计数器溢出。这时需要在转发芯片内提供500个缓存单元，每个缓存单元中对应一个QDR2SSRAM中的存储单元，存储一对计数器。总共需要5.6kbits的缓存。

本发明实施例提供的处理流程可以有效地减少SRAM的使用量，降低对DRAM访问带宽的需求。并通过缓存单元防止统计值溢出后丢失，降低统计值搬移频率，以便使用最廉价的DRAM和减少DRAM管脚数量。

实施例二

本发明实施例还提供了一种芯片的统计数据的管理装置，其具体实现结构如图4所示，具体可以包括：

统计写入模块41，用于获取统计数据的统计值；

静态随机存储器SRAM42，用于从所述统计写入模块获得统计值；

缓存模块43，用于存储所述SRAM中的所述统计值；

动态随机访问存储器DRAM44，用于从所述缓存模块中接收所述统计值；

搬移模块45，用于当预设的搬移条件满足时，将所述缓存模块中存储的所述统计值搬移到所述动态随机访问存储器DRAM中。

所述搬移模块45包括

溢出搬移处理模块451，用于当所述SRAM中的计数器中写入的所述统计值超出了所述计数器的计数范围后，所述计数器中的所述统计值被写入到所述缓存模块中。

定时搬移处理模块452，用于按照预先设定的搬移周期，将所述SRAM中的统计数据、或所述SRAM和所述缓存模块中的统计数据写入到所述DRAM中。

所述装置还可以包括：

仲裁模块46，用于当将芯片的统计数据写入到所述SRAM中的操作和将所述SRAM中存储的统计数据搬移到DRAM或缓存模块中的操作同时发生时，按照预先设定的仲裁机制来确定所述两个操作的执行顺序。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random Access Memory，RAM)等。

综上所述，本发明实施例可以有效地降低芯片的外围流量统计计数器的存储成本以及芯片IO的使用数量。有效地减少SRAM的使用量，降低对DRAM访问带宽的需求。

本发明实施例还通过缓存单元防止统计值溢出后丢失，降低统计值搬移频率，以便使用最廉价的DRAM和减少DRAM管脚数量。

比如，针对40G转发芯片统计功能的典型规格要求，本发明实施例技术方案使用了一片18M bits的QDR2SSRAM、一片小容量的DDR2SDRAM和5.6k bits的片内RAM，以及使用了约115个芯片IO。而现有技术方案一需要使用48M bits的QDR2SSRAM和210个芯片IO，现有技术方案二则需要使用2片接口频率533MHz、容量为576Mbit的RLDRAM和200个芯片IO。本发明实施例相对现有技术方案一和二具有较大的成本优势。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims

1.一种统计数据的管理方法，其特征在于，包括：

2.根据权利要求1所述的统计数据的管理方法，其特征在于，所述的SRAM包括：四倍数据速率同步静态随机存储器QDR SSRAM或双倍数据速率同步静态随机存储器DDR SSRAM，所述的DRAM包括：低延迟动态随机访问存储器RLDRAM或双倍数据速率同步动态随机访问存储器DDRSDRAM。