CN101079129A - 商业评估系统及方法及相关成本利益预测方法 - Google Patents

Abstract

本发明提供一种商业评估系统及方法及相关成本利益预测方法，用于集成电路设计缩减的商业评估，用以预测可缩减合格率，依据本发明的一实施例提供一个评估系统来判断一集成电路芯片的一设计缩减的成本利益。该成本利益预测方法包括：依据该集成电路芯片的一给定设计布局，计算一原始合格率结果；将原始布局信息布植到一包括该集成电路芯片的不同缩减原则的信息的数据库；利用一可缩减模型计算器，计算一缩减合格率结果；以及依据该原始合格率结果以及该缩减合格率结果，决定一设计缩减的一成本利益。通过本发明，不同设计缩减技术间的成本利益分析将在制造过程的初期时得到，使得关于设计缩减使用的商业决策可尽早地决定。

Description

商业评估系统及方法及相关成本利益预测方法

技术领域

本发明关于一种集成电路设计缩减的商业评估系统及方法，特别关于一种用以预测集成电路设计缩减的可缩减合格率的商业评估系统及方法及相关成本利益预测方法。

背景技术

在一半导体元件制造程序中，集成电路设计者可直接地缩减(shrink)一集成电路芯片(IC chip)的设计尺寸。举例来说，一集成电路芯片在一晶片厂的同一尺寸的一晶片的设计可被由0.18微米(um)缩减至0.16微米。有时候设计缩减可能仅用于部分的制造过程，例如一特定制造过程技术的后端(back-end)。通常由于设计缩减的关系，单一晶片可产生更多的集成电路芯片，芯片速度或耗电也被改善，以及/或可得到其它利益。

然而，与设计缩减有关的整体成本降低并不直接地明显由晶粒区域面积造成。特别是，先前设计的制造流程可能具有一较佳的合格率百分比。同时，设计缩减本身也可能导致需要被解决的问题，使得整体成本也因此增加。将一设计缩减变成可生产的设计需要一段时间，此往返时间可为从一季度到数年。此往返时间包含发展晶片委托加工(foundry)技术、芯片验证(silicon proven)学习、以及其类似技术所需的时间。此耗时的程序将使其难以辨别真实利益，特别是当处于不断变化的商业环境时。

一般而言，往返时间以及芯片缩减的判断既不可靠也不系统。因此，需要在芯片设计上的一初期评估方法。一个有效的评估近似法将有助于布局品质的指标、硅知识产权(IP)设计、设计缩减、以及产品成本评估的商业决策。

发明内容

有鉴于此，本发明提供一种商业评估系统及方法及相关成本利益预测方法，用于集成电路设计缩减的商业评估，用以预测可缩减合格率，依据本发明的一实施例提供一个评估系统来判断一集成电路芯片的一设计缩减的成本利益。

本发明提供一种成本利益预测方法，应用于集成电路芯片设计缩减，该成本利益预测方法包括：依据该集成电路芯片的一给定设计布局，计算一原始合格率结果；将原始布局信息布植到一包括该集成电路芯片的不同缩减原则的信息的数据库；利用一可缩减模型计算器，计算一缩减合格率结果；以及依据该原始合格率结果以及该缩减合格率结果，决定一设计缩减的一成本利益。

关于所述的成本利益预测方法，其中，该数据库包括多个缩减表且其中每一所述缩减表包括该集成电路芯片的一不同设计缩减原则的信息。

该可缩减模型计算器依据该集成电路芯片的制造信息计算该缩减合格率结果。

该原始合格率结果以及该缩减合格率结果指出利用该集成电路芯片的一原始布局，依据每片晶片所产生的良好晶粒数量的一成本节约。

该缩减合格率结果大致上接近实际的硅片结果。

本发明还提供一种商业评估方法，应用于集成电路芯片设计缩减，该商业评估方法包括：产生一集成电路芯片的多个原始合格率结果以及多个缩减合格率结果；以及于一设计到硅片流程的一初期阶段，执行所述原始合格率结果以及所述缩减合格率结果的合格率预测分析以进行商业评估。

关于所述的商业评估方法，其中，所述原始合格率结果以及所述缩减合格率结果利用一给定原始布局、一依据跨技术缩减原则以及制造过程参数的缩减因子近似、以及一制造商的制造过程信息产生。

该缩减因子近似包括一分级方法以及所述原始合格率结果以及所述缩减合格率结果的退化模块以使其更精确。

所述的商业评估方法，还包括：于一设计到硅片流程的一初期阶段，依据所述原始合格率结果以及所述缩减合格率结果执行一布局品质分析以进行布局品质评估。

所述原始合格率结果以及所述缩减合格率结果利用一给定知识产权模块设计、一设计宏/区块、以及该集成电路芯片的一全芯片设计中的其中之一产生。

所述的商业评估方法，还包括：产生一给定知识产权模块设计、一设计宏/区块、以及该集成电路芯片的一全芯片设计中的其中之一的一估计合格率索引。

所述原始合格率结果以及所述缩减合格率结果利用不同技术间的一芯片验证合格率模型产生。

本发明还提供一种商业评估系统，应用于集成电路芯片设计缩减，该商业评估系统包括：一合格率仿真器，其用以依据该集成电路芯片的一给定设计布局，产生一原始合格率结果；一数据库，其包括原始布局信息以及该集成电路芯片的不同缩减原则的信息；一可缩减模型计算器，其用以产生一缩减合格率结果；以及一商业评估模块，其用以依据该原始合格率结果以及该缩减合格率结果，评估一设计缩减的一成本利益。

通过本发明，不同设计缩减技术间的成本利益分析将在制造过程的初期时得到，使得关于设计缩减使用的商业决策可尽早地决定。

附图说明

图1为显示一给定设计及其缩减设计所得的一正常制造曲线示意图；

图2为显示执行设计缩减合格率分析的一技术迁移演化示意图；

图3为显示一可执行(可缩减)合格率预测的一集成电路设计到硅片流程实施例的示意图；

图4为显示一依据本发明实施例的数据处理系统的一网络示意图；

图5为显示一商业评估系统的处理流程，用以促进集成电路设计缩减的商业决定；

图6为显示一示范的临界区域分析以及技术缩减因子的分级(binning)的示意图；

图7为显示一对评估系统所产生的直接缩减的示范的成本利益评估的示意图。

其中，附图标记说明如下：

100～曲线图；102～Y轴；104～X轴；106～缩减设计；108～原始设计；110～交叉点；200～步骤1；210～步骤2；212～步骤3；218～步骤4；302～集成电路设计数据库；304～第三方厂商知识产权模块；306～芯片应用；308～设计数据；310～集成电路制造；312～集成电路测试；314～可出货的良好的集成电路；400～数据处理系统；402～网络；404～服务器；406～储存单元；408、410、412～客户端；500～评估系统；502～合格率仿真器；504～数据库；506～可缩减退化模型计算器；508～原始设计数据库；510～原始以及缩减合格率结果；600、602～缩减表；604～CD分级(binning)；606～临界区域；608～技术缩减因子；700～图形；702～Y轴；704～X轴；706、708、710～设计缩减；712、714、716～线段。

具体实施方式

为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下。

一般而言，降低芯片的成本(cost-down)可通过直接地或部分地将一原始设计(尺寸)缩减成为一缩减设计(尺寸)来实现。请参考图1，其绘示从一给定设计以及其缩减设计的一正常制造曲线(ramping scenario)。曲线图100中Y轴102表示每一时间周期每片晶片所产生的良好晶粒(die)的数量。曲线图100中X轴104表示给定设计所用的时间量。于此例中，一原始设计108在开始时初始地具有一较佳合格率。一旦到达一交叉点110时，缩减设计106将使得一片晶片中可产生比原始设计108更多的良好晶粒。依据这些结果，可以进行成本降低估算以及制订商业决策，以将缩减设计106应用在芯片上。

此外，能在制造过程中尽早估算缩减设计以及原始设计，以完成初期成本评估是重要的。请参考图2，其显示一执行设计缩减合格率分析的技术迁移演化的示意图。在技术迁移的演化期间，最主要执行4个步骤。步骤1为合格率分析以及合格率曲线200。于此步骤中，一个储存了芯片的原始设计的原始设计布局数据库被用来仿真晶片的原始合格率结果。此仿真是由一合格率仿真器所进行。

合格率仿真器为一种用来依据一芯片的布局方式预测其合格率的工具。合格率仿真器利用芯片的原始设计以及其它制造过程参数当作输入，并利用一特定仿真方法产生原始合格率结果。此仿真方法可依据给定设计布局数据库中的芯片布局方式，产生做为模型的合格率结果。此仿真方法也可依据其它替换方式，例如数值计算、几何图形运算、掷点(dot-throwing)仿真及其类似运算，产生模型仿真的合格率结果。

演化的步骤2为针对设计缩减210的布局处理。此步骤包括解析芯片上的缩减设计布局方式。在解析布局方式之后，接着进行演化的步骤3，进行合格率分析212。于此步骤中，一储存了芯片的缩减设计布局方式的缩减设计布局数据库被用来仿真晶片的合格率结果。类似于步骤1，此仿真由一合格率仿真器(或另一合格率仿真器)所进行。合格率仿真器利用芯片的缩减设计以及其它制造过程参数当作输入，并利用仿真演算法产生缩减合格率结果。

值得注意的是，步骤2以及步骤3为选择性的，也就是，在现今的演化中，可执行或也可不执行设计缩减以及合格率分析的布局处理的步骤。在演化的最后，其可能发生于一段长的时间周期后，最终可解析硅片数据以及成本降低利益，且可下达是否应用缩减设计的商业决策。即进行步骤4，等待硅片数据和等待成本降低以得出商业决策218。尽管最终可解析出成本降低利益，然而，这些步骤是非常费时的。

依据本发明的实施例提供一个计算机应用方法、一计算机系统、以及一计算机程序产品，用以预测可缩减的合格率，用于集成电路设计缩减的商业评估。取代了必须在了解直接设计缩减的成本降低利益之前等待一段长时间的方法，本发明的实施例提供一种方法，用以当在一制造过程中缩减设计被较早使用时，预测晶片的合格率。如此一来，可较早下达商业决策以降低成本。

请参考图3，显示一示范的集成电路设计到硅片流程的示意图，其中可执行可缩减合格率预测。如图3所示，一般而言，一集成电路设计数据库302以及一第三方厂商(3rd-party)知识产权模块304被用于芯片执行306。集成电路设计数据库302可能包括电路设计、各种知识产权模块以及区块设计。芯片执行306将此设计执行在集成电路上后，产生设计数据308。依据此设计数据308，接着进行集成电路的制造310。进行制造步骤的例子包括掩模制作以及晶片处理。

一旦集成电路被制造，便进行集成电路的测试312。集成电路的测试312可包括合格率百分比测试以及封装测试。一旦测试312完成后，将可辨识出可出货的良好的集成电路314。本发明的可缩减合格率预测可于此集成电路设计到硅片流程的各个步骤中进行。举例来说，可缩减合格率预测可依据集成电路设计数据库302如知识产权模块(IP)或区块设计数据库、第三方厂商知识产权模块304估算、设计数据308的产生来进行。知识产权设计为此集成电路芯片在不同格式的设计，例如布局格式。通过执行基于一给定设计的可缩减合格率预测，一可制造性设计(design-for-manufacturing，DFM)体认设计可通过在每个合格率预测步骤中进行设计缩减估算，在制造过程的初期来实现。

请参考图4，一数据处理系统400包括一网络402，网络402用来提供数据处理系统400里所连接的不同装置及计算机间的通讯链接的媒介。网络402可包含各种连接方式，例如有线、无线或光纤电缆线连接。

于此实施例中，一服务器404与一储存单元406连接至网络402。此外，客户端408、410以及412也连接至网络402。这些客户端408、410以及412，举例来说，可以是个人计算机或网络计算机。于此实施例中，服务器404提供象开机文件、操作系统映像以及应用程序的数据给客户端408、410以及412。客户端408、410以及412为服务器404的用户。网络数据处理系统400也可包含未绘示的额外服务器、客户端以及其它装置。

于此实施例中，网络402可包含因特网和/或一符合传输控制协议/互联网协议(TCP/IP)的网关器或网络的组合以利用这些协议彼此通讯。于其它实施例中，网络402可包括数个不同型态的网络，例如一局域网络(LAN)或一广域网络(WAN)。请注意，图4仅用以说明本发明的一实施例，并非用以限定本发明的架构仅止于此。

请参考图5，其为一程序流程图，显示一依据本发明实施例的一商业评估系统，用以帮助集成电路设计缩减的商业决策。此商业评估系统包括一评估系统500，评估系统500可被执行在一客户端里(例如图4的客户端408、410或412)，或在一服务器上(例如图4的服务器404)执行的一软件程序。

于此实施例中，评估系统500包含3个元件：一合格率仿真器502、一具有设计层信息、缩减表以及演算法的数据库504以及一可缩减退化模型计算器506。评估系统500中的合格率仿真器502类似于图2中的合格率仿真器，其由原始设计数据库508中取得原始设计布局以进行合格率仿真。一旦原始布局被给定的程序或方法所分析出时，这些结果将布植到数据库504。

其中，数据库504可实现于一储存单元里，例如图4的储存单元406。

于此实施例中，数据库504里有多个缩减表以及演算法。一个缩减表包括分级(binning)、层次、知识产权区块、以及类似项目的信息。每一分级(bin)收集数据对应到一预设的设计缩减，举例来说，从0.13微米到0.11微米的技术。关于分级(binning)更详细的介绍请参考图6的讨论。一旦结果被布植到一数据库504中，一可缩减退化模型计算器506将用来计算原始以及缩减合格率结果510。于一些实施例中，当计算这些结果时，可缩减退化模型计算器506必须考虑到制造信息，这些制造信息包含制造过程参数以及技术缩减原则。通过不断更新这些制造参数信息，可使得预测的结果更接近实际硅片上的结果。

一旦分析出原始以及缩减合格率结果510，可通过估算缩减设计以及原始设计间的差异来得到成本节约利益以及决定商业决策。可通过原始以及缩减合格率结果510而决定的商业决策例子包含当缩减完成时延迟或加速时间的可能性、设计最佳化、同步项目操作、修订未来研究以及发展的蓝图、以及推入制造过程缩减的能力。设计最佳化包括芯片的布局的重新设计。

请参考图6，显示一示范的对临界区域(critical area)分析以及包含一技术缩减因子的分级(binning)示意图。如图6所示，显示两个缩减表600以及602。合格率仿真器(如图5的合格率仿真器502)产生不同设计缩减的临界尺寸分级(binning)以及每一缩减表的对应临界区域606。临界尺寸分级(binning)的例子包含0.100、0.110以及0.121。这些CD分级(binning)604以及对应临界区域606由合格率仿真器利用原始布局设计数据库所产生。除了分级(binning)之外，其它制造过程参数或原则，例如层次、区块，也可在不脱离本发明的精神及范畴下由合格率仿真器所产生。

图6中也显示了技术缩减因子608。一技术缩减因子的例子为从0.100到0.090。可缩减退化模型计算器(如图5的可缩减退化模型计算器506)可利用此技术缩减因子608来进行缩减合格率分析。关于可缩减退化模型计算器更详细的介绍请参考图7的讨论。

请参考图7，一图形700显示对由评估系统500(请见图5)所产生的直接缩减的一示范的成本利益评估。图形700的Y轴702表示对一给定的设计缩减的成本节约百分比。此百分比依据每片晶片所产出的良好晶粒数量决定。图形700的X轴704分别表示采用一由0.13微米到90纳米的设计缩减706、一由0.13微米到0.11微米的设计缩减708、以及另一由0.13微米到0.11微米的设计缩减710的3种型态芯片。线段712表示第一年在所有3种型态芯片上的硅片数据。线段714表示由评估系统500在所有3种型态芯片上所产生的预测数据。线段716表示第二年在所有3种型态芯片上的硅片数据。

如图形700所示，所有3种硅片合格率都不断地改善。由评估系统所产生的预测数据714紧靠第2年的硅片资料716的成本节约。此即表示由评估系统所产生的预测数据714提供一近似的成本节约预测，近似于在第2年的硅片学习程序后所产生的成本节约结果。因此，取代了必须等待2年的实际硅片数据，可更初期的了解硅片合格率的更精确预测。

综上所述，依据本发明的实施例提供一创造性的评估系统以决定设计缩减的成本利益。取代了一个耗时的硅片学习程序或一传统的从芯片区的猜测方式，此评估系统可于一制造过程的初期提供各种设计缩减技术间的成本利益分析，使得关于设计缩减的应用的商业决策可尽早下达。

本发明可具有各种形式的实施例，可为一完全地硬件实施例、一完全地软件实施例或一同时包含软件及硬件元件的实施例。于此实施例中，本发明以一软件方式实现，此软件方式包括固件、常驻软件以及微程序代码等等，但不限于此。

此外，本发明也可具有一计算机程序产品可存取的形式，提供被一计算机或任何指令执行系统程序代码的一实体的计算机可使用或计算机可读取介质。基于上述目的，一实体计算机可使用或计算机可读取介质可以是任何包含、储存、通讯、传播或运送被用以或与指令执行系统、装置或元件有关的装置。

此介质可以是一电子的、磁性的、光学的、电磁的、红外线的、一半导体系统(或装置或元件)或一传播介质。一计算机可读取介质的例子包含一半导体或固态存储器、磁带、可移除式计算机磁盘、一随机存取存储器(RAM)、一只读存储器(ROM)、一硬盘以及一光盘。光盘的现有例子包括只读存储器光盘(CD-ROM)、可读/写光盘(CD-R/W)以及数字激光视盘(DVD)。

上述说明提供数种不同实施例或应用本发明的不同特性的实施例。实例中的特定元件以及制造过程用以帮助阐释本发明的主要精神及目的，当然本发明不限于此。

因此，虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视专利申请保护所界定的范围为准。

Claims (19)

1.一种成本利益预测方法，应用于集成电路芯片设计缩减，该成本利益预测方法包括：

依据该集成电路芯片的一给定设计布局，计算一原始合格率结果；

将原始布局信息布植到一包括该集成电路芯片的不同缩减原则的信息的数据库；

利用一可缩减模型计算器，计算一缩减合格率结果；以及

依据该原始合格率结果以及该缩减合格率结果，决定一设计缩减的一成本利益。

2.如权利要求1所述的成本利益预测方法，其中该数据库包括多个缩减表且其中每一所述缩减表包括该集成电路芯片的一不同设计缩减原则的信息。

3.如权利要求1所述的成本利益预测方法，其中该可缩减模型计算器依据该集成电路芯片的制造信息计算该缩减合格率结果。

4.如权利要求1所述的成本利益预测方法，其中该原始合格率结果以及该缩减合格率结果指出利用该集成电路芯片的一原始布局，依据每片晶片所产生的良好晶粒数量的一成本节约。

5.如权利要求4所述的成本利益预测方法，其中该缩减合格率结果大致上接近实际的硅片结果。

6.一种商业评估方法，应用于集成电路芯片设计缩减，该商业评估方法包括：

产生一集成电路芯片的多个原始合格率结果以及多个缩减合格率结果；以及

于一设计到硅片流程的一初期阶段，执行所述原始合格率结果以及所述缩减合格率结果的合格率预测分析以进行商业评估。

7.如权利要求6所述的商业评估方法，其中所述原始合格率结果以及所述缩减合格率结果利用一给定原始布局、一依据跨技术缩减原则以及制造过程参数的缩减因子近似、以及一制造商的制造过程信息产生。

8.如权利要求7所述的商业评估方法，其中该缩减因子近似包括一分级方法以及所述原始合格率结果以及所述缩减合格率结果的退化模块以使其更精确。

9.如权利要求6所述的商业评估方法，还包括：

于一设计到硅片流程的一初期阶段，依据所述原始合格率结果以及所述缩减合格率结果执行一布局品质分析以进行布局品质评估。

10.如权利要求9所述的商业评估方法，其中所述原始合格率结果以及所述缩减合格率结果利用一给定知识产权模块设计、一设计宏/区块、以及该集成电路芯片的一全芯片设计中的其中之一产生。

11.如权利要求10所述的商业评估方法，还包括：

产生一给定知识产权模块设计、一设计宏/区块、以及该集成电路芯片的一全芯片设计中的其中之一的一估计合格率索引。

12.如权利要求6所述的商业评估方法，其中所述原始合格率结果以及所述缩减合格率结果利用不同技术间的一芯片验证合格率模型产生。

13.一种商业评估系统，应用于集成电路芯片设计缩减，该商业评估系统包括：

一合格率仿真器，其用以依据该集成电路芯片的一给定设计布局，产生一原始合格率结果；

一数据库，其包括原始布局信息以及该集成电路芯片的不同缩减原则的信息；

一可缩减模型计算器，其用以产生一缩减合格率结果；以及

一商业评估模块，其用以依据该原始合格率结果以及该缩减合格率结果，评估一设计缩减的一成本利益。

14.如权利要求13所述的商业评估系统，其中该数据库包括多个缩减表且其中每一所述缩减表包括该集成电路芯片的一不同设计缩减原则的信息。

15.如权利要求14所述的商业评估系统，其中该可缩减模型计算器依据该集成电路芯片的制造信息计算该缩减合格率结果。

16.如权利要求15所述的商业评估系统，其中该缩减合格率结果大致上接近实际的硅片结果。

17.如权利要求14所述的商业评估系统，其中该商业评估模块于一设计到硅片流程的一初期阶段，评估该原始合格率结果以及该缩减合格率结果。

18.如权利要求14所述的商业评估系统，其中该原始合格率结果以及该缩减合格率结果利用一给定原始布局、一依据跨技术缩减原则以及制造过程参数的缩减因子近似、以及一制造商的制造过程信息产生。

19.如权利要求14所述的商业评估系统，其中该原始合格率结果以及该缩减合格率结果利用一给定知识产权模块设计、一设计宏/区块、以及该集成电路芯片的一全芯片设计中的其中之一产生。

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