CN101072152A - 一种寻址控制器件及使用该器件进行寻址的方法 - Google Patents
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Abstract
一种寻址控制器件及使用该器件进行寻址的方法，器件包括读写控制模块、读地址寄存器、写地址寄存器、写数据寄存器、读数据寄存器、地址输出选择模块、数据总线控制模块；读写控制模块产生从设备读、写控制时序，控制读地址寄存器、写地址寄存器、写数据寄存器的写操作，读取读数据寄存器的数据赋给数据总线；地址输出选择模块选择将读地址寄存器和写地址寄存器的输出传给从设备地址总线；数据总线控制模块控制从设备数据总线的读写；读控制时序时，从设备数据总线的数据通过该模块后存储在读数据寄存器；写控制时序时，该模块将写数据寄存器的数据赋给从设备的数据总线。本发明实现了主设备使用较小的地址空间去访问地址空间较大的从设备。
Description
技术领域
本发明涉及电子技术中的逻辑控制领域，尤其是一种寻址控制器件及使用该器件进行寻址的方法。
背景技术
在电子设计领域中，主设备Master Device对从设备Slave Device的访问通常通过直接访问，这样便要求Master Device的寻址空间大于等于Slave Device的地址空间，体现在硬件设计上就是要求MasterDevice的地址总线不能少于Slave Device的地址总线。这在很大程度上限制了工程师系统级的设计，甚至在很多情况下，已有条件无法支持Master Device的寻址空间大于等于Slave Device的地址空间的要求，从而导致无法实现预定的功能。
发明内容
本发明要解决的技术问题是提供一种能实现具有较小寻址空间的主设备访问具有较大寻址空间的从设备的寻址控制器件及使用该器件进行寻址的方法。
本发明解决其技术问题所采用的技术方案是：
一种寻址控制器件，包括读写控制模块、读地址寄存器、写地址寄存器、写数据寄存器、读数据寄存器、地址输出选择模块和数据总线控制模块；
所述读写控制模块根据主设备的读、写操作产生相应的从设备读、写控制时序；根据主设备的写操作及给出的地址控制所述读地址寄存器、写地址寄存器及写数据寄存器的写操作；根据主设备的数据总线的读时序读取所述读数据寄存器的数据赋给所述数据总线；
所述读地址寄存器和写地址寄存器的输出进入所述地址输出选择模块，所述地址输出选择模块根据所述读写控制模块的控制时序选择输出到从设备地址总线的地址；
所述数据总线控制模块根据所述读写控制模块的读写控制时序控制从设备数据总线的读写；所述读写控制时序为读控制时序时，从设备数据总线的数据通过所述数据总线控制模块读取后存储在所述读数据寄存器；所述读写控制时序为写控制时序时，所述数据总线控制模块将写数据寄存器的数据赋给从设备的数据总线。
上述方案中，所述读写控制模块包括写操作控制模块、读操作控制模块和从设备控制时序产生模块，所述从设备控制时序产生模块根据主设备的读、写操作产生相应的从设备读、写控制时序；所述写操作控制模块根据主设备的写操作及给出的地址控制所述读地址寄存器、写地址寄存器及写数据寄存器的写操作；所述读操作控制模块根据主设备的数据总线的读时序读取所述读数据寄存器的数据赋给所述数据总线。
上述方案中，所述读地址寄存器根据所述读写控制模块的控制存储主设备读从设备时的从设备的地址输入；所述写地址寄存器根据所述读写控制模块的控制存储主设备写从设备时的从设备的地址输入；所述写数据寄存器根据所述读写控制模块的控制存储主设备写从设备时的从设备的数据输入。
上述方案中，所述写操作控制模块通过分别对应所述读地址寄存器、写地址寄存器及写数据寄存器的使能端口及数据输出端口实现对所述读地址寄存器、写地址寄存器及写数据寄存器写操作的控制。
一种使用上述寻址控制器件进行寻址的方法，包括主设备对从设备的读操作和主设备对从设备的写操作，其中，
主设备对从设备的读操作包括以下步骤：
5.1.1主设备通过所述读写控制模块将要进行读操作的从设备的地址值写入所述读地址寄存器；
5.1.2所述地址输出选择模块根据所述读写控制模块的控制时序选择将所述读地址寄存器存储的地址值输出到从设备地址总线上；
5.1.3根据所述读写控制模块产生的读控制时序，从设备将所述地址总线上的地址值相应的数据发送到从设备数据总线，所述数据总线控制模块将所述从设备数据总线上的数据存入所述读数据寄存器；
5.1.4主设备通过所述读写控制模块从所述读数据寄存器中读取所述进行读操作的从设备的数据；
主设备对从设备的写操作包括以下步骤：
5.2.1主设备通过所述读写控制模块将要进行写操作的从设备的地址值写入所述写地址寄存器；
5.2.2所述地址输出选择模块根据所述读写控制模块的控制时序选择将所述写地址寄存器存储的地址值输出到从设备地址总线上；
5.2.3根据所述读写控制模块产生的写控制时序，将要写入从设备的数据写入所述写数据寄存器，并将所述数据通过所述数据总线控制模块输出到从设备数据总线上；
5.2.4从设备根据所述写控制时序，将所述从设备数据总线上的数据存储到所述从设备地址总线上的地址值相应的地址单元。
上述方案中，步骤5.1.1包括以下步骤：
6.1所述读写控制模块检测到主设备对所述读地址寄存器的写操作，使能所述读地址寄存器；
6.2所述读写控制操作模块将主设备数据总线上要进行读操作的从设备的地址值写入所述读地址寄存器。
上述方案中，步骤5.1.3中所述读写控制模块根据检测到的主设备对所述读数据寄存器的读操作产生所述读控制时序。
上述方案中，步骤5.2.1包括以下步骤：
8.1所述读写控制模块检测到主设备对所述写地址寄存器的写操作，使能所述写地址寄存器；
8.2所述读写控制操作模块将主设备数据总线上要进行写操作的从设备的地址值写入所述写地址寄存器。
上述方案中，步骤5.2.3中所述读写控制模块根据检测到的主设备对所述写数据寄存器的写操作产生所述写控制时序。
本发明的有益效果主要表现在：本发明提供的技术方案通过Master Device总线操作的识别和时序转换，扩展了Master Device总线的寻址空间，可以灵活适配Master Device对Slave Device的寻址空间范围，即实现了Master Device使用较小的地址空间去访问地址空间较大的Slave Device；器件设计的通用性较强，极大地简化了系统级设计的难度，对于缩短产品开发周期，避免不必要的硬件重复设计开发，有效降低开发成本都有积极的意义。
附图说明
图1为本发明寻址控制器件的组成模块关系框图；
图2为本发明寻址控制器件的读写控制模块内部的结构框图；
图3为使用本发明寻址控制器件进行寻址的方法中写操作的流程图；
图4为使用本发明寻址控制器件进行寻址的方法中写操作的流程图。
具体实施方式
下面结合附图对本发明作进一步的描述。
如图1所示，一种寻址控制器件，为CPLD(Complex ProgrammableLogical Device，可编程逻辑器件)或者FPGA(Fiele ProgrammableGate Array，现场可编程门阵列)，包括读写控制模块、读地址寄存器Reg_read_address、写地址寄存器Reg_write_address、写数据寄存器Reg_write_data、读数据寄存器Reg_read_data、地址输出选择模块和数据总线控制模块。
如图2所示，读写控制模块包括写操作控制模块、读操作控制模块和从设备控制时序产生模块。从设备控制时序产生模块负责检测Master Device的读、写操作，并产生相应的控制Slave Device读、写的控制时序，包括slave_cs、slave_wr、slave_rd。写操作控制模块负责检测Master Device写操作，并根据Master Device给出的地址产生读地址寄存器、写地址寄存器、写数据寄存器三个寄存器的写入使能信号，分别对应Data_en[0]，Data_en[1]，Data_en[2]，同时将Master Device数据总线的数据赋值给Data_wr_out，从而实现对读地址寄存器、写地址寄存器及写数据寄存器的写操作的控制，其中，Data_wr_out与读地址寄存器、写地址寄存器、写数据寄存器的输入直接连接。读操作控制模块负责检测Master Device读操作，并根据Master Device给出的读时序将读数据寄存器中的数据放到MasterDevice的数据总线上。
读地址寄存器Reg_read_address：用来存储Master Device读Slave Device时Slave Device的地址输入；读地址寄存器的数据输入为写操作控制模块的输出Data_wr_out，读地址寄存器的输入允许控制信号为写操作控制模块的输出Data_en[0]，读地址寄存器的输出直接送给地址输出选择模块。
写地址寄存器Reg_write_address：用来存储Master Device写Slave Device时Slave Device的地址输入；写地址寄存器的数据输入为写操作控制模块的输出Data_wr_out，写地址寄存器的输入允许控制信号为写操作控制模块的输出Data_en[1]，写地址寄存器的输出直接送给地址输出选择模块。
地址输出选择模块：根据读写控制模块产生的slave_wr信号来选择读地址寄存器或写地址寄存器中的数据作为slave的地址输入slave_address；即当控制信号slave_wr为逻辑低时选择写地址寄存器的值输出到slave_address，否则选择读地址寄存器的值输出到slave_address。
写数据寄存器Reg_write_data：用来存储Master Device写SlaveDevice时Slave Device的数据输入；写数据寄存器的数据输入为写操作控制模块的输出Data_wr_out，写数据寄存器的输入允许控制信号为写操作控制模块的输出Data_en[2]，写数据寄存器的输出送给数据总线控制模块。
读数据寄存器Reg_read_data：用来存储Master Device读SlaveDevice时Slave Device给出的有效数据；读数据寄存器的数据输入为数据总线控制模块的数据输出，读数据寄存器的数据输出送给读写控制模块中的读操作控制模块的数据输入Data_rd_in。
数据总线控制模块：根据读写控制模块中从设备控制时序产生模块产生的控制信号slave_cs、slave_wr、slave_rd来驱动或者读取Slave Device的数据总线上的值；当控制信号slave_cs、slave_wr、slave_rd给出的是读控制时序时，数据总线控制模块将Slave Device的数据总线上的值送给读数据寄存器；当控制信号slave_cs、slave_wr、slave_rd给出的是写控制时序时，数据总线控制模块将写数据寄存器的值赋给Slave Device的数据总线。
若Master Device总线包括片选信号CPU_CS、读使能信号CPU_RD、写使能信号CPU_WR、13比特地址总线CPU_ADDRESS、16比特数据总线；目标器件Slave Device的总线接口包括片选信号slave_cs、读使能信号slave_rd、写使能信号slave_wr、16比特地址总线slave_address、16比特数据总线，则由于Master Device的地址总线只有13比特，Master Device想直接访问Slave Device显然无法实现。此时需要将Master Device及Slave Device的总线分别接入上述CPLD或者或FPGA，采用本发明的方式来实现Master Device对SlaveDevice的寻址。
Master Device对Slave Device的访问包括读操作和写操作两种，下面首先详细说明读操作的实现原理。
参照图3，首先，Master Device进行一次写操作，通过读写控制模块将要访问的Slave Device地址值写入读地址寄存器：若读地址寄存器对应的地址为“0X0001”，则读写控制模块中的写操作控制模块检测到Master Device对地址“0X0001”的读地址寄存器的写操作，将Data_en[0]信号置为逻辑高电平，在该信号的控制下，Master Device数据总线上的数据被写入读地址寄存器。然后，从设备控制时序产生模块产生的控制信号slave_wr为高电平，地址选择输出选择模块选择读地址寄存器的值输出到Slave Device的地址输入从设备地址总线slave_address上。接着，读写控制模块中从设备控制时序产生模块检测到Master Device对读数据寄存器的读操作，立即产生相应的对Slave Device的读控制时序，即产生相应的slave_cs、slave_wr、slave_rd控制时序，Slave Device在这些控制信号的驱动下，将相应地址总线slave_address上地址的数据发送到其数据总线上；同时，数据总线控制模块检测到slave_cs、slave_wr、slave_rd控制时序为读控制时序，就把Slave Device数据总线上的数据存入地址为“0X0004”的读数据寄存器；最后，Master Device就通过读写控制模块从读数据寄存器中读到相应的数据。这样便完成了Master Device对Slave Device的间接读操作。
然后详细说明Master Device对Slave Device写操作的实现原理。参照图4，首先，Master Device通过读写控制模块将要进行写操作的Slave Device地址值写入写地址寄存器：若写地址寄存器对应的地址为“0X0002”，则读写控制模块中的写操作控制模块检测到MasterDevice对地址“0X0002”的写操作，将Data_en[1]信号置为逻辑高电平，在该信号的控制下，Master Device数据总线上的数据被写入写地址寄存器。然后，从设备控制时序产生模块产生的控制信号s1ave_wr为低电平，地址选择输出选择模块选择写地址寄存器的值输出到Slave Device的地址输入从设备地址总线slave_address上。接着，Master Device在完成上述写操作后，接着再发出写操作，将数据写入写数据寄存器，地址为“0X0003”；在此过程中，读写控制模块中的从设备控制时序产生模块检测到Master Device对写数据寄存器的写操作，立即产生相应的对Slave Device的写控制时序，即产生相应的slave_cs、slave_wr、slave_rd控制时序；Master Device将数据写入地址为“0X0003”的写数据寄存器；同时，数据总线控制模块检测到slave_cs、slave_wr、slave_rd控制时序为写控制时序，就把写数据寄存器中存储的数据送到Slave Device数据总线上。最后Slave Device在写控制信号的驱动下，将数据总线上的数据存储到地址总线上的地址值相应地址单元。这样便完成了Master Device对Slave Device的间接写操作。
Claims (9)
1、一种寻址控制器件，其特征在于：包括读写控制模块、读地址寄存器、写地址寄存器、写数据寄存器、读数据寄存器、地址输出选择模块和数据总线控制模块；
所述读写控制模块根据主设备的读、写操作产生相应的从设备读、写控制时序；根据主设备的写操作及给出的地址控制所述读地址寄存器、写地址寄存器及写数据寄存器的写操作；根据主设备的数据总线的读时序读取所述读数据寄存器的数据赋给所述数据总线；
所述读地址寄存器和写地址寄存器的输出进入所述地址输出选择模块，所述地址输出选择模块根据所述读写控制模块的控制时序选择输出到从设备地址总线的地址；
所述数据总线控制模块根据所述读写控制模块的读写控制时序控制从设备数据总线的读写；所述读写控制时序为读控制时序时，从设备数据总线的数据通过所述数据总线控制模块读取后存储在所述读数据寄存器；所述读写控制时序为写控制时序时，所述数据总线控制模块将写数据寄存器的数据赋给从设备的数据总线。
2、如权利要求1所述的寻址控制器件，其特征在于：所述读写控制模块包括写操作控制模块、读操作控制模块和从设备控制时序产生模块，所述从设备控制时序产生模块根据主设备的读、写操作产生相应的从设备读、写控制时序；所述写操作控制模块根据主设备的写操作及给出的地址控制所述读地址寄存器、写地址寄存器及写数据寄存器的写操作；所述读操作控制模块根据主设备的数据总线的读时序读取所述读数据寄存器的数据赋给所述数据总线。
3、如权利要求2所述的寻址控制器件，其特征在于：所述读地址寄存器根据所述读写控制模块的控制存储主设备读从设备时的从设备的地址输入；所述写地址寄存器根据所述读写控制模块的控制存储主设备写从设备时的从设备的地址输入；所述写数据寄存器根据所述读写控制模块的控制存储主设备写从设备时的从设备的数据输入。
4、如权利要求3所述的寻址控制器件，其特征在于：所述写操作控制模块通过分别对应所述读地址寄存器、写地址寄存器及写数据寄存器的使能端口及数据输出端口实现对所述读地址寄存器、写地址寄存器及写数据寄存器写操作的控制。
5、使用如权利要求1所述的寻址控制器件进行寻址的方法，其特征在于，包括主设备对从设备的读操作和主设备对从设备的写操作，其中，
主设备对从设备的读操作包括以下步骤：
5.1.1主设备通过所述读写控制模块将要进行读操作的从设备的地址值写入所述读地址寄存器；
5.1.2所述地址输出选择模块根据所述读写控制模块的控制时序选择将所述读地址寄存器存储的地址值输出到从设备地址总线上；
5.1.3根据所述读写控制模块产生的读控制时序，从设备将所述地址总线上的地址值相应的数据发送到从设备数据总线，所述数据总线控制模块将所述从设备数据总线上的数据存入所述读数据寄存器；
5.1.4主设备通过所述读写控制模块从所述读数据寄存器中读取所述进行读操作的从设备的数据；
主设备对从设备的写操作包括以下步骤：
5.2.1主设备通过所述读写控制模块将要进行写操作的从设备的地址值写入所述写地址寄存器；
5.2.2所述地址输出选择模块根据所述读写控制模块的控制时序选择将所述写地址寄存器存储的地址值输出到从设备地址总线上；
5.2.3根据所述读写控制模块产生的写控制时序，将要写入从设备的数据写入所述写数据寄存器，并将所述数据通过所述数据总线控制模块输出到从设备数据总线上；
5.2.4从设备根据所述写控制时序，将所述从设备数据总线上的数据存储到所述从设备地址总线上的地址值相应的地址单元。
6、如权利要求5所述的进行寻址的方法，其特征在于：步骤5.1.1包括以下步骤：
6.1所述读写控制模块检测到主设备对所述读地址寄存器的写操作，使能所述读地址寄存器；
6.2所述读写控制操作模块将主设备数据总线上要进行读操作的从设备的地址值写入所述读地址寄存器。
7、如权利要求6所述的进行寻址的方法，其特征在于：步骤5.1.3中所述读写控制模块根据检测到的主设备对所述读数据寄存器的读操作产生所述读控制时序。
8、如权利要求5所述的进行寻址的方法，其特征在于：步骤5.2.1包括以下步骤：
8.1所述读写控制模块检测到主设备对所述写地址寄存器的写操作，使能所述写地址寄存器；
8.2所述读写控制操作模块将主设备数据总线上要进行写操作的从设备的地址值写入所述写地址寄存器。
9、如权利要求8所述的进行寻址的方法，其特征在于：步骤5.2.3中所述读写控制模块根据检测到的主设备对所述写数据寄存器的写操作产生所述写控制时序。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090610 Termination date: 20190618 |
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