CN1010265B - 单个半导体芯片上的多处理机 - Google Patents

Abstract

一个数据处理系统，它具有一个商业指令处理机、一个科学指令处理机和一个基本指令处理机的功能，这些处理机集成在一个单片半导体逻辑元件上。

Description

本发明一般地说，涉及数据处理系统，更具体地说，涉及一个商业指令处理机、一个科学指令处理机及一个中央处理机在一个单个集成半导体芯片上的集成。

由于数据处理系统要销售到不同的市场，所以，早期的数据处理系统被设计成一个处理COBOL（面向商业的通用语言）指令的商业计算机，或处理Fortran（公式翻译程序语言）指令的科学计算机。随着数据处理系统用途的推广，人们将商业计算机扩展到包括有科学计算选择，将科学计算机扩展到包括有商业计算选择。Honeywell    H800型数据处理系统是设计为商业计算机的，但以后的系统就包括有科学计算选择。同样，General    Electric600是设计成科学计算机的，但以后的系统包括有商业计算选择。

由于半导体已发展出了更高级的集成电路，以及数据处理系统用途的推广，人们将科学和商业性能都设计在同一系统内。

研制成的数据处理系统，其逻辑线路包括有科学指令处理机（SIP）及商业指令处理机（CIP）。中央处理机（CPU）和软件操作系统一起发出科学指令供科学指令处理机执行，发出商业指令供商业指令处理机执行。科学指令通常对浮点操作数起作用，浮点操作数包括一个尾数和一个指数。商业指令通常以十六进制形式对二-十进制操作数或二进制操作数起作用。

说明数据处理系统中科学指令处理机操作的典型例子是题为“使用一个可控只读存储器的十六进制数字移位器输出控制”的美国专利第4，295，202号，题为“浮点操作数的自动舍入”的美国专利第4，295，203号，以及题为“执行科学加法指令的装置”的美国专利第4，308，589号。

题为“利用一个只读存储器进行十进制乘法运算的数据处理机”的美国专利第4，390，961号，和题为“数据处理系统的算术逻辑装置”的美国专利第4，272，282号示出了数据处理系统中商业指令处理机操作的典型例子。

此外，题为“数据处理系统的控制文件装置”的美国专利第4，258，420号描述了商业指令处理机中用于存贮从中央处理机接收来的信息的控制文件的应用。题为“数据处理系统的算术逻辑装置”的美国专利第4，272，828号描述了带有两个独立寄存器文件的商业指令处理机中的算术逻辑装置，其中每个寄存器文件用于各自的操作数。这就增强了对算术指令的执行能力。

题为“数据处理系统中的字、字节及位的变址寻址”的美国专利第4，079，451号、题为“中央处理机的总线源及移位器控制”的美国专利第4，451，883号，以及题为“利用中央处理机的数据类型字段对扩展整数及商业指令处理机指令的微程序控制”的美国专利第4，491，908号都描述了典型的中央处理机操作。

上面公开的美国专利被转让给霍尼韦尔（Honeywell）信息系统公司，并在这里参考引入本申请书。

上述数据处理系统的缺点是有些功能的重复。这需要在独自的处理机中加上附加的逻辑部分，来执行这些功能。为了在当今市场上有竞争性，与以前人们所能接受的相比，系统的尺寸必须更小，价钱必须更便宜。

因此，本发明的目的之一是提供一个改进了的数据处理系统。

本发明的另一个目的是提供一个需要更少集成电路的改进了的数据处理系统。

本发明的又一个目的是提供一个带有较少逻辑线路板的改进了的数据处理系统。

本发明还有一个目的是提供一个价格较低的数据处理系统。

本发明再一个目的是把三个处理机结合到一个单片集成电路的半导体芯片上。

本发明的另一个目的是把一个商业指令处理机、一个科学指令处理机及一个中央处理机结合到一个单片集成电路的半导体芯片上。

数据处理系统包括有下列三个处理机的功能：一个商业指令处理机（CIP）、一个科学指令处理机（SIP），以及一个集成在单片半导体逻辑元件上的中央处理机（CPU）。逻辑元件中包括有一个处理带符号及不带符号的二-十进制操作数和美国信息交换标准码（ASC11）操作数用的十进制单元、一个处理二进制集成和浮点十六进制尾数操作数用的二进制单元以及一个处理浮点指数用的指数单元。

逻辑元件中也包括有一个带有可寻址的操作数及科学累加寄存器的双通道寄存器文件，和一个用作正常高速暂存功能的工作区域。

包括在逻辑文件中的还有一个用来接收来自超高速缓冲存储器或主存储器的操作数和指令的输入数据单元、一个用来接收指令的指令预取单元、一个识别指令操作码的分单元，以及一个下一地址逻辑单元，该单元用于开发下一个固件字码的存储单元的只读存储地址，该字码是要被加在该逻辑元件上用来执行指令的。

程序计数器存储正在被执行的电流指令在主存储器中的地址，并被递增指向要被执行的下一个指令在主存储器中的地址。

一些指示器寄存器指出操作数的状态，而一些状态寄存器提供执行指令的控制信息。

由附上的权利要求中的特殊性来表示本发明特征的新颖性。不过，参考下列与图结合在一起的说明，就能很好地理解发明本身，不论是对构成还是操作。

图1为单个逻辑元件的方框图，该逻辑元件包括一个基本指令处理机、一个科学指令处理机以及一个商业指令处理机。

图1为数据处理系统3的方框图，该系统包括一个执行基本操作系统指令、商业指令及科学指令的处理机逻辑元件。

所有的数据元件均以存储在主存储器50中的16位字码为基础。数据可以作为位、字节、字码或多码来存储。

处理机逻辑元件1与虚拟存储器管理单元（VMMU）34、超高速缓冲存储器36及主存储器50通过32位BP总线32相联接。

虚拟存储器管理单元34把正在执行的指令所叙述的虚地址翻译成主存储器50的实地址。虚地址包括一个循环数字、一个分段数字和一个位移。这样把存储在虚拟存储器管理单元34中的一个过程定位，并使虚拟存储器管理单元34能把实地址由BP总线32送到主存储器50，以及直接从虚拟存储器管理单元34送到超高速缓冲存储器36。以理解本发明为目的，虚拟存储器管理单元34和超高速缓冲存储器36的操作都是普通的。

基本操作系统指令以若干形式对数据起作用，这些形式包括下列数据格式符，基数在最小有效位数的右边。

a）一个带符号的整数数据字节包含7个数据位和一个符号位。范围（γ）是-2⁷≤γ≤2⁷-1。

b）一个字码中的符号扩展整数字节包含7个跟在9个符号位后面的数据位。θγ＝-2⁷≤γ≤2⁷-1。

c）一个带符号的整数数据字码包含15个数据位和一个符号位。γ＝-2¹⁵≤γ≤2¹⁵-1。

d）一个双字码中的符号扩展整数字码包含跟在17个符号位后面的15个数据位。γ＝-2¹⁵≤γ≤2¹⁵-1。

e）一个带符号的整数数字码包含31个数据位和一个符号位。γ＝-2³¹≤γ≤2³¹-1。

f）一个带符号的整数四字码包含63个数据位和一个符号位。

γ＝-2⁶³≤γ≤2⁶³-1

包括有下列不带符号的整数数据类型：

a）包含8个数据位的整数字节。

γ＝0≤γ≤2⁸-1

b）包含16个数据位的数据字码。

γ＝0≤γ≤2¹⁶-1。

c）包含16个数据位的双字码中的整数字码，其中数据位跟在16个零位的后面。

γ＝0≤γ≤2¹⁶-1。

d）包含32个数据位的整数双字码。

γ＝0≤γ≤2³²-1

e）包含64个数据位的整数四字码。

γ＝0≤γ≤2⁶⁴-1。

商业指令对三个数据类型起作用：

a）十进制（二-十）进制字符串;

b）文字数字式（美国信息交换标准码）字符串;和

c）二进制数字（16或32位）。

科学指令对两个数据类型起作用

a）十六进制浮点，它包括一个超过64个格式的7数据位的指数（e）、一个符号位（s）和一个6个十六进制数字或14个十六进制数字的尾数（f）。小数尾数（f）的范围是

0≤f≤＝ ((16⁶-1))/(16⁶) ，而对于双字码，其范围为

0≤f≤＝ ((16¹⁴-1))/(16¹⁴) 。

浮点数的值为（-1）^S×f×16^（e-64）。

b）对于单字码是16位，而对双字码是32位的带符号的整数数字（i）。

按2的补码形式，整数（i）的范围对单字码来说是

-2¹⁵≤i≤2¹⁵-1，对于双字码来说是

-2³¹≤i≤2³¹-1。

基本操作系统指令包括普通的：

寄存、存储及寄存器与存储器之间的交换。

比较-加、减、乘和除操作;以及

或（OR）、与（AND）和异-或（exclusive    OR）逻辑操作。

对于商业指令十进制数据类型，操作包括：

算术-加、减、乘和除;

十进制比较;

十进制数据格式符间的转换;

向二进制的转换;

十进制移位;以及

数字字符串编辑。

文字数字式操作包括：

文字数字式比较;

用字符翻译;

字符串检索-确认等同;

字符串校验-检测不同;

字符串移动;和

数字字符串编辑。

二进制操作是作一种：

向十进制字符串的转换。

科学指令包括：

科学加;

科学比较;

科学加、减、乘和除，

科学存储;以及

科学交换。

寄存器文件2包含64个32位寄存器。寄存器文件2的若干程序可见寄存器可以由Honeywell    Level6指令装置的各种不同的指令来寄存和读出。该指令装置在1978年10月版的Honeywell    Level    6微机系统手册的序号CC71中作了描述。

其中有7个普通字码操作数寄存器、9个地址寄存器、7个普通双字码操作数寄存器、两个控制寄存器、三个科学累加器以及一个描述符分段基数寄存器。

普通字码操作数寄存器R₁到R₇是16位字码操作数普通寄存器和累加器。它们也被用作变址寄存器。

地址寄存器为32位长。寄存器B₁到B₇是基数寄存器，ROBR为远程描述符基数寄存器，T为栈指示器。寄存器B₁到B₇用于编地址。

双字码操作数寄存器K₁到K₇是32位双字码普通寄存器和累加器，它们也用于变址。

控制寄存器，即S寄存器，存储过程状态的保密关键码。该寄存器指示出下列内容：

a）所有子系统都成功地通过了质量逻辑试验（QLT）程序;

b）正在处理现行机密计算环。

处理机3有许多计算环，典型的有四个。计算环是机密数据系统的一部分。有包括操作系统软件和应用软件在内的所有软件均被用在一个指定的计算环上。需要预先指定的代码来使人能把软件存取在一个特殊计算环中作为保密系统的一部分。

寄存器文件2中的循环报警寄存器检测软件是否已从高机密计算环过渡到较低的机密计算环。

此外包括的是三个科学累加器SA1、SA2和SA3，它们存储浮点操作数的尾数。每个十六进制形式的尾数都可以存储在一个32位（两个字码）字段或一个64位（4个字码）字段当中。7位指数和它们各自的符号位均存储在一个4×8位指数寄存器文件12-2 的三个8位寄存器中。

描述符分段基数寄存器按4个字码存储，以决定处理机的寻址方式和现行地址处理空间。

处理机3有两种寻址方式，绝对寻址方式（AAM）和翻译寻址方式（TAM）。开始，处理机3处于绝对寻址方式，直到描述符基数寄存器被寄存时，处理机3进入翻译寻址方式，也就是处理机的正常寻址方式。在用绝对寻址方式期间，处理机3把所有虚地址解释成实地址，即不进行地址翻译。在使用翻译寻址方式时，处理机3用分段分页表把所有虚地址翻译成实地址。

寄存器文件2提供寄存器来限定主存储器50中的栈存储器对该系统中各个中断级的参量。该栈存储器被用来存储操作数或指令。存储在寄存器文件2中的栈地址指示器的内容指向四字码栈首标的第一个字码。栈首标限定了定好址的栈存储器中字码的数字，也限定了通常由栈存储器消耗掉的字码的数字。

寄存器文件2不但提供在执行乘法或除法指令期间对得到的部分乘积和部分商的存储，而且也提供一个工作区域来存储正在处理的现行操作数。

除了寄存器文件2以外，许多分立的寄存器被提供来加快逻辑元件1的处理时间。

程序计数器14存储正在执行的现行指令的地址。除了表示转移的时候，它通常被增量指向下一个指令。

指示器寄存器24包括一个基本操作系统（BOPS）寄存器24-2，一个商业指示器（CI）寄存器24-4，以及一个科学指示器（SI）寄存器24-6。基本操作系统寄存器24-2包括有用于操作系统指令的程序状态指示器，它们是：

a）一个溢出指示器;

b）一个进位指示器;

c）一个表示最后被测位状态的位测试指示器;

d）一个表示最后一个外围设备是否接到送给它的输入/输出（I/O）命令的输入/输出指示器。

（e）最后比较操作的“大于”结果;

（g）最后比较操作的“小于”结果;

（g）最后比较操作的“异号”结果。

商业指示器寄存器24-4的内容表示：

a）在结果对接收字段来说太大或检测出除以零的情况时，在十进制操作过程中，溢出指示器置“1”;

b）如果对接收字段来说，结果太大，则在文字数字式操作过程中，截断指示器置“1”。

c）在十进制操作过程中，当一个负结果被存储入不带符号的字段时，符号故障指示器置“1”。

d）当对十进制算术操作来说结果大于零或需要十进制或文字数字式比较的第一个操作数大于第二个操作数时，“大于”位置“1”。

e）在十进制算术指令过程中结果小于零，或在十进制或算术比较过程中第一个操作数小于第二个操作数时，“小于”位置“1”。

科学指示器寄存器24-6的内容表示：

a）当浮点操作的结果有一个比允许值小的指数值时，指数下溢指示器置“1”。

b）如果在浮点向整数的转换操作期间，整数被截断，则有效误差位置“1”;

c）在浮点向整数的转换操作期间，当小数的非零部分被截断时，精密误差位置“1”。

d）“大于”位只能在比较操作中被变更。

e）“小于”位只能在比较操作中被变更。

方式寄存器26包含两个基本操作系统寄存器26-2，一个商业指示器寄存器26-4和两个科学指示器寄存器26-6。

第一个基本操作系统寄存器26-2带有与R₁到R₇寄存器溢出相联系的陷井赋能控制关键码。与此类似，第二个基本操作系统寄存器26-2带有与K₁到K₇寄存器溢出相联系的陷井赋能方式控制关键码。

商业器寄存器26-4带有溢出陷井的陷井赋能控制关键码和一个商业指令截断陷井。

第一个科学指示器26-4包括：

a）一个位，它在置零时表示截断方式，在置1时表示舍入方式;

b）两个位，用于各个科学累加器SA1，SA2和SA3来表示主存储器字段长度（2或4个字码）和寄存器文件2中累加器字段长度（2或4个字码）。

第2个科学指示器寄存器26-6存储有三个分别用于指数溢出、有效误差和精密误差的赋能陷井位。

在执行指令的过程中，程序计数器14被增量指向主存储器50中存储有下一个指令的地方。下一个指令由输入数据单元16从虚存储器管理单元34或高 速缓冲存储器36通过一个32位BP总线32接收。该指令被汇编入指令预取单元18，然后被传送给一个转移单元20。操作码在那里被释码，指示器寄存器24和方式寄存器26的状态被检定来确定是否需要对指令进行特殊处理。下一个地址逻辑部分22接收14个位来产生通过67位BC总线42送往只读存储器（ROS）38的起动地址，以提供一个67位微字码来控制执行由处理机3发生的指令。

二进制和十六进制尾数操作数据通过一个二进制单元11进行处理，该二进制单元包括一个二进制算术逻辑单元（BALU）4、一个Q寄存器6和一个移位器8。二-十进制和美国信息交换标准码操作数通过一个十进制单元10进行处理，该十进制单元包括一个十进制算术逻辑单元（DALU）10-6、一个乘数寄存器10-2和一个乘法只读存储器10-4。指数单元处理浮点操作数的指数部分，并包括一个4×8位的指数寄存器文件12-2和一个数据算术逻辑单元（EALU）12-4。

由指令规定的操作数被记入数据单元16接收并存储在由来自只读存储器38的67位微字码指出的寄存器文件2的寄存器中。操作数经过32位B总线28传递到寄存器文件2中，或经过二进制算术逻辑单元4的B侧后直接经32位BI总线30或经过移位器8到达寄存器文件2。这就确定了操作数在寄存器文件2的寄存器中的位置。对于浮点数字，尾数被存储在寄存器文件2中，指数和符号被存储在4×8位指数寄存器文件12-2中。

32位Q寄存器6起对二进制算术逻辑单元4的扩充作用，用以处理64位操作数。Q寄存器6也存储在执行二进制乘法和除法指令过程中的部分乘积和部分商，用于随后向寄存器文件2传递。

在执行科学加和科学减指令时，Q寄存器6对移位器8操作用于均衡指数。

移位器8对二进制算术及逻辑单元4的B侧操作，用于执行普通的32位二进制移位操作、左移位、右移位、左移位环绕及右移位环绕。移位器8对Q寄存器6和二进制算术及逻辑单元4操作，以执行64位二进制移位操作。

对于简单的二进制算术加和减操作，在第一个操作数从寄存器文件2的A地址存储单元中读出的同时，第二个操作数也从寄存器文件2的B地址存储单元中读出。第一和第二操作数分别被加在二进制算术逻辑单元4的A和B输入端上，其结果回存于寄存器文件2的一个预定位置的存储单元。该存储单元通常就是第一或第二操作数被读出的存储单元。

二-十进制（BCD）操作数据指令由十进制单元10执行。来自寄存器文件2的二-十进制操作数被同时加在十进制算术逻辑单元（DALU）10-6上，其结果回存于寄存器文件2。

十进制除法指令由一系列逐次减法执行。通过把各个乘数数字存储在乘数寄存器10-2中，以访问乘法只读存储器10-4来执行十进制乘法指令。来自寄存器文件2中的各个被乘数数字也依次访问乘法只读存储器10-4，以将一“个”（units）部分乘积十进制数字和一个“十”（tens）乘积十进制数字读出到十进制算术逻辑单元10-6的B侧。

各个“个”部分乘积十进制数字被加在它相应的预先存储的部分乘积十进制数字上，产生一个新的部分乘积十进制数字，用来存储在寄存器文件2中预先存储的部分乘积十进制数字被读出的存储单元上，同样，把下一个较大的预先存储的十进制数字加在“十”部分乘积十进制数字上，用以替换预先存储的部分乘积十进制数字。这个过程一直继续进行到高位乘数十进制数字通过乘数寄存器10-2的处理，该最后的部分乘积就成了乘法的乘积。

指数被存储在4×8位指数寄存器文件12-2中。在乘法操作中，把指数加进指数算术逻辑单元12-4，并把代表乘积的指数回存于4×8位指数寄存器文件12-2中。因为把浮点尾数按带有立即放到十进制小数点右边的高位十六进制数字的小数存储，存储在寄存器文件中的乘积操作便通过二进制算术逻辑单元4的B侧，Q寄存器6及移位器8进行规格化，而且回存在寄存器文件2中。调整指数来反射由指数算术逻辑单元12-4移位的十六进制数字的数。尾数和指数进行了规格化的乘积经过BI总线30及BP总线32回存到主存储器50中由指令规定的一个地址上。

已描述和说明了本发明的一个最佳实施例，精通本技术的人将认识到可以做出许多变异和变体来影响所述的发明，而且这些变体和变异仍在此发明申请专利的范围内。因此，上面指出的许多元件都可以用能够提供同样结果的不同元件更换或替代，而又都属于本发明申请专利的真意。所以，只按本权利要求的范围所表示的来限制本发明。

Claims (1)

1、一种集成在一个单片半导体芯片上的多处理器系统，该系统具有中央处理机(CPU)、科学指令处理机(SIP)以及商业指令处理机(CIP)的数据处理功能，其特征在于：所述芯片包括：

二进制处理逻辑单元(11)，用以提供所述CPU、SIP和CIP的数据处理功能；

十进制处理逻辑单元(10)，用以提供所述CIP处理二-十进制数据的数据处理功能；

指数处理逻辑单元(12)，用以提供所述SIP处理浮点数据指数部分的数据处理功能；

与上述所有逻辑相连的公用存储单元(2)，用以保持要由所述逻辑单元处理或已由它们处理过的数据；以及

指令处理单元(18、20、22)，用以处理加在所述系统上的计算机指令，并响应所述指令把保持在所述存储单元中要进行处理的数据引到所述逻辑单元中合适的单元中去。