CN101026357A - 串迭与串接式并以单端输入差动输出实施的低噪声放大器 - Google Patents

Abstract

低噪声放大器在高频操作之下具有低噪声指针以及高增益的特性。低噪声放大器包含第一晶体管、第一电感式阻抗、第一栅极电压源、匹配电路、输入端、第二电感式阻抗、第二晶体管、第一电容式阻抗、第二栅极电压源、第三晶体管、第三栅极电压源、第二电容式阻抗、第一阻抗、第二阻抗、直流电源、第一输出端、第二输出端、第一电阻、第二电阻、第三电阻、第一基底电压源、第二基底电压源、以及第三基底电压源。

Description

串迭与串接式并以单端输入差动输出实施的低噪声放大器

技术领域

本发明是揭露一种低噪声放大器，尤指一种串迭与串接式并以单端输入差动输出实施的低噪声放大器。

背景技术

低噪声放大器属于通讯系统中接收器(receiver)的一部分，在一般的通讯系统的接收器设计上扮演着将接收的信号放大并且抑制接收器本身的噪声的功能。一般的设计大部分都是单端输入单端输出的架构，然而单端输入单端输出的架构使得接在低噪声放大器之后的混频器(mixer)必须设计为单端输入式混频器，因此无法有效的降低混频器的共模噪声与由震荡器传至混频器输出的信号。

在设计差动输出的低噪声放大器时，最简易且常见的架构为差动输入差动输出的低噪声放大器。然而差动输入差动输出的低噪声放大器须在该低噪声放大器的前一级上外加一级平衡至非平衡的转换器(balun)，以使得天线端的单端接收信号转为差动信号。外加使用该平衡至非平衡的转换器除了会增加实现低噪声放大器的成本外，该平衡至非平衡的转换器本身的损耗也会连带使得整个接收器的噪声指针(noise figure)增加。

请参阅图1，其为一种现有技术的使用被动式转换器以实现单端输入差动输出的低噪声放大器100的示意图。如图1所示，低噪声放大器100包含转换器102，包含第一电感104与第二电感106以及输入端108，第一晶体管110，其栅极耦合于第二电感106的第一端，直流电流源112，耦合于第一晶体管110的源极，第二晶体管114，其栅极耦合于电感106的第二端，且源极耦合于电流源112，第一输出匹配阻抗116，耦合于第一晶体管110的漏极，第二输出匹配阻抗118，耦合于第二晶体管114的漏极，第一输出端120，耦合于第一晶体管110的漏极，以及第二输出端122，耦合于第二晶体管114的漏极，且第一输出端120与第二输出端122是形成低噪声放大器100的差动输出对。转换器102包含的电感104与106是由集成电路上的金属绕线形成，且转换器102通过电感104与106提供第一晶体管110与第二晶体管114一相位差180的信号，再通过第一晶体管110与第二晶体管114将该信号加以放大以产生高频信号。

请参阅图2，其为一种现有技术的将差动对晶体管的一端接地的低噪声放大器200的示意图。如图2所示，低噪声放大器200包含第一输入匹配阻抗202，输入端208，耦合于第一输入匹配阻抗202的第一端，第一晶体管210，其栅极耦合于第一输入匹配阻抗202的第二端，直流电流源212，耦合于第一晶体管210的源极，第二晶体管214，其源极耦合于电流源212，第二输入匹配阻抗204，耦合于第二晶体管214的栅极，第一输出匹配阻抗216，耦合于第一晶体管210的漏极，第二输出匹配阻抗218，耦合于第二晶体管214的漏极，第一输出端220，耦合于第一晶体管210的漏极，以及第二输出端222，耦合于第二晶体管214的漏极，且第一输出端220与第二输出端222形成低噪声放大器200的差动输出对。如图2所示，低噪声放大器200直接将晶体管的一端接地，因此相较于图1所示的低噪声放大器100，可直接省下较占面积的金属绕线，亦即略去转换器102所包含的电感104与106，也可以减少转换器102所带来的损耗。但是由于在高频操作下，组件的寄生效应非常的明显，因此第一晶体管210与第二晶体管214的操作会呈现极差的对称性。

图1与图2所示的低噪声放大器皆以差动对晶体管为主要架构，因此在相同的供给电压之下，电流源112的电流为流经第一晶体管110与第二晶体管114的电流的和，且电流源212的电流为流经第一晶体管210与第二晶体管214的电流的和。

请参阅图3，其为一种现有技术所揭露的单端输入至差动输出的低噪声放大器300的示意图。低噪声放大器300包含第一晶体管302，第一电感304，其第一端耦合于第一晶体管302的集极，且第二端接地，第二晶体管306，第二电感308，其第一端耦合于第二晶体管306的集极，且第二端接地，第一电容310，其第一端耦合于第一晶体管302的射极，且第二端耦合于第二晶体管306的基极，第三晶体管312，其集极耦合于第一晶体管302的射极，第四晶体管314，其集极耦合于第二晶体管306的射极，第二电容316，其第一端是耦合于第三晶体管312的基极与第四晶体管314的基极，且第二端接地，第一电感式阻抗318，其第一端耦合于第三晶体管312的射极，且第二端接至直流电压源VDD，第二电感式阻抗320，其第一端耦合于第四晶体管314的射极，且第二端接至直流电压源VDD，第三电容322，其第一端耦合于第三晶体管312的射极，第四电容324，其第一端耦合于第四晶体管314的射极，输入端326，耦合于第一晶体管302的基极，偏压输入端328，耦合于第三晶体管312的基极与第四晶体管314的基极，第一输出端330，耦合于第三电容322的第二端，以及第二输出端332，耦合于第四电容324的第二端。如图3所示，输入信号由输入端326输入并进入第一晶体管302的基极，该输入信号经由第一晶体管302放大后，在图3所示的节点A处分为两路。一路信号经由第二晶体管306与第四晶体管314到达第二输出端332，且由于第二晶体管306形成共射极(common-emitter)配置，因此经由第二晶体管306的输入与输出信号会产生180度的相位差。而另外一路经由第三晶体管312到达第一输出端330，且由于第三晶体管312在此处为共基极(common-base)配置，因此其输入与输出信号具有相同的相位。因此，在第一输出端330与第二输出端332的信号会产生180度的相位差。

发明内容

本发明提供一种串迭(cascode)与串接(cascade)式并以单端输入差动输出实施的低噪声放大器，其包含第一晶体管，第一电感式阻抗，其第一端连接于该第一晶体管的源极，且第二端接地，第一栅极电压源，耦合于该第一晶体管的栅极，匹配电路，其第一端耦合于该第一晶体管的栅极，第二端接地，输入端，耦合于该匹配电路的第三端，第二电感式阻抗，其第一端连接于该第一晶体管的漏极，第二晶体管，其源极连接于该第二电感式阻抗的第二端，第一电容式阻抗，其第一端连接于该第一晶体管的漏极，第二端连接于该第二晶体管的栅极，第二栅极电压源，耦合于该第二晶体管的栅极，第三晶体管，其源极连接至该第一晶体管的漏极，第三栅极电压源，耦合于该第三晶体管的栅极，第二电容式阻抗，其第一端连接至该第三晶体管的栅极，第二端接地，第一阻抗，其第一端连接于该第二晶体管的漏极，第二阻抗，其第一端连接于该第三晶体管的漏极，直流电源，连接于该第一阻抗的第二端与该第二阻抗的第二端，第一电压输出端，连接于该第二晶体管的漏极，及第二电压输出端，连接于该第三晶体管的漏极。

本发明还提供了一种串迭与串接式并以单端输入差动输出实施的低噪声放大器，其包含：第一晶体管；第一电感式阻抗，其第一端连接于该第一晶体管的漏极；第一栅极电压源，耦合于该第一晶体管的栅极；匹配电路，其第一端耦合于该第一晶体管的栅极；输入端，耦合于该匹配电路的第二端；第二电感式阻抗，其第一端连接于该第一晶体管的源极；第二晶体管，其漏极连接于该第二电感式阻抗的第二端；第一电容式阻抗，其第一端连接于该第一晶体管的源极，第二端连接于该第二晶体管的栅极；第二栅极电压源，耦合于该第二晶体管的栅极；第三晶体管，其漏极连接至该第一晶体管的源极；第三栅极电压源，耦合于该第三晶体管的栅极；第二电容式阻抗，其第一端连接至该第三晶体管的栅极；第一阻抗，其第一端连接于该第二晶体管的源极，第二端接地；第二阻抗，其第一端连接于该第三晶体管的源极，第二端接地；直流电源，连接于该第一电感式阻抗的第二端、该匹配电路的第三端、与该第二电容式阻抗的第二端；第一电压输出端，连接于该第二晶体管的源极；及第二电压输出端，连接于该第三晶体管的源极。

附图说明

图1为先前使用被动式转换器以实现单端输入差动输出的低噪声放大器的示意图。

图2为先前将差动对晶体管的一端接地的低噪声放大器的示意图。

图3为先前单端输入至差动输出的低噪声放大器的示意图。

图4为本发明所提出的单端输入至差动输出的低噪声放大器的示意图。

图5为本发明以P型金属氧化物半导体场效晶体管实施的低噪声放大器的示意图。

图6为本发明以NPN双极性晶体管实施的低噪声放大器的示意图。

图7为本发明以PNP双极性晶体管实施的低噪声放大器的示意图。

[主要元件标号说明]

低噪声放大器  100、200、300、400、500、600、700

转换器        102

电感          104、106、304、308

输入端        108、208、326、410

N型金属氧化物半导体    110、114、210、214、402、414、420

P型金属氧化物半导体    502、514、520

NPN双极性晶体管        302、306、312、314、602、614、620

PNP双极性晶体管        702、714、720

电流源                 112、212

输出匹配阻抗           116、118、216、218

输出端                 120、122、220、222、330、332、432、434

输入匹配阻抗           202、204

电容                   310、316、322、324

电感式阻抗             318、320、404、412

偏压输入端             328

栅极电压源             406、418、422

匹配电路               408

电容式阻抗             416、424

阻抗                   426、428

直流电源               430

电阻                   436、438、440

基底电压源             442、444、446

具体实施方式

请参阅图4，其为本发明所提出的单端输入至差动输出的低噪声放大器400的示意图。如图4所示，低噪声放大器400包含第一晶体管402，第一电感式阻抗404，其第一端连接于第一晶体管402的源极，且第二端接地，第一栅极电压源406，耦合于第一晶体管402的栅极，匹配电路408，其第一端耦合于第一晶体管402的栅极，第二端接地，输入端410，耦合于匹配电路408的第三端，第二电感式阻抗412，其第一端连接于第一晶体管402的漏极，第二晶体管414，其源极连接于第二电感式阻抗412的第二端，第一电容式阻抗416，其第一端连接于第一晶体管402的漏极，第二端连接于第二晶体管414的栅极，第二栅极电压源418，耦合于第二晶体管414的栅极，第三晶体管420，其源极连接于第一晶体管402的漏极，第三栅极电压源422，耦合于第三晶体管420的栅极，第二电容式阻抗424，其第一端连接于第三晶体管420的栅极，第二端接地，第一阻抗426，其第一端连接至第二晶体管414的漏极，第二阻抗428，其第一端连接于第三晶体管420的漏极，直流电源430，连接于第一阻抗426的第二端与第二阻抗428的第二端，第一输出端432，连接于第二晶体管414的漏极，第二输出端434，连接于第三晶体管420的漏极，第一电阻436，连接于第一晶体管402的栅极与第一栅极电压源406之间，第二电阻438，连接于第二晶体管414的栅极与第二栅极电压源418之间，第三电阻440，连接于第三晶体管420的栅极与第三栅极电压源422之间，第一基底电压源442，其第一端耦合于第一晶体管402的基底(bulk)，第二基底电压源444，其第一端耦合于第二晶体管414的基底，以及第三基底电压源446，其第一端耦合于第三晶体管420的基底。

在图4中，第一晶体管402、第二晶体管414、第三晶体管420为N型金属氧化物半导体场效晶体管(N-MOSFET)。第一电阻436、第二电阻438、第三电阻440为高阻抗电阻，用来防止在高频操作下，信号由第一晶体管402、第二晶体管414、第三晶体管420的栅极漏至偏压电路中。第一电感式阻抗404是用来辅助阻抗匹配的效果。第二电感式阻抗412是用来在高频操作下，隔离第一晶体管402的漏极与第二晶体管414的源极的高频信号，但又可使得直流电流在两者之间流动。第一电容式阻抗416是用来在高频操作下，使第一晶体管402的漏极与第二晶体管414的栅极导通，但又可以隔绝两者之间的直流电压与电流。第二电容式阻抗424是用来在高频操作下，使得第三晶体管420的栅极的电位接近接地端但是又不影响第三晶体管420的栅极本身的直流电位。第一阻抗426与第二阻抗428为一对匹配阻抗，用来当作输出的匹配阻抗，并使阻抗值可达到设定值。匹配电路408为一般已知的匹配电路，可以不同的方式加以实施。第一基底电压源442、第二基底电压源444、第三基底电压源446为直流电压源，且其第二端可视偏压的需要同时连接于各自耦合的晶体管的源极，或是连接于直流电压源，或是接地。

在低噪声放大器400处于高频操作时，高频信号由输入端410进入，经过匹配电路408与第一晶体管402到达第一晶体管402的漏极。由于金属氧化物半导体场效晶体管本身的特性，第一晶体管402的输入与输出电压会产生接近180度的相位差。在第一晶体管402漏极的信号会通过第一电容式阻抗416到达第二晶体管414的栅极，因此位于第一晶体管402的漏极的信号会与位于第二晶体管414的栅极的信号同相位。再者，由于在第一晶体管402的漏极与第二晶体管414的源极之间存在有第二电感式阻抗412，因此可防止高频信号由第一晶体管402的漏极透过第二晶体管414的源极以及第二晶体管414的通道(channel)到达第二晶体管414的漏极。在第二晶体管414栅极的信号会透过第二晶体管414的共源极配置放大至第二晶体管414的漏极，亦即第一输出端432，且在第一输出端432的信号会与在第二晶体管414栅极的信号之间有接近180度的相位差。因此，在输入端410的信号会与在第一输出端432的信号之间有360度的相位差，亦即在输入端410的信号与在第一输出端432的信号同相位。

同时，位于第一晶体管402的漏极的信号会透过第三晶体管420的共栅极配置加以放大，并输出到第三晶体管420的漏极，亦即输出到第二输出端434。由于第三晶体管420的共栅极配置再加上金属氧化物半导体场效晶体管本身的特性，因此在第三晶体管420源极的信号会与在第三晶体管漏极的信号同相位，亦即在第三晶体管420源极的信号会与在第二输出端434的信号同相位。因此在输入端410的信号系与在第二输出端的信号产生接近180度的相位差，因此在第一输出端432的信号与第二输出端434的信号会有约180度的相位差。原本由输入端410所单端输入的高频信号在二输出端产生了180度的相位差，因而实现了单端输入至差动输出的低噪声放大器。

在图4中，第二晶体管414与第三晶体管420的尺寸与偏压并不一定要相等，且可通过调整第二晶体管414与第三晶体管420的尺寸与偏压来得到所需的线性度、增益(gain)、与180度的相位差。

相较于图1所示的低噪声放大器100，低噪声放大器400除了可节省下低噪声放大器100的转换器102占用的金属绕线面积以外，在相同的直流电压供应与相同的电流之下，本发明的低噪声放大器400具有较高的增益与较低的噪声指针。除此之外，本发明的晶体管组合与图1所示的低噪声放大器100于相同的VDD直流电压之下，均包含两级晶体管的串迭结构，因此其线性度相较于图1所示的低噪声放大器100亦未有减损。

相较于图2所示的差动对晶体管的一端接地的低噪声放大器200，本发明的低噪声放大器400同样的在相同的直流电压供应与相同的电流之下具有较低噪声放大器200更高的增益与更低的噪声指针。且由于本发明的低噪声放大器400包含的第一晶体管402为共源极配置，因此在噪声指针与增益的高频匹配上较低噪声放大器200更精确，设计的复杂度也较低。

相较于图3所示的单端输入至差动输出的低噪声放大器300，本发明的低噪声放大器400包含的第一晶体管402具有与低噪声放大器300包含的第一晶体管302相同的共源极配置，且由于第一晶体管302为双极结性晶体管(bipolar junction transistor，BJT)，因此第一晶体管302的配置是称为共射极配置，因此在增益与噪声指针的高频匹配设计上皆较图2所示的低噪声放大器200来的精确且设计的复杂度也较低。然而，由于在图3中，流经第一晶体管302与第三晶体管312的电流相等，且流经第二晶体管306与第四晶体管314的电流相等，因此低噪声放大器300所使用的电流为流经第一晶体管302与第二晶体管306的电流之和。而本发明的低噪声放大器400中，流经第一晶体管402的电流为流经第二晶体管414与第三晶体管420的电流之和，因此流经第一晶体管402的电流为低噪声放大器400所使用的电流。在同样的低噪声放大器总直流电流的条件之下，本发明的低噪声放大器400包含的第一晶体管402较低噪声放大器300包含的第一晶体管302具有较低噪声与较高增益的表现，这种现象系导因于在相同的总直流电流之下本发明的第一晶体管402相较于低噪声放大器300的第一晶体管302能载有较多的电流所致。再者，对图3的低噪声放大器300的输出信号而言，高频的输入信号系经过第一晶体管302、第二晶体管306、与第四晶体管314的放大，因此在线性度的表现上较为受限，而本发明的低噪声放大器400只经过二级晶体管的放大，因此线性度的表现上限制较低噪声放大器300小。

实施本发明的低噪声放大器所使用的晶体管除了图4所示的N型金属氧化物半导体场效晶体管外，尚可使用P型金属氧化物半导体场效晶体管以及双极结性晶体管等，而图4所示的低噪声放大器400仅为本发明的最佳实施例，亦即将本发明的组件加以替换仍在本发明的范围内，不受图4所示的限制。图5至图7所示即为将本发明的组件加以替换所产生的实施例。

请参阅图5，其为本发明以P型金属氧化物半导体场效晶体管实施的低噪声放大器500的示意图。除了将直流电源430与地准位调换，及将低噪声放大器400包含的N型金属氧化物半导体场效晶体管皆置换为P型金属氧化物半导体场效晶体管(P-MOSFET)以外，低噪声放大器500的结构与本发明的低噪声放大器400几乎相同，亦即只将晶体管402置换为晶体管502，将晶体管414置换为晶体管514，以及将晶体管420置换为晶体管520。晶体管502、514、及514皆为P型金属氧化物半导体场效晶体管。

请参阅图6，其为本发明以NPN双极性晶体管实施的低噪声放大器600的示意图。除了将低噪声放大器400包含的N型金属氧化物半导体场效晶体管皆置换为NPN双极性结晶体管(NPN bipolar junction transistor)以外，低噪声放大器600的结构与本发明的低噪声放大器400几乎相同，亦即只将晶体管402置换为晶体管602，将晶体管414置换为晶体管614，以及将晶体管420置换为晶体管620。晶体管602、614、及614皆为NPN双极性晶体管。

请参阅图7，其为本发明以PNP双极性晶体管实施的低噪声放大器700的示意图。除了将直流电源430与地准位调换，及将低噪声放大器400包含的N型金属氧化物半导体场效晶体管皆置换为PNP双极结性晶体管(PNPbipolar junction transistor)以外，低噪声放大器700的结构与本发明的低噪声放大器400几乎相同，亦即只将晶体管402置换为晶体管702，将晶体管414置换为晶体管714，以及将晶体管420置换为晶体管720。晶体管702、714、及720皆为PNP双极性晶体管。

本发明是使用串迭与串接的结构来实施单端输入差动输出的低噪声放大器，在相同的直流消耗功率与高频操作下，本发明所提供的低噪声放大器是具有高增益与低噪声指针的优点，特别是在高频操作下的特性亦较现有技术所揭露的低噪声放大器较能精确的设计，且在线性度上的表现也与现有技术所揭露的部分低噪声放大器相同，甚至较部分低噪声放大器好。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种串迭与串接式并以单端输入差动输出实施的低噪声放大器，其包含：

第一晶体管；

第一电感式阻抗，其第一端连接于该第一晶体管的源极，且第二端接地；

第一栅极电压源，耦合于该第一晶体管的栅极；

匹配电路，其第一端耦合于该第一晶体管的栅极，第二端接地；

输入端，耦合于该匹配电路的第三端；

第二电感式阻抗，其第一端连接于该第一晶体管的漏极；

第二晶体管，其源极连接于该第二电感式阻抗的第二端；

第一电容式阻抗，其第一端连接于该第一晶体管的漏极，第二端连接于该第二晶体管的栅极；

第二栅极电压源，耦合于该第二晶体管的栅极；

第三晶体管，其源极连接至该第一晶体管的漏极；

第三栅极电压源，耦合于该第三晶体管的栅极；

第二电容式阻抗，其第一端连接至该第三晶体管的栅极，第二端接地；

第一阻抗，其第一端连接于该第二晶体管的漏极；

第二阻抗，其第一端连接于该第三晶体管的漏极；

直流电源，连接于该第一阻抗的第二端与该第二阻抗的第二端；

第一电压输出端，连接于该第二晶体管的漏极；及

第二电压输出端，连接于该第三晶体管的漏极。

2.根据权利要求1所述的低噪声放大器，其中该三晶体管均为N型金属氧化物半导体晶体管。

3.根据权利要求2所述的低噪声放大器，其中该第一晶体管的基底是连接于该第一晶体管的射极。

4.根据权利要求2所述的低噪声放大器，其中该第二晶体管的基底是连接于该第二晶体管的射极，该第三晶体管的基底是连接于该第三晶体管的射极。

5.根据权利要求1所述的低噪声放大器，其中该第一晶体管的基底是接地或直流电压源。

6.根据权利要求1所述的低噪声放大器，其中该第二晶体管的基底是接地或连接于直流电压源，该第三晶体管的基底是接地或连接于直流电压源。

7.根据权利要求2所述的低噪声放大器，还包含：

第一电阻，连接于该第一晶体管的栅极与该第一栅极电压源之间；

第二电阻，连接于该第二晶体管的栅极与该第二栅极电压源之间；及

第三电阻，连接于该第三晶体管的栅极与该第三栅极电压源之间。

8.根据权利要求1所述的低噪声放大器，其中该三晶体管均为NPN双极结性晶体管。

9.根据权利要求8所述的低噪声放大器，其中该第一晶体管的基底是连接于该第一晶体管的射极。

10.根据权利要求8所述的低噪声放大器，其中该第二晶体管的基底是连接于该第二晶体管的射极，该第三晶体管的基底是连接于该第三晶体管的射极。

11.一种串迭与串接式并以单端输入差动输出实施的低噪声放大器，其包含：

第一晶体管；

第一电感式阻抗，其第一端连接于该第一晶体管的漏极；

第一栅极电压源，耦合于该第一晶体管的栅极；

匹配电路，其第一端耦合于该第一晶体管的栅极；

输入端，耦合于该匹配电路的第二端；

第二电感式阻抗，其第一端连接于该第一晶体管的源极；

第二晶体管，其漏极连接于该第二电感式阻抗的第二端；

第一电容式阻抗，其第一端连接于该第一晶体管的源极，第二端连接于该第二晶体管的栅极；

第二栅极电压源，耦合于该第二晶体管的栅极；

第三晶体管，其漏极连接至该第一晶体管的源极；

第三栅极电压源，耦合于该第三晶体管的栅极；

第二电容式阻抗，其第一端连接至该第三晶体管的栅极；

第一阻抗，其第一端连接于该第二晶体管的源极，第二端接地；

第二阻抗，其第一端连接于该第三晶体管的源极，第二端接地；

直流电源，连接于该第一电感式阻抗的第二端、该匹配电路的第三端、与该第二电容式阻抗的第二端；

第一电压输出端，连接于该第二晶体管的源极；及

第二电压输出端，连接于该第三晶体管的源极。

12.根据权利要求11所述的低噪声放大器，其中该三晶体管均为P型金属氧化物半导体晶体管。

13.根据权利要求12所述的低噪声放大器，其中该第一晶体管的基底是连接于该第一晶体管的源极。

14.根据权利要求12所述的低噪声放大器，其中该第二晶体管的基底是连接于该第二晶体管的源极，该第三晶体管的基底是连接于该第三晶体管的源极。

15.根据权利要求11所述的低噪声放大器，其中该第一晶体管的基底是接地或直流电压源。

16.根据权利要求11所述的低噪声放大器，其中该第二晶体管的基底是接地或连接于直流电压源，该第三晶体管的基底是接地或连接于直流电压源。

17.根据权利要求12所述的低噪声放大器，还包含：

第一电阻，连接于该第一晶体管的栅极与该第一栅极电压源之间；

第二电阻，连接于该第二晶体管的栅极与该第二栅极电压源之间；及

第三电阻，连接于该第三晶体管的栅极与该第三栅极电压源之间。

18.根据权利要求11所述的低噪声放大器，其中该三晶体管均为PNP双极结性晶体管。

19.根据权利要求18所述的低噪声放大器，其中该第一晶体管的基底是连接于该第一晶体管的集极。

20.根据权利要求18所述的低噪声放大器，其中该第二晶体管的基底是连接于该第二晶体管的集极，该第三晶体管的基底是连接于该第三晶体管的集极。

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