CN101010665A - 乘法装置 - Google Patents

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Abstract

本发明提供一种乘法装置，求出作为以二进制补码表示的定点数的被乘数与作为以二进制补码表示的定点数的乘数进行乘法运算的积，包括：编码部，基于二阶布斯算法对上述乘数进行编码，输出所取得的多个编码结果；溢出检测部，在上述被乘数与上述乘数同为负的最大值时，检测出溢出发生；以及部分积生成部，生成并输出上述被乘数与上述多个编码结果的每一个之间的多个部分积，和与上述多个部分积的每一个对应的多个修正项。部分积生成部，在溢出检测部检测出溢出的发生时，将上述多个部分积和上述多个修正项中的任一者修正来进行输出，以使乘法运算结果成为正的最大值。

Description

乘法装置
技术领域
本发明涉及进行乘法运算的装置，尤其涉及进行定点数的乘法运算的装置。
背景技术
在进行数字运算处理的LSI中，乘法装置一般都集成在芯片上(onchip)。在要求高精度计算的声音、多媒体等处理中，以定点数进行运算，在乘法运算的结果溢出时，要求进行饱和处理。在定点数的乘法运算中，仅在被乘数和乘数同为负的最大值时，乘法运算结果会发生溢出。在这种情况下，需要将乘法运算结果修正为正的最大值。此处，所谓负的最大值，是指绝对值最大的负数。
图15是表示以往的乘法装置的结构的例子的框图。在该乘法装置中，在进行乘法运算时，溢出检测部914，在被乘数和乘数同为负的最大值时检测出溢出。输出选择器926，通过在检测出溢出的情况下选择饱和值(正的最大值)，在除此之外的情况下选择最终加法部924的输出，来进行乘法结果溢出时的修正(例如，参照专利文献1)。
专利文献1：日本特开平1-267728号公报(图3)
发明内容
在如图15那样的乘法装置中，为了基于溢出检测结果，从最终加法运算的结果和饱和值中选择一者，各个位都需要选择器。在M+1位的被乘数与N+1位的乘数的乘法运算中(M、N为2以上的整数)，在被乘数A和乘数B为带符号的数时，乘法运算的结果变成M+N+1位。因此，作为输出选择器，需要M+N+1个选择器，存在因为溢出处理而导致电路规模增大的问题。
本发明的目的在于，在进行乘法运算的装置中，缩小用于进行溢出处理的电路规模。
本发明是一种乘法装置，求出作为以二进制补码表示的定点数的被乘数与作为以二进制补码表示的定点数的乘数进行乘法运算的积，包括：编码部，基于二阶布斯算法对上述乘数进行编码，输出所取得的多个编码结果；溢出检测部，在上述被乘数与上述乘数同为负的最大值时，检测出溢出的发生；部分积生成部，生成并输出上述被乘数与上述多个编码结果的每一个之间的多个部分积，和与上述多个部分积的每一个对应、用于与对应的部分积相加以取得该部分积的二进制补码的多个修正项；累加部，进行上述多个部分积和上述多个修正项的累加运算，压缩成2个中间积以进行输出；以及最终加法部，进行上述2个中间积的加法运算，将其结果作为乘法运算结果输出，上述部分积生成部，在上述溢出检测部检测出溢出的发生时，将上述多个部分积和上述多个修正项中的任一者修正来进行输出，以使上述乘法运算结果成为正的最大值。
由此，能够在被乘数和乘数同为负的最大值，检测出溢出的发生时，对部分积生成部的输出进行修正，使乘法运算结果成为正的最大值。即便在发生溢出的情况下，也不需要对所求出的乘法运算结果进行处理，因此，能够缩小溢出处理所需要的电路的规模。
优选的是，在上述乘法装置中，上述乘数是N+1(N为2以上的整数)位的数，上述部分积生成部，包括多个第1部分积生成电路，将上述多个编码结果中最高位和最低位以外的编码结果的每一个作为输入，在上述被乘数与所输入的编码结果之间，生成上述多个部分积和上述多个修正项中的、与所输入的编码结果对应的最高位和最低位以外的部分积和修正项；第2部分积生成电路，在上述被乘数与上述多个编码结果中的最高位的编码结果之间，生成上述多个部分积和上述多个修正项中的最高位的部分积和修正项；以及第3部分积生成电路，在上述被乘数与上述多个编码结果中的最低位的编码结果之间，生成上述多个部分积和上述多个修正项中的最低位的部分积和修正项，上述第2部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出0作为上述最高位的修正项，上述第3部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出1作为上述最低位的部分积的低位N-1位的每一位。
由此，能够在检测出溢出的发生时，输出0作为最高位的修正项，输出1作为上述最低位的部分积的低位N-1位的每一位，使乘法运算结果成为正的最大值，因此，能够缩小溢出处理所需要的电路的规模。
优选的是，上述第3部分积生成电路，包括多个选择电路，根据上述被乘数和选择信号，分别生成上述最低位的部分积中的1位；和编码结果修正部，上述编码结果修正部的输出，被作为上述选择信号提供给上述多个选择电路中的、输出上述最低位的部分积的低位N-1位的N-1个选择电路；上述最低位的编码结果，被作为上述选择信号提供给上述多个选择电路中的其他的选择电路，上述编码结果修正部，在由上述溢出检测部检测出溢出发生时，输出能够使得接收该编码结果修正部的输出的选择电路输出1那样的值，在其他情况下，输出上述最低位的编码结果。
由此，只需在第3部分积生成电路中，追加用于在检测出溢出发生时对编码的结果进行修正的编码结果修正部即可。
优选的是，上述第3部分积生成电路，包括多个选择电路，根据上述被乘数和选择信号，分别生成上述最低位的部分积中的1位；和N-1个饱和处理电路，分别对应于上述多个选择电路中的、输出上述最低位的部分积的低位N-1位的N-1个选择电路，上述多个选择电路的每一个，将上述最低位的编码结果用作上述选择信号，上述N-1个饱和处理电路的每一个，在由上述溢出检测部检测出溢出发生时，将上述多个选择电路中对应的选择电路的输出修正为1来进行输出，在其他情况下，使上述对应的选择电路的输出原样输出。
由此，只需在第3部分积生成电路中，追加用于在检测出溢出发生时对最低位的部分积进行修正的N-1个饱和处理电路即可。
优选的是，在上述乘法装置中，上述部分积生成部，包括多个第1部分积生成电路，将上述多个编码结果中最高位以外的编码结果的每一个作为输入，在上述被乘数与所输入的编码结果之间，生成上述多个部分积和上述多个修正项中的、与所输入的编码结果对应的最高位以外的部分积和修正项；和第2部分积生成电路，在上述被乘数与上述多个编码结果中的最高位的编码结果之间，生成上述多个部分积和上述多个修正项中的最高位的部分积和修正项，上述多个第1部分积生成电路的每一个，在由上述溢出检测部检测出溢出发生时，输出2进制数11作为要生成的最高位以外的修正项，上述第2部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出0作为上述最高位的修正项。
由此，能够在检测出溢出发生时，输出0作为最高位的修正项，输出2进制数11作为最高位以外的修正项，使乘法运算结果成为正的最大值。在基于二阶布斯算法对N+1位的乘数进行编码时，修正项的个数为(N+1)/2个，因此，用于对修正项进行修正的电路需要(N+1)/2个，与以往的结构相比，能够缩小溢出处理所需要的电路的规模。
优选的是，在上述乘法装置中，上述部分积生成部，包括多个第1部分积生成电路，将上述多个编码结果中最高位以外的编码结果的每一个作为输入，在上述被乘数与所输入的编码结果之间，生成上述多个部分积和上述多个修正项中的、与所输入的编码结果对应的最高位以外的部分积和修正项；和第2部分积生成电路，在上述被乘数与上述多个编码结果中的最高位的编码结果之间，生成上述多个部分积和上述多个修正项中的最高位的部分积和修正项，上述多个第1部分积生成电路的每一个，在由上述溢出检测部检测出溢出发生时，输出2进制数11作为要生成的最高位以外的部分积的低位2位，上述第2部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出0作为上述最高位的修正项。
由此，能够在检测出溢出发生时，输出0作为最高位的修正项，输出2进制数11作为最高位以外的部分积，使乘法运算结果成为正的最大值，因此，能够缩小溢出处理所需要的电路的规模。
优选的是，上述多个第1部分积生成电路的每一个，包括多个选择电路，根据上述被乘数和选择信号，分别生成该第1部分积生成电路要输出的部分积中的1位；和编码结果修正部，上述编码结果修正部的输出，被作为上述选择信号提供给上述多个选择电路中的、输出上述部分积的低位2位的2个选择电路；上述所输入的编码结果，被作为上述选择信号提供给上述多个选择电路中的其他的选择电路，上述编码结果修正部，在由上述溢出检测部检测出溢出发生时，输出能够使得接收该编码结果修正部的输出的选择电路输出1那样的值，在其他情况下，输出上述所输入的编码结果。
由此，只需在第1部分积生成电路中，追加用于在检测出溢出发生时对编码的结果进行修正的编码结果修正部即可。在基于二阶布斯算法对N+1位的乘数进行编码时，多个第1部分积生成电路生成的部分积的个数为(N+1)/2-1个，因此，编码结果修正部需要(N+1)/2-1个，与以往的结构相比，能够缩小溢出处理所需要的电路的规模。
优选的是，上述多个第1部分积生成电路的每一个，包括多个选择电路，根据上述被乘数和上述所输入的编码结果，分别生成该第1部分积生成电路要输出的部分积中的1位；和2个饱和处理电路，分别对应于上述多个选择电路中的、输出上述部分积的低位2位的2个选择电路，上述2个饱和处理电路的每一个，在由上述溢出检测部检测出溢出发生时，将上述2个选择电路中对应的选择电路的输出修正为1来进行输出，在其他情况下，使上述对应的选择电路的输出原样输出。
由此，只需在第1部分积生成电路中，追加用于在检测出溢出发生时对部分积进行修正的2个饱和处理电路即可。在基于二阶布斯算法对N+1位的乘数进行编码时，多个第1部分积生成电路生成的部分积的个数为(N+1)/2-1个，因此，饱和处理电路需要[(N+1)/2-1]×2＝N-1个，与以往的结构相比，能够缩小溢出处理所需要的电路的规模。
优选的是，在上述乘法装置中，上述部分积生成部，包括多个第1部分积生成电路，将上述多个编码结果中最高位以外的编码结果的每一个作为输入，在上述被乘数与所输入的编码结果之间，生成上述多个部分积和上述多个修正项中的、与所输入的编码结果对应的最高位以外的部分积和修正项；和第2部分积生成电路，在上述被乘数与上述多个编码结果中的最高位的编码结果之间，生成上述多个部分积和上述多个修正项中的最高位的部分积和修正项，上述多个第1部分积生成电路的每一个，在由上述溢出检测部检测出溢出发生时，作为要生成的最高位以外的部分积的自最低位起的第2位输出1，作为要生成的最高位以外的修正项输出1，上述第2部分积生成电路，在由上述溢出检测部检测出溢出发生时，作为上述最高位的修正项输出0。
由此，能够在检测出溢出发生时，使作为最高位的修正项输出0，使作为最高位以外的部分积的从每一个的最低位起的第2位输出1，使作为最高位以外的修正项输出1，使得乘法运算结果成为正的最大值。在基于二阶布斯算法对N+1位的乘数进行编码时，多个第1部分积生成电路生成的部分积和修正项的个数分别为(N+1)/2-1个，因此，为了对部分积和修正项进行修正，作为选择器发挥作用的电路需要1+[(N+1)/2-1]×2＝N个，与以往的结构相比，能够缩小溢出处理所需要的电路的规模。
如上所述，按照本发明，能够缩小进行定点数的乘法运算结果溢出时的处理的电路的规模。因此，能够控制电路面积，谋求电路的低成本化。
附图说明
图1是表示本发明的第1实施方式的乘法装置的结构的框图。
图2是表示第1实施方式的第1部分积生成电路的结构的电路图。
图3是表示第1实施方式的第2部分积生成电路的结构的电路图。
图4是表示第1实施方式的第3部分积生成电路的结构的电路图。
图5是表示第1实施方式的乘法运算的计算例的说明图。
图6是表示第3部分积生成电路的结构的其他例子的电路图。
图7是表示本发明的第2实施方式的第1部分积生成电路的结构的电路图。
图8是表示第2实施方式的乘法运算的计算例的说明图。
图9是表示本发明的第3实施方式的第1部分积生成电路的结构的电路图。
图10是表示第3实施方式的乘法运算的计算例的说明图。
图11是表示图9的第1部分积生成电路的变形例的电路图。
图12表示本发明的第4实施方式的第1部分积生成电路的结构的电路图。
图13是表示第4实施方式的乘法运算的计算例的说明图。
图14是表示本发明的第5实施方式的积和运算(sum of products)装置的结构的框图。
图15是表示以往的乘法装置的结构的例子的框图。
具体实施方式
以下，一边参照附图一边对本发明的实施方式进行说明。
(第1实施方式)
以下，就进行M+1位的被乘数A与N+1位的乘数的乘法运算的情况进行说明(M、N为2以上的整数)。此处，被乘数A和乘数B是以二进制补码表示的带符号的定点数，在其最高有效位的右侧存在小数点，最高有效位表示正或负的符号。在该定点数形式中，正的最大值为0.99...9(各位的值为“011...11”)，负的最大值，是其绝对值为最大的负数，即-1.00...0(各位的值为“100...00”)。
图1是表示本发明的第1实施方式的乘法装置的结构的框图。图1的乘法装置，包括编码部12、溢出检测部14、部分积生成部16、累加部22、以及最终加法部24。
编码部12，基于二阶布斯(Booth)算法对N+1位的乘数B进行编码，将所取得的布斯编码结果BE_0、BE_1、...、BE_L输出至部分积生成部16。布斯编码结果BE_0、BE_L分别是最低位和最高位的布斯编码结果。
溢出检测部14，在被乘数A和乘数B同为负的最大值时，检测出溢出的发生，将该结果作为溢出检测结果OD输出至部分积生成部16。
部分积生成部16，生成被乘数A与布斯编码结果BE_0、BE_1、...、BE_L的每一个之间的多个部分积，以及与这些部分积对应的修正项，输出至累加部22。部分积生成部16，在溢出检测部14检测出溢出的发生时，对上述多个部分积和修正项中的任一者进行修正，使得乘法运算结果成为正的最大值而进行输出。累加部22，进行所生成的多个部分积和修正项的累加运算，压缩成2个中间积，输出至最终加法部24。最终加法部24，进行2个中间积的加法运算，输出所求出的乘法运算结果。
部分积生成部16，包括多个第1部分积生成电路140、第2部分积生成电路160、以及第3部分积生成电路180，其中，上述多个第1部分积生成电路140，生成最高位和最低位以外的部分积、和与这些部分积对应的修正项；第2部分积生成电路160，生成最高位的部分积和修正项；第3部分积生成电路180，生成最低位的部分积和修正项。此处所称的部分积，是指为了取得二进制补码而与修正项相加之前的部分积。修正项，是指为了取得对应的部分积的二进制补码，与该部分积相加的数。
图2是表示第1实施方式的第1部分积生成电路140的结构的电路图。图2的部分积生成电路140，基于最高位和最低位以外的布斯编码结果BE_1、BE_2、...、BE_L-1中的一个(记述为BE_k)，求出部分积PB和修正项CB，将它们进行输出。部分积生成电路140，包括M+1个选择电路142、选择电路144、以及修正项生成电路146，其中M+1个选择电路142，生成部分积PB中的最高有效位以外的位，选择电路144生成部分积PB的最高有效位。
这些选择电路142、144，作为整体，在布斯编码结果为BE_k为1时，选择并输出被乘数A；在布斯编码结果为2时，选择并输出使被乘数A左移1位的值；在为布斯编码结果-1时，选择并输出使被乘数A的各位逻辑反转后的值；在布斯编码结果为-2时，选择并输出使被乘数A左移1位的值的各位逻辑反转后的值；在布斯编码结果为0时，选择并输出“0”。修正项生成电路146，在布斯编码结果BE_k为正或者0时，选择并输出“0”作为二进制补码的修正项CB；在布斯编码结果BE_k为负时，选择并输出“1”作为二进制补码的修正项CB。
图3是表示第1实施方式的第2部分积生成电路160的结构的电路图。图3的部分积生成电路160，基于最高位的布斯编码结果BE_L，求出部分积PC、和修正项CC，将它们进行输出。部分积生成电路160，除了代替修正项生成电路146而具有修正项生成电路166，其他与图2的第1部分积生成电路140同样地构成。
溢出检测部14，在检测出被乘数A和乘数B同为负的最大值时，使溢出检测结果OD为“1”，在其他情况下，使溢出检测结果OD为“0”。修正项生成电路166，在溢出检测结果OD为“1”时，输出“0”  作为二进制补码的修正项CC。此外，修正项生成电路166，在溢出检测结果OD为“0”的情况下，在布斯编码结果BE_L为正或者0时，选择并输出“0”作为二进制补码的修正项CC；在布斯编码结果BE_L为负时，选择并输出“1”作为二进制补码的修正项CC。
图4是表示第1实施方式的第3部分积生成电路180的结构的电路图。图4的部分积生成电路180，基于最低位的布斯编码结果BE_0，求出部分积PA、和修正项CA，将它们进行输出。部分积生成电路180，在图2的第1部分积生成电路140中，还具有编码结果修正部188，使得不是向低位的N-1个选择电路142提供布斯编码结果BE_0，而是提供编码结果修正部188的输出。
编码结果修正部188，在溢出检测结果OD为“1”时，将布斯编码BE_0修正为“-1”，输出至低位的N-1个选择电路142，在溢出检测结果OD为“0”时，将布斯编码结果BE_0原样输出。低位的N-1个选择电路142，基于被乘数A与编码结果修正部188的输出，生成并输出部分积，比上述N-1个选择电路142高位的选择电路142，基于被乘数A和布斯编码结果BE_0，生成并输出部分积。
图5是表示第1实施方式的乘法运算的计算例的说明图。以下，以被乘数A和乘数B各自的位数N+1、N+1都为8的情况来进行说明。对检测出被乘数A和乘数B同为负的最大值的情况进行说明。此时，被乘数A和乘数B，具体地为“10000000”。
乘数B为负的最大值时的最高位和最低位以外的布斯编码结果BE_k为“0”。因此，第1部分积生成电路140，均输出“000000000”作为部分积PB，输出“0”作为修正项CB。
乘数B为负的最大值时的最高位的布斯编码结果BE_L为“-2”。为此，第2部分积生成电路160，PC输出“011111111”作为部分积。溢出检测结果OD为“1”，因此，二进制补码的修正项CC，由修正项生成电路166修正为值“0”。
乘数B为负的最大值时的最低位的布斯编码结果BE_0为“0”。溢出检测结果OD为“1”，因此，编码结果修正部188，将布斯编码结果BE_0修正为“-1”。因此，低位的6个选择电路142，选择使被乘数A逻辑反转的值，作为低位的6位的每一个选择电路142输出“1”。即，第3部分积生成电路180，输出“000111111”作为部分积PA，输出“0”作为修正项CA。
因此，在被乘数A和乘数B同为负的最大值时，如图5那样，从最终加法部24输出“011111111111111”。即，最终加法部24，输出已修正为正的最大值的乘法运算结果，能够取得接近于原本的被乘数A与乘数B的积的值。
图6是表示第3部分积生成电路的结构的其他例子的电路图。图6的部分积生成电路280，在图2的部分积生成电路140中，还具有N-1个饱和处理电路231。饱和处理电路231，例如为“或”门。
N-1个饱和处理电路231，分别与低位的N-1个选择电路142对应。低位的N-1个选择电路142，分别将各自的输出提供给对应的饱和处理电路231。饱和处理电路231，都是在溢出检测结果OD为“1”时输出“1”，在其他情况下原样输出对应的选择电路142的输出。
在被乘数A和乘数B同为负的最大值时，部分积生成电路280输出的部分积PA2为“000111111”，因此，代替图4的部分积生成电路180而使用图6的部分积生成电路280，也能取得同样的乘法运算结果。
(第2实施方式)
图7是表示本发明的第2实施方式的第1部分积生成电路340的结构的电路图。图7的部分积生成电路340，在图2的部分积生成电路140中，代替修正项生成电路146而具有修正项生成电路346。在第2实施方式中，布斯编码结果BE_k，表示最高位以外的布斯编码结果。
第2实施方式，在图1的乘法装置中，代替部分积生成电路140、180而使用部分积生成电路340。对于其他的构成要素，与在第1实施方式中说明的相同，因此省略相关的说明。
修正项生成电路346，在溢出检测结果OD为“1”时，输出2进制数“11”作为二进制补码的修正项CB3。此外，修正项生成电路346，在溢出检测结果OD为“0”的情况下，在布斯编码结果BE_0、BE_k为正或者0时，选择并输出“00”作为二进制补码的修正项CB3；在布斯编码结果BE_0、BE_k为负时，选择并输出“01”作为二进制补码的修正项CB3。部分积生成电路340输出的部分积PB3，与图2的部分积生成电路140输出的部分积PB相同。
图8是表示第2实施方式的乘法运算的计算例的说明图。对检测出被乘数A和乘数B同为负的最大值的情况进行说明。在这种情况下，部分积生成电路340的每一个输出的部分积PB3为“000000000”。而且，修正项生成电路346的每一个，输出“11”作为修正项CB3。因此，如图8那样，部分积PB3、PC与修正项CB3、CC相加所取得的乘法运算的结果，被修正为正的最大值而被输出。
(第3实施方式)
图9是表示本发明的第3实施方式的第1部分积生成电路440的结构的电路图。图9的部分积生成电路440，在图4的部分积生成电路180中，使得不是向最低位的2个选择电路142提供布斯编码结果BE_k，而是提供编码结果修正部188的输出，向比上述最低位的2个选择电路142高位的选择电路142提供布斯编码结果BE_k。在第3实施方式中，布斯编码结果BE_k，表示最高位以外的布斯编码结果。
第3实施方式，在图1的乘法装置中，代替部分积生成电路140、180而使用部分积生成电路440。对于其他的构成要素，与在第1实施方式中说明的相同，因此省略相关的说明。
图10是表示第3实施方式的乘法运算的计算例的说明图。对检测出被乘数A和乘数B同为负的最大值的情况进行说明。在这种情况下，乘数B的最高位以外的布斯编码结果BE_k为“0”。溢出检测结果OD为“1”。因此，编码结果修正部188，将布斯编码结果BE_k修正为“-1”。于是，最低位的2个选择电路142，选择使被乘数A的对应的位逻辑反转后的值，因此，部分积生成电路440，都是输出“000000011”作为部分积PB4，输出“0”作为修正项CB4。因此，如图10那样，部分积PB4、PB与修正项CB4、CC相加所取得的乘法运算结果，被修正为正的最大值而被输出。
图11是表示图9的第1部分积生成电路的变形例的电路图。图11的部分积生成电路540，是在图2的部分积生成电路140中还具有2个饱和处理电路231的电路。饱和处理电路231，例如为“或”门。
2个饱和处理电路231，分别对应于最低位的2个选择电路142，最低位的2个选择电路142，分别将输出提供给对应的饱和处理电路231。饱和处理电路231，都是在溢出检测结果OD为“1”时输出“1”，在溢出检测结果OD为“0”时，将对应的选择电路142的输出原样输出。
在检测出被乘数A和乘数B同为负的最大值时，部分积生成电路540，都是输出“000000011”作为部分积PB5，因此，代替图9的部分积生成电路440而使用图11的部分积生成电路540，也能取得同样的乘法运算结果。
(第4实施方式)
图12是表示本发明的第4实施方式的第1部分积生成电路640的结构的电路图。图12的部分积生成电路640，是在图2的部分积生成电路140中代替修正项生成电路146而具有修正项生成电路646，并且还具有饱和处理电路231的电路。饱和处理电路231，例如为“或”门。在第4实施方式中，布斯编码结果BE_k，表示最高位以外的布斯编码结果。
自最低位起第2位的选择电路142，将自己的输出提供给饱和处理电路231。饱和处理电路231，在溢出检测结果OD为“1”时输出“1”，在溢出检测结果OD为“0”时，将自最低位起第2位的选择电路142输出原样输出。修正项生成电路646，在溢出检测结果OD为“1”时输出“1”作为修正项CB6，在溢出检测结果OD为“0”时，输出与图2的修正项生成电路146相同的值作为修正项CB6。
第4实施方式，在图1的乘法装置中，代替部分积生成电路140、180而使用部分积生成电路640。对于其他的构成要素，与在第1实施方式中说明的相同，因此省略相关的说明。
图13是表示第4实施方式的乘法运算的计算例的说明图。对检测出被乘数A和乘数B同为负的最大值的情况进行说明。在这种情况下，乘数B的最高位以外的布斯编码结果BE_k为0。溢出检测结果OD为“1”，因此，修正项生成电路646和饱和处理电路231输出“1”。即，部分积生成电路640，都是输出“000000010”作为部分积PB6，输出“1”作为修正项CB6。因此，如图13那样，部分积PB6、PB与修正项CB6、CC相加所取得的乘法运算结果，被修正为正的最大值而被输出。
(第5实施方式)
在本实施方式中，对将图1的乘法装置变形而成的乘累加装置进行说明。图14是表示本发明的第5实施方式的积和运算装置的结构的框图。
图14的积和运算装置，求M+1位的被乘数A与N+1位的乘数B之间的积，与加数X的和或差。即，该积和运算装置，进行X±A×B的运算。此处，加数X是以二进制补码表示的带符号的定点数，在其最高有效位的右侧存在小数点，最高有效位表示正或负的符号。
图14的积和运算装置，包括编码部712、溢出检测部14、部分积生成部16、累加部22、定点移位部32、进位保存加法部34、进位传递加法部36、以及选择器38。溢出检测部14、部分积生成部16、以及累加部22，与参照图1说明过的内容相同，因此省略相关的说明。
编码部712，在运算选择信号SL表示要进行积和运算时，与图1的编码部12同样地，基于二阶布斯算法对乘数B进行编码，将所取得的布斯编码结果BE_0、BE_1、...、BE_L输出至部分积生成部16。此外，编码部712，在运算选择信号SL表示要进行积差运算时，基于二阶布斯算法对乘数B进行编码，将所取得的结果的二进制补码作为布斯编码结果BE_0、BE_1、...、BE_L输出至部分积生成部16。
定点移位部32，将从累加部22输出的中间积移位，使得小数点位置与加数X相符，将该结果输出至保存加法部34。选择器38，在运算选择信号SL表示要进行积和运算或积差运算时，选择加数X，在其他情况下，选择“0”，输出至进位保存加法部34。在选择了“0”时，图14的积和运算装置，进行乘法运算(A×B)。
进位保存加法部34，对选择器38的输出、和从定点移位部32输出的2个中间积进行进位保存加法运算，求出2个中间积输出至进位传递加法部36。进位传递加法部36，进行所输入的2个中间积的加法运算，输出所求出的运算结果。
如此，按照图14的积和运算装置，能够响应运算选择信号SL，进行积和运算、积差运算、或者乘法运算。
另外，也可以代替部分积生成电路140、160、180而使用在第1～第4实施方式中说明的其他部分积生成电路。
如上所述，本发明的乘法装置和积和运算装置，在检测出被乘数A和乘数B同为负的最大值时，由部分积生成部对部分积或者修正项进行修正，以使乘法运算结果成为正的最大值。对于所求出的乘法运算结果，不进行用于应对溢出的处理，因此，能够控制电路规模。
产业上的可利用性
本发明，能够缩小进行在定点数的乘法运算结果溢出时的处理的电路的规模，因此，能有效适用于乘法器。尤其能有效适用于内置在为了实现高精度的运算而需要定点数的运算的声音、媒体(Media)处理等的处理器中的乘法器或者积和运算器。
权利要求书(按照条约第19条的修改)
1.(删除)
2.(修改后)一种乘法装置，求出作为以二进制补码表示的定点数的被乘数与作为以二进制补码表示的N+1位定点数的乘数进行乘法运算的积，其中N为2以上的整数，所述乘法装置的特征在于，包括
编码部，基于二阶布斯算法对上述乘数进行编码，输出所取得的多个编码结果；
溢出检测部，在上述被乘数与上述乘数同为负的最大值时，检测出溢出发生；
部分积生成部，生成上述被乘数与上述多个编码结果的每一个之间的多个部分积，和与上述多个部分积的每一个对应、用于与对应的部分积相加以取得该部分积的二进制补码的多个修正项，在上述溢出检测部检测出溢出的发生时，将上述多个部分积和上述多个修正项中的任一者修正来进行输出，以使上述乘法运算结果成为正的最大值；
累加部，进行上述多个部分积和上述多个修正项的累加运算，压缩成2个中间积来进行输出；以及
最终加法部，进行上述2个中间积的加法运算，将其结果作为乘法运算结果输出，
上述部分积生成部，包括
多个第1部分积生成电路，将上述多个编码结果中最高位和最低位以外的编码结果的每一个作为输入，在上述被乘数与所输入的编码结果之间，生成上述多个部分积和上述多个修正项中的、与所输入的编码结果对应的最高位和最低位以外的部分积和修正项；
第2部分积生成电路，在上述被乘数与上述多个编码结果中的最高位的编码结果之间，生成上述多个部分积和上述多个修正项中的最高位的部分积和修正项；以及
第3部分积生成电路，在上述被乘数与上述多个编码结果中的最低位的编码结果之间，生成上述多个部分积和上述多个修正项中的最低位的部分积和修正项，
上述第2部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出0作为上述最高位的修正项，
上述第3部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出1作为上述最低位的部分积的低位N-1位的每一位。
3.根据权利要求2所述的乘法装置，其特征在于：
上述第3部分积生成电路，包括
多个选择电路，根据上述被乘数和选择信号，分别生成上述最低位的部分积中的1位；和
编码结果修正部，
上述编码结果修正部的输出，被作为上述选择信号提供给上述多个选择电路中的、输出上述最低位的部分积的低位N-1位的N-1个选择电路；上述最低位的编码结果，被作为上述选择信号提供给上述多个选择电路中的其他的选择电路，
上述编码结果修正部，
在由上述溢出检测部检测出溢出发生时，输出能够使得接收该编码结果修正部的输出的选择电路输出1那样的值，在其他情况下，输出上述最低位的编码结果。
4.根据权利要求2所述的乘法装置，其特征在于：
上述第3部分积生成电路，包括
多个选择电路，根据上述被乘数和选择信号，分别生成上述最低位的部分积中的1位；和
N-1个饱和处理电路，分别对应于上述多个选择电路中的、输出上述最低位的部分积的低位N-1位的N-1个选择电路，
上述多个选择电路的每一个，将上述最低位的编码结果用作上述选择信号，
上述N-1个饱和处理电路的每一个，在由上述溢出检测部检测出溢出发生时，将上述多个选择电路中对应的选择电路的输出修正为1来进行输出，在其他情况下，使上述对应的选择电路的输出原样输出。
5.(修改后)一种乘法装置，求出作为以二进制补码表示的定点数的被乘数与作为以二进制补码表示的定点数的乘数进行乘法运算的积，其特征在于：包括
编码部，基于二阶布斯算法对上述乘数进行编码，输出所取得的多个编码结果；
溢出检测部，在上述被乘数与上述乘数同为负的最大值时，检测出溢出发生；
部分积生成部，生成上述被乘数与上述多个编码结果的每一个之间的多个部分积，和与上述多个部分积的每一个对应、用于与对应的部分积相加以取得该部分积的二进制补码的多个修正项，在上述溢出检测部检测出溢出的发生时，将上述多个部分积和上述多个修正项中的任一者修正来进行输出，以使上述乘法运算结果成为正的最大值；
累加部，进行上述多个部分积和上述多个修正项的累加运算，压缩成2个中间积来进行输出；以及
最终加法部，进行上述2个中间积的加法运算，将其结果作为乘法运算结果输出，
上述部分积生成部，包括
多个第1部分积生成电路，将上述多个编码结果中最高位以外的编码结果的每一个作为输入，在上述被乘数与所输入的编码结果之间，生成上述多个部分积和上述多个修正项中的、与所输入的编码结果对应的最高位以外的部分积和修正项；和
第2部分积生成电路，在上述被乘数与上述多个编码结果中的最高位的编码结果之间，生成上述多个部分积和上述多个修正项中的最高位的部分积和修正项，
上述多个第1部分积生成电路的每一个，在由上述溢出检测部检测出溢出发生时，输出2进制数11作为要生成的最高位以外的修正项，
上述第2部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出0作为上述最高位的修正项。
6.(删除)
7.(删除)
8.(删除)
9.(删除)

Claims (9)

1.一种乘法装置，求出作为以二进制补码表示的定点数的被乘数与作为以二进制补码表示的定点数的乘数进行乘法运算的积，其特征在于，包括：
编码部，基于二阶布斯算法对上述乘数进行编码，输出所取得的多个编码结果；
溢出检测部，在上述被乘数与上述乘数同为负的最大值时，检测出溢出的发生；
部分积生成部，生成并输出上述被乘数与上述多个编码结果的每一个之间的多个部分积，和与上述多个部分积的每一个对应、用于与对应的部分积相加以取得该部分积的二进制补码的多个修正项；
累加部，进行上述多个部分积和上述多个修正项的累加运算，压缩成2个中间积以进行输出；以及
最终加法部，进行上述2个中间积的加法运算，将其结果作为乘法运算结果输出，
上述部分积生成部，
在上述溢出检测部检测出溢出的发生时，将上述多个部分积和上述多个修正项中的任一者修正来进行输出，以使上述乘法运算结果成为正的最大值。
2.根据权利要求1所述的乘法装置，其特征在于：
上述乘数是N+1位的数，其中N为2以上的整数，
上述部分积生成部，包括
多个第1部分积生成电路，将上述多个编码结果中最高位和最低位以外的编码结果的每一个作为输入，在上述被乘数与所输入的编码结果之间，生成上述多个部分积和上述多个修正项中的、与所输入的编码结果对应的最高位和最低位以外的部分积和修正项；
第2部分积生成电路，在上述被乘数与上述多个编码结果中的最高位的编码结果之间，生成上述多个部分积和上述多个修正项中的最高位的部分积和修正项；以及
第3部分积生成电路，在上述被乘数与上述多个编码结果中的最低位的编码结果之间，生成上述多个部分积和上述多个修正项中的最低位的部分积和修正项，
上述第2部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出0作为上述最高位的修正项，
上述第3部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出1作为上述最低位的部分积的低位N-1位的每一位。
3.根据权利要求2所述的乘法装置，其特征在于：
上述第3部分积生成电路，包括
多个选择电路，根据上述被乘数和选择信号，分别生成上述最低位的部分积中的1位；和
编码结果修正部，
上述编码结果修正部的输出，被作为上述选择信号提供给上述多个选择电路中的、输出上述最低位的部分积的低位N-1位的N-1个选择电路；上述最低位的编码结果，被作为上述选择信号提供给上述多个选择电路中的其他的选择电路，
上述编码结果修正部，
在由上述溢出检测部检测出溢出发生时，输出能够使得接收该编码结果修正部的输出的选择电路输出1那样的值，在其他情况下，输出上述最低位的编码结果。
4.根据权利要求2所述的乘法装置，其特征在于：
上述第3部分积生成电路，包括
多个选择电路，根据上述被乘数和选择信号，分别生成上述最低位的部分积中的1位；和
N-1个饱和处理电路，分别对应于上述多个选择电路中的、输出上述最低位的部分积的低位N-1位的N-1个选择电路，
上述多个选择电路的每一个，将上述最低位的编码结果用作上述选择信号，
上述N-1个饱和处理电路的每一个，在由上述溢出检测部检测出溢出发生时，将上述多个选择电路中对应的选择电路的输出修正为1来进行输出，在其他情况下，使上述对应的选择电路的输出原样输出。
5.根据权利要求1所述的乘法装置，其特征在于：
上述部分积生成部，包括
多个第1部分积生成电路，将上述多个编码结果中最高位以外的编码结果的每一个作为输入，在上述被乘数与所输入的编码结果之间，生成上述多个部分积和上述多个修正项中的、与所输入的编码结果对应的最高位以外的部分积和修正项；和
第2部分积生成电路，在上述被乘数与上述多个编码结果中的最高位的编码结果之间，生成上述多个部分积和上述多个修正项中的最高位的部分积和修正项，
上述多个第1部分积生成电路的每一个，在由上述溢出检测部检测出溢出发生时，输出2进制数11作为要生成的最高位以外的修正项，
上述第2部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出0作为上述最高位的修正项。
6.根据权利要求1所述的乘法装置，其特征在于：
上述部分积生成部，包括
多个第1部分积生成电路，将上述多个编码结果中最高位以外的编码结果的每一个作为输入，在上述被乘数与所输入的编码结果之间，生成上述多个部分积和上述多个修正项中的、与所输入的编码结果对应的最高位以外的部分积和修正项；和
第2部分积生成电路，在上述被乘数与上述多个编码结果中的最高位的编码结果之间，生成上述多个部分积和上述多个修正项中的最高位的部分积和修正项，
上述多个第1部分积生成电路的每一个，在由上述溢出检测部检测出溢出发生时，输出2进制数11作为要生成的最高位以外的部分积的低位2位，
上述第2部分积生成电路，在由上述溢出检测部检测出溢出发生时，输出0作为上述最高位的修正项。
7.根据权利要求6所述的乘法装置，其特征在于：
上述多个第1部分积生成电路的每一个，包括
多个选择电路，根据上述被乘数和选择信号，分别生成该第1部分积生成电路要输出的部分积中的1位；和
编码结果修正部，
上述编码结果修正部的输出，被作为上述选择信号提供给上述多个选择电路中的、输出上述部分积的低位2位的2个选择电路；上述所输入的编码结果，被作为上述选择信号提供给上述多个选择电路中的其他的选择电路，
上述编码结果修正部，
在由上述溢出检测部检测出溢出发生时，输出能够使得接收该编码结果修正部的输出的选择电路输出1那样的值，在其他情况下，输出上述所输入的编码结果。
8.根据权利要求6所述的乘法装置，其特征在于：
上述多个第1部分积生成电路的每一个，包括
多个选择电路，根据上述被乘数和上述所输入的编码结果，分别生成该第1部分积生成电路要输出的部分积中的1位；和
2个饱和处理电路，分别对应于上述多个选择电路中的、输出上述部分积的低位2位的2个选择电路，
上述2个饱和处理电路的每一个，在由上述溢出检测部检测出溢出发生时，将上述2个选择电路中对应的选择电路的输出修正为1来进行输出，在其他情况下，使上述对应的选择电路的输出原样输出。
9.根据权利要求1所述的乘法装置，其特征在于：
上述部分积生成部，包括
多个第1部分积生成电路，将上述多个编码结果中最高位以外的编码结果的每一个作为输入，在上述被乘数与所输入的编码结果之间，生成上述多个部分积和上述多个修正项中的、与所输入的编码结果对应的最高位以外的部分积和修正项；和
第2部分积生成电路，在上述被乘数与上述多个编码结果中的最高位的编码结果之间，生成上述多个部分积和上述多个修正项中的最高位的部分积和修正项，
上述多个第1部分积生成电路的每一个，在由上述溢出检测部检测出溢出发生时，作为要生成的最高位以外的部分积的自最低位起的第2位输出1，作为要生成的最高位以外的修正项输出1，
上述第2部分积生成电路，在由上述溢出检测部检测出溢出发生时，作为上述最高位的修正项输出0。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110688087A (zh) * 2019-09-24 2020-01-14 上海寒武纪信息科技有限公司 数据处理器、方法、芯片及电子设备
CN111258542A (zh) * 2018-11-30 2020-06-09 上海寒武纪信息科技有限公司 乘法器、数据处理方法、芯片及电子设备
CN111752528A (zh) * 2020-06-30 2020-10-09 无锡中微亿芯有限公司 一种支持高效乘法运算的基本逻辑单元
WO2020238889A1 (zh) * 2019-05-30 2020-12-03 浙江大学 一种基于Radix-4编码和差分权重的乘累加电路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8082287B2 (en) * 2006-01-20 2011-12-20 Qualcomm Incorporated Pre-saturating fixed-point multiplier
US7958180B2 (en) * 2007-07-05 2011-06-07 International Business Machines Corporation Multiplier engine
CN116991359B (zh) * 2023-09-26 2023-12-22 上海为旌科技有限公司 Booth乘法器、混合Booth乘法器及运算方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126157A (ja) * 1997-10-24 1999-05-11 Matsushita Electric Ind Co Ltd 乗算方法および乗算回路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111258542A (zh) * 2018-11-30 2020-06-09 上海寒武纪信息科技有限公司 乘法器、数据处理方法、芯片及电子设备
CN111258542B (zh) * 2018-11-30 2022-06-17 上海寒武纪信息科技有限公司 乘法器、数据处理方法、芯片及电子设备
WO2020238889A1 (zh) * 2019-05-30 2020-12-03 浙江大学 一种基于Radix-4编码和差分权重的乘累加电路
CN110688087A (zh) * 2019-09-24 2020-01-14 上海寒武纪信息科技有限公司 数据处理器、方法、芯片及电子设备
CN110688087B (zh) * 2019-09-24 2024-03-19 上海寒武纪信息科技有限公司 数据处理器、方法、芯片及电子设备
CN111752528A (zh) * 2020-06-30 2020-10-09 无锡中微亿芯有限公司 一种支持高效乘法运算的基本逻辑单元
CN111752528B (zh) * 2020-06-30 2021-12-07 无锡中微亿芯有限公司 一种支持高效乘法运算的基本逻辑单元

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