CN100571325C - 一种数据缓存方法、垂直缩放电路及终端 - Google Patents

Abstract

本发明公开了一种数据缓存方法，其中缓存模块中存储有第N行数据，该方法包括：将第N+1行数据中的一个基本数据单元组写入缓存模块；所述写操作完成后，从缓存模块中输出第N+1行数据中最近被写入缓存模块的一个基本数据单元组，以及第N行数据中与该最近被写入缓存模块的基本数据单元组相对应的基本数据单元组；所述输出操作完成后，将第N+1行数据中的下一个基本数据单元组写入第N行数据中已被输出的基本数据单元组所占用空间；依此重复输出操作和写操作，直至将第N+1行数据中的全部基本数据单元写入缓存模块中。本发明有效节省了存储资源，并提高了存储资源的利用率，此外本发明提供了一种垂直缩放电路及终端。

Description

一种数据缓存方法、垂直缩放电路及终端

技术领域

本发明涉及图像数据处理，具体地涉及一种数据缓存方法、垂直缩放电路及终端。

背景技术

在图像处理技术中，通常利用SOC芯片(片上系统)来实现图像数据的处理，例如通过对摄像头(Camera)拍摄的图像进行插值操作来实现对图像的缩放(缩小、放大)功能。图像缩放一般分为两类：非实时图像缩放和实时图像缩放，非实时缩放方法是先将图像存于片外缓存模块(Memory)中，再将图像数据读至SOC芯片中进行插值缩放操作；实时图像缩放则是先对图像完成缩放操作，再将缩放后的图像存储于片外Memory中。

典型的实时图像缩放如图1所示，一般分为两步：水平行缩放和垂直列缩放，即先将原始图像在水平方向上对每行像素进行插值，缩放到要求大小，再将经过水平缩放的图像行数据进行缓存，在垂直方向上插值，进行垂直缩放，从而得到最终大小的图像即目的图像。

具体地，在进行垂直缩放时，现有一种实现方案处理过程如下：将经过水平缩放的图像数据按行存入SRAM缓存区中，SRAM缓存区由多个SRAM组成，每组SRAM存放一行像素数据，每组SRAM的大小由输入每行的数据来决定，当存入两行像素数据后，读出两组SRAM中的像素数据，利用行扫描机制，按一定的插值算法进行插值计算，例如：放大2倍就来回读2次行数据，放大3倍就来回读3次，当连续两行像素数据已经写入前面两组SRAM中并进行插值计算时，第三行的像素数据就写入第三组SRAM中，这样当一二行像素数据之间的插值缩放操作完成时，就可以进行二三行之间的插值缩放操作，进而完成整副图像的缩放，行扫描过程如图2所示。

该实现方案可以采用无极缩放算法，在一定范围内做任意比例的缩放，如1.5倍、2.3倍等等。但由于采用的是一种整行扫描的机制，即在做垂直方向插值时，需要等到两行的象素数据全部缓存后才能进行插值操作，因此需要一个较大的SRAM缓存区，对资源消耗较大。

发明内容

本发明实施例提供一种数据缓存方法，可以减少对存储资源的占用，并提高存储资源的利用率。

本发明实施例提出的数据缓存方法，包括如下步骤：

在第N行数据被存储在缓存模块后，将第N+1行数据中的一个基本数据单元组写入缓存模块；

所述写操作完成后，从缓存模块中输出第N+1行数据中最近被写入缓存模块的一个基本数据单元组，以及第N行数据中与该最近被写入缓存模块的基本数据单元组相对应的基本数据单元组；

所述输出操作完成后，将第N+1行数据中的下一个基本数据单元组写入第N行数据中已被输出的基本数据单元组所占用空间；

继续上述的输出操作和写操作，直至将第N+1行数据中的全部基本数据单元写入缓存模块中。

本发明实施例还提供一种垂直缩放电路，包括行数据缓冲器以及插值器，其中所述行数据缓冲器包括：

写接口模块，用于接收输入的行数据，以及输出写地址信号，并以基本数据单元组的形式输出所述行数据，其中所述行数据包括多个基本数据单元，所述基本数据单元组中至少含有一个基本数据单元；

扫描控制器，用于确定相邻两行数据的读次数；

缓存模块，用于接收所述写接口模块输出的基本数据单元组并根据所述写地址信号进行存储，以及按照所述扫描控制器确定的读次数输出两个相对应的基本数据单元组，所述两个相对应的基本数据单元组包括：一个最近被写入缓存模块的基本数据单元组，一个与所述最近被写入缓存模块的基本数据单元组相对应的、属于所述相邻两行中的上一行的基本数据单元组；

其中，按照所述扫描控制器确定的读次数输出两个相对应的基本数据单元组之后，所述缓存模块根据从所述写接口模块处新接收到的写地址信号将一起新接收到的基本数据单元组存入所述上一行中被输出的基本数据单元组所占用空间；

所述插值器，用于对所述缓存模块输出的所述两个相对应的基本数据单元组进行插值运算。

本发明实施例还提供一种终端，所述终端包括有图像处理模块，所述图像处理模块包括有前述垂直缩放电路。

本发明实施例提供的方法将缓存模块中已有的部分数据读出后，将所述被读出数据所占用的空间分配给新写入的数据，有效节省了存储资源，并且由于存储空间可以反复利用，提高了存储资源的利用率。

附图说明

图1是现有技术中图像缩放过程示意图；

图2是现有技术中图像缩放时行扫描示意图；

图3是本发明实施例提供的数据缓存方法示意图；

图4是本发明实施例中缓存模块中数据的存储结构图；

图5是本发明一个实施例提供的行数据缓存器结构示意图；

图6是本发明另一个实施例提供的行数据缓存器结构示意图；

图7是本发明又一个实施例提供的行数据缓存器结构示意图；

图8是本发明实施例提供的一个垂直缩放电路结构示意图。

具体实施方式

本发明实施例可以理解为，对行数据进行缓存时，由于行数据包括多个基本数据单元，可以在缓存模块存储有第N(N≥1)行数据后，将第N+1行数据中的一个基本数据单元组写入缓存模块，所述基本数据单元组中至少包含一个基本数据单元；从缓存模块中读出第N+1行数据中最近被写入缓存模块的一个基本数据单元组，以及第N行数据中对应的基本数据单元组；将第N+1行数据中的下一个基本数据单元组写入第N行数据中已被读出的基本数据单元组所占用空间；如此执行，直至将第N+1行数据中的全部基本数据单元写入缓存模块中。

下面结合附图对本发明实施例的具体实现过程做进一步的介绍。

请参阅图3所示，图3揭示了本发明实施例提供的行数据缓存方法，在缓存模块中已存储有第N行数据后，具体可以包括如下步骤：

步骤101，将第N+1行数据中的一个基本数据单元组写入缓存模块；

第N+1行数据为第N行数据的下一行，基本数据单元组至少包含一个基本数据单元。本实施例可以适用于图像数据处理，在具体应用时，例如在传输总线为AHB总线(先进高性能总线)时，考虑到AHB总线一个突发传输为16个字(word)，可以将基本单元的大小设置为16个字，一个基本数据单元组中可以仅包含一个基本数据单元。

步骤102，所述写操作完成后，从缓存模块中输出第N行及第N+1行数据中相对应的两个基本数据单元组，所述相对应的两个基本数据单元组指的是输出数据之后，进行下一个环节处理时所需要利用到的数据。

在输出所述两个基本数据单元组时，可以是输出第N+1行数据中最近被写入缓存模块的一个基本数据单元组，以及第N行数据中与该最近被写入缓存模块的基本数据单元组相对应的基本数据单元组，例如可以为第N行中最早被保存的基本数据单元组。

请一并参阅图4，图4揭示了缓存模块中数据的存储结构。以一个基本数据单元组中仅包含一个基本数据单元为例，在N等于2时，缓存模块中保存有第2行数据的各个基本数据单元2.1、2.2......2.K(K≥1)，第3行数据中最新被写入的基本数据单元为3.1，那么本次输出的数据可以为基本数据单元3.1，以及和3.1相对应的位于第2行中的基本数据单元2.1。

对相邻两行，输出次数可能是一次，也可能是多次，如果输出出次数为多次，那么这相邻两行中的每一个基本数据单元都要被输出多次。

步骤103，所述输出操作完成后，将第N+1行数据中的下一个基本数据单元组写入第N行数据中已被读出的基本数据单元组所占用空间；

结合图4，可以得知在接收到写命令后，将第3行数据中的基本数据单元3.2写入基本数据单元2.1原来所占用的空间。

步骤104，判断第N+1行数据是否全部写入缓存模块，在判断结果为否时，返回步骤102；在判断结果为是时，第N+1行数据中的全部基本数据单元已写入缓存模块，这时可以进一步执行步骤105；

步骤105，从缓存模块中读出第N+1行数据中的最后一个基本数据单元组，以及第N行数据中的最后一个基本数据单元组。

上面的步骤102至104揭示了一个不断读出第N行中基本数据单元，以及不断写入第N+1行中基本数据单元的过程。如图4所示，在第3行数据中最后一个基本数据单元被写入缓存模块后，缓存模块中保存的数据为2.k、3.1、3.2......3.k，第3行数据全部被存储在缓存模块中。

此时，由于基本数据单元2.k还保存在缓存模块中，可以执行步骤105进一步读出基本数据单元2.k以及基本数据单元3.k。

依此类推，可以将第N+2行、第N+3行......数据依次写入缓存模块中，并不断读出；而在写入第1行数据时，可以是直接将第1行中的全部基本数据单元写入缓存模块202。

上面只对一个基本数据单元组中仅包含一个基本数据单元这种情形做出了说明，此外也可以根据需要在基本数据单元组中灵活设置多个基本数据单元，只需保证第N行中被读出的基本数据单元组所占用空间能够写入第N+1行中下一个基本数据单元组即可，对普通技术人员来讲不难实现。

本实施例提供的数据缓存方法，可以应用于图像数据处理方案中，也可以应用于其它缓存数据的场合，特别是接收数据和输出数据速率不一致的场合，由于本发明实施例只需要缓存一行数据以及一个基本数据单元组，相较于现有技术中需要为行数据分配多个SRAM组，有效节省了存储空间，提高了存储资源的利用率。

请参阅图5所示，图5揭示了本发明一个实施例提供的行数据缓存器结构。所述行数据缓存器包括写接口模块201、缓存模块202以及扫描控制器203。

其中写接口模块201用于接收行数据，所述行数据包括多个基本数据单元，以及以基本数据单元组的形式输出所述行数据，并输出写地址信号，所述基本数据单元组中至少含有一个基本数据单元；

缓存模块202用于接收所述写接口模块输出的基本数据单元组并根据写接口模块201提供的写地址信号进行存储；

扫描控制器203用于确定相邻两行数据的读次数；

缓存模块202按照扫描控制器203确定的读次数输出两个相对应的基本数据单元组，所述两个相对应的基本数据单元组一个属于所述相邻两行中的上一行，例如第N行；另一个属于所述相邻两行中的下一行，例如第N+1行；

这两个相对应的基本数据单元组可以是第N+1行数据中最近被写入缓存模块的一个基本数据单元组，以及第N行数据中与该最近被写入缓存模块的基本数据单元组相对应的基本数据单元组。

对相邻两行，输出次数可能是一次，也可能是多次，如果输出出次数为多次，那么这相邻两行中的每一个基本数据单元都要被输出多次。在输出所述两个相对应的基本数据单元组的操作完成后，这里的输出操作，在输出次数为一次时，指的是一次输出，在输出次数为多次时，指的是多次输出。

在输出操作完成后，所述缓存模块202将从所述写接口模块201处新接收到基本数据单元组、即第N+1行中下一个基本数据单元组根据写接口模块201一起提供的写地址信号，存入所述第N行中被输出的基本数据单元组所占用空间。

在写入第1行数据时，可以是直接将第1行中的全部基本数据单元写入缓存模块202；在第一行数据全部被写入后，再逐步写入第2行数据中的基本数据单元组。

本实施例中，缓存模块202可以利用双端口SRAM或其它具有双端口功能的存储器来实现。

请参阅图6所示，图5揭示了本发明另一个实施例提供的行数据缓存器结构。与图5相比，缓存模块202更换为第一缓存单元2021以及第二缓存单元2022。其中第一缓存单元2021用于接收所述写接口模块201输出的基本数据单元组并根据写接口模块201提供的写地址信号进行存储，具体应用时可以为单端口SRAM或者其它单端口存储器；第二缓存单元2022用于存储所述第一缓存单元2021中输出的两个相对应的基本数据单元组，并将所述两个相对应的基本数据单元组按照扫描控制器203确定的读次数输出，具体应用时可以为1个buffer(缓冲器)或2个buffer，当然也可以选用其它与buffer功能类似的存储器；扫描控制器203用于确定所述相邻两行数据的读次数；所述两个相对应的基本数据单元组一个属于相邻两行中的上一行，例如第N行；另一个属于所述相邻两行中的下一行，例如第N+1行。

请再次参阅图4，还是以一个基本数据单元组仅包含一个基本数据单元为例，假定第一缓存单元2021中保存的基本数据单元为2.1、2.2......2.k和3.1，则第二缓存单元2022中存储的为基本数据单元为2.1和3.1，在第二缓存单元2022为1个buffer时，该buffer存储的基本数据单元为2.1和3.1，在第二缓存单元2022为2个buffer时，一个用于存储基本数据单元为2.1，另一个用于存储基本数据单元为3.1。

相应地，在第二缓存单元2021存储所述两个相对应的基本数据单元组后，写接口模块201继续向第一缓存单元2021输出新的基本数据单元组即第N+1行中的下一个基本数据单元3.2，第一缓存单元2021接收所述新的基本数据单元组3.2，并根据一起接收到的写地址信号将基本数据单元组3.2写入第N行中基本数据单元2.1组所占用空间。

在第二缓存单元2022中输出所述两个相对应的基本数据单元组的操作完成后，写接口模块201停止向第一缓存单元2021输出数据，此时第一缓存单元2021向第二缓存单元2022输出新的基本数据单元组3.2及其对应的基本数据单元组2.2，第二缓存单元2022存储基本数据单元组3.2及基本数据单元组2.2。

请参阅图7所示，图7揭示了本发明又一个实施例提供的行数据缓存器结构。与图6相比，增加了读控制器204，以及选择器205(MUX)。

所述写接口模块201除用于输出行数据和写地址信号给第一缓存单元2021之外，还进一步用于输出控制信号给第一缓存单元2021，其中所述控制信号用于控制第一缓存单元2021接收数据或者输出数据。

读控制器204用于输出读地址信号给第一缓存单元2021，并在所述控制信号用于控制第一缓存单元输出数据时触发所述扫描控制器203；

选择器205用于根据所述控制信号选择将读地址信号或写地址信号传送给所述第一缓存单元；

第一缓存单元2021用于接收所述写接口模块201输出的基本数据单元组并存储或者输出已存储的相对应的基本数据单元组。

扫描控制器203用于确定所述相邻两行数据的读次数；

第二缓存单元2022用于存储所述第一缓存单元2021中输出的两个相对应的基本数据单元组并按照所述读次数输出；所述两个相对应的基本数据单元组一个属于相邻两行中的上一行，例如第N行；另一个属于所述相邻两行中的下一行，例如第N+1行。

扫描控制器203在所述第二缓存单元2022完成输出所述两个相对应的基本数据单元组后，触发所述读控制器204。

例如可以设置控制信号在高电平1时，为读信号，用于控制第一缓存单元2021输出数据，控制信号在低电平0时，为写信号，用于控制第一缓存单元2021接收数据。相应地，控制信号为0时，写接口模块输出写地址信号和数据信号，选择器205选通写地址信号这条路，这样第一缓存单元2021就能接收写接口模块201输出的行数据；控制信号为1时，读控制器204输出读地址信号，并触发扫描控制器203，选择器205选通读地址信号这条路，这样第一缓存单元2021就能输出数据，确切的说两个相对应的基本数据单元组，至第二缓存单元2022。

扫描控制器203确定所述两个相对应的基本数据单元组所在的相邻两行数据的读次数后，第二缓存单元2022按照所述读次数输出所述两个相对应的基本数据单元组；在所述第二缓存单元2022完成输出所述两个相对应的基本数据单元组后，扫描控制器203触发所述读控制器204。

请参阅图8所示，图8揭示了本发明实施例提供的一个垂直缩放电路结构。所述垂直缩放电路包括行数据缓冲器20以及插值器30。其中行数据缓冲器20与图7中一样，包括写接口模块201、第一缓存单元2021、第二缓存单元2022、扫描控制器203、读控制器204以及选择器205。

在进行垂直缩放时，与图3所示的实施例相比，在缓存模块输出第N+1行及第N行中两个相对应的基本数据单元组后，插值器就会对这两个相对应的基本数据单元组进行垂直插值计算，这样当第N+1行中基本数据单元全部写入缓存模块后，缓存模块也输出了第N+1行及第N行中大部分数据，插值器也相应的对这些输出数据完成了插值计算，最后还需要输出第N+1行数据中的最后一个基本数据单元组，以及第N行数据中的最后一个基本数据单元组，并对这两个基本数据单元组进行垂直插值运算，这样就完成了对第N+1行及第N行的垂直插值运算，从而实现了垂直缩放。

具体的，各模块工作如下：

写接口模块201除用于输出行数据和写地址信号给第一缓存单元2021之外，还进一步用于输出控制信号给第一缓存单元2021，其中所述控制信号用于控制第一缓存单元2021接收数据或者输出数据。

读控制器204用于输出读地址信号给第一缓存单元2021，并在所述控制信号用于控制第一缓存单元输出数据时触发所述扫描控制器203；

选择器205用于根据所述控制信号选择将读地址信号或写地址信号传送给所述第一缓存单元；

第一缓存单元2021用于接收所述写接口模块201输出的基本数据单元组并存储或者输出已存储的相对应的基本数据单元组。

扫描控制器203用于确定所述相邻两行数据的读次数；

第二缓存单元2022用于存储所述第一缓存单元2021中输出的两个相对应的基本数据单元组并按照所述读次数输出至插值器30；所述两个相对应的基本数据单元组一个属于相邻两行中的上一行，例如第N行；另一个属于所述相邻两行中的下一行，例如第N+1行。

扫描控制器203在所述第二缓存单元2022完成输出操作即输出所述两个相对应的基本数据单元组后，触发所述读控制器204。

插值器30对第二缓存单元2022输出的所述两个相对应的基本数据单元组进行插值操作，得到垂直缩放后的数据。

垂直缩放电路中的缓冲器20除可以采用图7所示结构外，也可以采用图5、图6所示的结构。

本发明实施例提供的垂直缩放电路可以应用于图像的缩放操作，属于图像处理模块的一部分。进一步地本发明实施例还提供了一种终端，所述终端可以为便携式电子设备，例如移动电话、数码相机等。以移动电话为例，该移动电话可以包括图像处理模块，该图像处理模块进一步包括有垂直缩放电路，该垂直缩放电路可以采用图8所示的结构或根据本发明实施例得到的其它结构。

本发明实施例提供的方案将缓存模块中原有的部分数据读出后，将所述被读出数据所占用的空间分配给新写入的数据，有效节省了存储资源，并且由于存储空间可以反复利用，提高了存储资源的利用率。

此外本发明实施例提供的方案在垂直方向上进行图像数据处理时，由于存储空间的减小，可以缩小图像处理芯片面积，因而应用范围广泛，可以适用于各种终端，例如移动电话等。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1、一种数据缓存方法，其特征在于，应用于图像数据处理，所述数据包括多行数据，缓存模块中存储有第N行数据，该方法包括：

a、将第N+1行数据中的一个基本数据单元组写入缓存模块，所述基本数据单元组中至少包含一个基本数据单小元，其中N为大于等于1的正整数；

b、所述写操作完成后，从缓存模块中输出第N+1行数据中最近被写入缓存模块的一个基本数据单元组，以及第N行数据中与该最近被写入缓存模块的基本数据单元组相对应的基本数据单元组；

c、所述输出操作完成后，将第N+1行数据中的下一个基本数据单元组写入第N行数据中已被输出的基本数据单元组所占用空间；

d、继续执行步骤b、c，直至将第N+1行数据中的全部基本数据单元写入缓存模块中。

2、如权利要求1所述的方法，其特征在于，所述将第N+1行数据中的全部基本数据单元写入缓存模块中之后还包括：

从缓存模块中读出第N+1行数据中的最后一个基本数据单元组，以及第N行数据中最后一个尚未被读出的基本数据单元组。

3、一种数据处理方法，其特征在于，应用于图像数据处理，所述数据包括多行数据，缓存模块中存储有第N行数据，该方法包括：

a、将第N+1行数据中的一个基本数据单元组写入缓存模块，所述基本数据单元组中至少包含一个基本数据单元；

b所述写操作完成后，从缓存模块中输出第N+1行数据中最近被写入缓存模块的一个基本数据单元组，以及第N行数据中与该最近被写入缓存模块的基本数据单元组相对应的基本数据单元组；

以及对所述输出的第N+1行及第N行中两个基本数据单元组进行垂直插值运算；

c、所述输出操作完成后，将第N+1行数据中的下一个基本数据单元组写入第N行数据中已被输出的基本数据单元组所占用空间；

d、继续执行步骤b、c，直至将第N+1行数据中的全部基本数据单元写入缓存模块中；

e、从缓存模块中输出第N+1行数据中的最后一个基本数据单元组，以及第N行数据中的最后一个基本数据单元组，并对这两个基本数据单元组进行垂直插值运算。

4、一种垂直缩放电路，其特征在于，应用于图像数据处理，包括：行数据缓冲器以及插值器，

其中所述行数据缓冲器包括：

写接口模块，用于接收输入的行数据，以及输出写地址信号，并以基本数据单元组的形式输出所述行数据，其中所述行数据包括多个基本数据单元，所述基本数据单元组中至少含有一个基本数据单元；

扫描控制器，用于确定相邻两行数据的读次数；

缓存模块，用于接收所述写接口模块输出的基本数据单元组并根据所述写地址信号进行存储，以及按照所述扫描控制器确定的读次数输出两个相对应的基本数据单元组，所述两个相对应的基本数据单元组包括：一个最近被写入缓存模块的基本数据单元组，一个与所述最近被写入缓存模块的基本数据单元组相对应的、属于所述相邻两行中的上一行的基本数据单元组；

其中，按照所述扫描控制器确定的读次数输出两个相对应的基本数据单元组之后，所述缓存模块根据从所述写接口模块处新接收到的写地址信号将一起新接收到的基本数据单元组存入所述上一行中被输出的基本数据单元组所占用空间；

所述插值器，用于对所述缓存模块输出的所述两个相对应的基本数据单元组进行插值运算。

5、如权利要求4所述的垂直缩放电路，其特征在于，所述缓存模块为双端口SRAM。

6、如权利要求4所述的垂直缩放电路，其特征在于，

所述缓存模块具体包括：

第一缓存单元，用于接收所述写接口模块输出的基本数据单元组并根据所述写地址信号进行存储；

第二缓存单元，用于存储所述第一缓存单元中输出的两个相对应的基本数据单元组，以及按照所述扫描控制器确定的读次数输出两个相对应的基本数据单元组至所述插值器；

其中，在所述第一缓存单元输出所述两个相对应的基本数据单元组后，所述第一缓存单元根据从所述写接口模块处新接收到的写地址信号将一起新接收到的基本数据单元组存入所述上一行中被输出的基本数据单元组所占用空间。

7、如权利要求6所述的垂直缩放电路，其特征在于，所述第一缓存单元为单端口SRAM。

8、如权利要求6或7所述的垂直缩放电路，其特征在于，

所述写接口模块进一步用于输出控制信号给所述第一缓存单元，其中所述控制信号用于控制所述第一缓存单元接收数据或者输出数据；

所述行数据缓冲器还包括：

读控制器，用于输出读地址信号给第一缓存单元，并在所述控制信号控制第一缓存单元输出数据时触发所述扫描控制器；

选择器，用于根据所述控制信号选择将读地址信号或写地址信号传送给所述第一缓存单元；

所述扫描控制器进一步用于在所述第二缓存单元完成输出所述两个相对应的基本数据单元组后，触发所述读控制器。

9、一种终端，其特征在于，包括有图像处理模块，所述图像处理模块包括有垂直缩放电路，所述垂直缩放电路包括：

写接口模块，用于接收输入的行数据，以及输出写地址信号，并以基本数据单元组的形式输出所述行数据，其中所述行数据包括多个基本数据单元，所述基本数据单元组中至少含有一个基本数据单元；

扫描控制器，用于确定相邻两行数据的读次数；

缓存模块，用于接收所述写接口模块输出的基本数据单元组并根据所述写地址信号进行存储，以及按照所述扫描控制器确定的读次数输出两个相对应的基本数据单元组，所述两个相对应的基本数据单元组包括：一个最近被写入缓存模块的基本数据单元组，一个与所述最近被写入缓存模块的基本数据单元组相对应的、属于所述相邻两行中的上一行的基本数据单元组；

其中，按照所述扫描控制器确定的读次数输出两个相对应的基本数据单元组之后，所述缓存模块根据从所述写接口模块处新接收到的写地址信号将一起新接收到的基本数据单元组存入所述上一行中被输出的基本数据单元组所占用空间；

所述插值器，用于对所述缓存模块输出的所述两个相对应的基本数据单元组进行插值运算。

10、如权利要求9所述的终端，其特征在于，所述终端为便携式电子设备。

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