CN100571234C - 应用在无线接收装置的ask解调器及方法 - Google Patents

Abstract

一种应用在无线接收装置的ASK解调器及方法，包含：无线接收装置包含一LC振荡器接收一RF信号，一第一打线垫连接LC振荡器，根据RF信号输出一第一电压，一第二打线垫连接LC振荡器，根据RF信号输出一第二电压，一整流器根据第一及第二电压产生一第三电压，一电荷泵根据第三电压输出一第四电压，一稳压器根据第四电压产生一第五电压，ASK解调器包括：一比较电路，根据一第一信号、一第二信号、一第三信号、一第四信号、一第五信号及一第六信号解调第三电压产生一数字信号；以及一信号产生器，根据一时钟脉冲及数字信号产生第一信号、第二信号、第三信号、第四信号、第五信号及第六信号。达到降低功率消耗及提高可靠度的目的。

Description

应用在无线接收装置的ASK解调器及方法

技术领域

本发明是有关一种应用在无线接收装置的ASK解调器及方法，特别是关于一种低功率且更可靠的ASK解调器及方法。

背景技术

图1是现有的无线接收装置100，其中由电感L及电容C所组成的振荡器102接收由发射端所发出的RF信号，打线垫104及106分别连接振荡器102的两端，根据所接收的RF信号产生两个反相的电压V1及V2，整流器108根据电压V1及V2产生电压Vrec给稳压器110及ASK解调器112，稳压器110根据电压Vrec输出稳定的电源电压Vreg给ASK解调器112，随而ASK解调器112解调电压Vrec以得到数字信号Dout。图2是图1中ASK解调器112的示例，其中电压Vrec经滤波器114连接至放大器116中晶体管M1的栅极，电压Vrec经放大器116放大后连接至滤波器118及比较器120的非反相输入端，放大后的电压Vrecl经滤波器118产生电压Vavg至比较器120的反相输入端，比较器120根据电压Vavg解调电压Vrecl产生数字信号Dout，如图3所示，其中波形122是电压Vrecl，波形124是电压Vavg。

然而，电压Vavg是电压Vrecl的平均值，因此当电压Vrecl连续出现多个低准位时，将使电压Vavg的准位非常接近电压Vrecl的低准位，如图4所示，其中波形126是电压Vrecl，波形128是电压Vavg，因而容易将低准位的电压Vrecl误判为高准位，同样地，当电压Vrecl连续出现多个高准位时，也容易出现将高准位的电压Vrecl误判为低准位的情况，换句话说，电压Vavg准位易受到输入数据内容影响，导致无法保持在比较器的理想输入偏压点，因而降低了比较的准确度。另外，现有的ASK解调器112是利用RC滤波器118来产生电压Vavg，然而目前集成电路工艺技术无法有效控制电阻及电容等元件的绝对值，往往误差甚大而造成了Vavg不准。此外，现有的ASK解调器112所使用的比较器120大都为连续直流偏压设计，因而造成较大的功率消耗。

发明内容

本发明的目的在于，提供一种应用在无线接收装置的ASK解调器及方法，降低功率消耗及提高可靠度。

为实现上述目的，本发明提供了：一种无线接收装置，无线接收装置包含一LC振荡器接收一RF信号，一第一打线垫(PAD)连接所述LC振荡器，根据所述RF信号输出一第一电压，一第二打线垫连接所述LC振荡器，根据所述RF信号输出一第二电压，一整流器根据第一及第二电压产生一第三电压，一电荷泵根据第三电压输出一第四电压，一稳压器根据第四电压产生一第五电压，

ASK解调器包括：一比较电路，根据第一信号、第二信号、第三信号、第四信号、第五信号及第六信号解调第三电压产生一数字信号；以及一信号产生器，根据一时钟脉冲及数字信号产生第一信号、第二信号、第三信号、第四信号、第五信号及第六信号。

时钟脉冲是根据所述第一电压、第二及第五电压产生的。

比较电路包括：一取样电路，取样第三电压产生一第六电压；一第一电容，连接在第六电压及一第一节点之间，储存第六电压；一第二电容，连接在第六电压及一第二节点之间，储存第六电压；一差分放大器，根据一第一共模电压、第五信号及第六信号解调第六电压，输出数字信号；第一开关，连接在第一节点及一第二共模电压之间，受控于与第一信号相关的第七信号及第八信号；第二开关，连接在第一节点及差分放大器之间，受控于与第二信号相关的第九信号及第十信号；第三开关，连接在第二节点与第二共模电压之间，受控于与第三信号相关的第十一信号及第十二信号；以及第四开关，连接在第二节点与差分放大器之间，受控于与第四信号相关的第十三信号及第十四信号；其中，当第一开关及第四开关导通，第二开关及第三开关截止时，第六电压储存在第一电容；当第一开关及第四开关截止，第二及第三开关导通时，第六电压储存在第二电容。

本发明还提供了：一种应用在无线接收装置的ASK解调方法，其特征在于，所述无线接收装置的一LC振荡器接收一RF信号，一第一打线垫连接所述LC振荡器，根据所述RF信号输出一第一电压，一第二打线垫连接LC振荡器，根据RF信号输出一与第一电压反相的第二电压，一整流器根据第一电压及第二电压产生一第三电压，一电荷泵根据第三电压输出一第四电压，一稳压器根据第四电压产生一第五电压，ASK解调方法包括下列步骤：在第三电压的准位改变时，取样第三电压得到一第六电压；以及比较器根据信号产生器产生的第一信号、第二信号、第三信号、第四信号、第五信号及第六信号，轮流储存第六电压至一第一电容及一第二电容，进而供应给差分放大器以解调第三电压产生一数字信号。

本发明还提供了：一种ASK解调方法，其特征在于，包括下列步骤：检测所接收的第一信号中是否有一开始指令；以及在检测到所述的开始指令时，根据至少一第二信号取样及储存第一信号产生一第一参考电压或一第二参考电压，以解调第一信号；其中，当以第一参考电压解调第一信号时，更新第二参考电压，当以第二参考电压解调第一信号时，更新第一参考电压。

平移至少一第二信号。还包括确认解调后的数据是否正确。

本发明的有益效果在于，降低功率消耗及提高可靠度。

附图说明

图1是现有的无线接收装置；

图2是图1中ASK解调器的示例；

图3是电压VREC1、电压Vavg的波形；

图4是电压VREC1、电压Vavg的波形；

图5是应用本发明ASK解调器的无线接收装置；

图6A是图5中含时钟脉冲ASK解调器224的详细架构；

图6B是图5中时钟脉冲产生器216及ASK解调器218的详细架构；

图6C是图6B中前置时钟脉冲产生器314的详细架构；

图6D是图6B中除十六及八产生器308的详细架构；

图6E是图6B中后置时钟脉冲产生器316的详细架构；

图6F是图6E中除十六及八级缓存器的详细架构；

图6G是图6E中步骤监控器31614的详细架构；

图6H是图6F中检查器604的详细架构；

图6I是图6F中数据帧指示器606的详细架构；

图6J是图6E中电容切换指示器31612的详细架构；

图6K是图6G中计数器724的详细架构；

图7是图5中比较电路的实施例；

图8是图7中差分放大器412的实施例；

图9显示图7中各信号之间的关系；

图10是图6及图7中各信号的时序图；

图11是图6及图7中各信号的时序图；

图12是图5中电路200的仿真波形图；

图13显示一信息帧格式；

图14显示一起始信息子帧；

图15显示一字信息子帧；

图16显示一结束信息子帧；

图17A是ASK解调器218的状态机流程；以及

图17B是ASK解调器218的状态机流程。

ASK解调器112    DMOD电路2244    Hcmpp电路2162

HDLY10电路302             电压Vreg的波形122         电压Vavg的波形124

电压Vreg的波形126         电压Vavg的波形128         D型正反器320

信号Tc64的波形500         信号Tc128的波形502        信号ZER1的波形504

信号EVA1的波形506         信号ZER2的波形508         信号EVA2的波形510

信号LTEN1的波形512        信号LTEN2的波形514

数字信号CMPUT的波形516

具体实施方式

图5是应用本发明ASK解调器218的无线接收装置200，其中由电感L及电容C组成的振荡器202接收由发射端所发出的RF信号，打线垫204及206分别连接振荡器202的两端，根据所接收的RF信号分别产生反相的电压V1及V2，整流器208接收电压V1及V2以产生电压Vrec，电荷泵210根据电压Vrec输出电压Vpmp，稳压器212再根据电压Vpmp产生稳定的电压源Vreg，电压监视及重置电路214检测电压Vreg，当电源电压Vreg达到一定值时，激活ASK解调器218。在含时钟脉冲ASK解调器224中，时钟脉冲产生器216根据电压V1及V2以及电压Vreg产生时钟脉冲Fcarrier给信号产生器222，比较电路220根据信号产生器222所供应的信号ZER1、ZER2、EVA1、EVA2、LTEN1及LTEN2解调电压Vrec产生数字信号cmput，信号产生器222根据时钟脉冲Fcarrier及数字信号cmput产生信号ZER1、ZER2、EVA1、EVA2、LTEN1及LTEN2。

图6A是图5中含时钟脉冲ASK解调器224的详细架构，其中来自主机的重开控制信号HostRstr及电源激活重置信号POR以及DMOD电路2244提供的信号SELFRSTR经逻辑电路2242产生信号PORB1及PORB2，电路2244根据电源关闭控制信号PD、传送或接收切换控制信号T/R_、信号PORB[2:1]、电压V1、V2及Vreg产生连续控制时钟脉冲SDCK、连续数据输入信号SDIN、数据帧指示信号DFRAME以及同步参考信号SC847。

图6B是图5中时钟脉冲产生器216及ASK解调器218的详细架构。在时钟脉冲产生器216中，信号COIL1及COIL2分别经电阻R1及R2连接Hcmpp电路2162的输入端IN及IN_，电路2162根据信号COIL1、COIL2、VPMPX及EN产生信号OUT，电路2164根据信号OUT产生时钟脉冲Fcarrier。在ASK解调器218中，或非门300根据信号TR_及PD产生信号EN，302根据时钟脉冲产生器216输出的信号OUT产生信号OUT2，信号OUT及OUT2经与非门304及反相器306得到信号SAMPLE，除十六及八产生器308根据时钟脉冲Fcarrier、信号PORB1及CNTRST产生信号DIV16[3:0]、DIV8[2:1]及DIV8P[3:0]，其中信号DIV81的周期为时钟脉冲Fcarrier的64倍，信号DIV82的周期为时钟脉冲Fcarrier的128倍，信号DIV163经反相器310及312产生信号SC847，前置时钟脉冲产生器314根据信号DIV8[2:1]、G82HOLD、DIV16[3:0]及DIV8P[3:0]产生信号LTEN[2:1]、ZER[2:1]及EVA[2:1]，后置时钟脉冲产生器316根据信号PORB[2:1]、DIV163、DIV82、LTEN2及cmput产生信号G82HOLD、CNTRST、PDCK_、SDCK、SELFRSTR、Dframe、SDIN及SD[9:1]，比较电路220根据信号DIN、PORB2、PD、EVA[2:1]、ZER[2:1]、LTEN[2:1]及SAMPLE以及电压Vreg产生数字信号cmput。

图6C是图6B中前置时钟脉冲产生器314的详细架构。其中反相器31402根据信号DIV161产生信号IN1M，反相器31404根据信号DIV162产生信号IN2M，信号G82HOLD经反相器31406及31408得到信号NV82X，信号DIV163经反相器31410及31412得到信号IN3X，逻辑电路31430根据信号IN3X、IN2M、IN3M、DIV81、DIV8P0、DIV8P1、DIV8P2及DIV8P3产生信号EV、ZERO及LTEN2，信号NV82M及ZERO经或非门31414及反相器31416得到信号ZER1，信号NV82X及ZERO经或非门31418及反相器31420得到信号ZER2，信号NV82M及EV经或非门31422及反相器31424得到信号EVA2，信号NV82X及EV经或非门31426及反相器31428得到信号EVA1。

图6D是图6B中除十六及八产生器308的详细架构。其中信号PORB经反相器30802及30804产生信号PORBX，逻辑电路30806根据信号IN产生信号DIV160、DIV161、DIV162、DIV163及DIV80，逻辑电路30808根据信号CNTRST、PORBX、DIV80及DIV81以及电压Vreg产生信号DIV81及GCNTRST，反相器30810根据信号DIV81产生信号I1_，反相器30812根据信号I1_产生信号I1，反相器30814根据信号DIV80产生信号I0_，反相器30816根据信号I0_产生信号I0，或非门30818根据信号I1及I0产生信号DIV8P0，或非门30820根据信号I1及I0_产生信号DIV8P1，或非门30822根据信号I1_及I0产生信号DIV8P2，或非门30824根据信号I1_及I0_产生信号DIV8P3。

图6E是图6B中后置时钟脉冲产生器316的详细架构，其中数字信号cmput经反相器31602产生信号CMPUTM，反相器31604再根据信号CMPUTM产生信号CMPUTX，信号DIV82经反相器31606产生信号DIV82M，反相器31608根据信号DIV82M产生信号DIV82X，电容切换指示器31612根据信号P9、P10、IN3D_、CMPUTX、CNTRST_及LTEN产生信号ALT，逻辑电路31614根据信号ALT、CMPUTM、PORB2、DIV82X及SOF1M以及电压Vreg及AGND产生信号G82HOLD，逻辑电路31620根据信号DIV82X、CNTRST、PORB2、DIV82X及DIV82M产生信号LGN82TRG_，除十六及八级缓存器31616根据信号P[13:9]、PORB1、SOF1M、DIV82X、SOF1X、DIV163、CMPUTX、LTEN、P1T9、IN3D_及LGN82TRG_产生信号Dframe、SELFRSTR、SD19DFR、SD[9:1]、SDCK及SDIN，步骤监控器31618根据信号PORB1、CMPUTX、CNTRST_、SD19DFR及LGN82TRG_产生信号P1T9、P[13:9]及CHR2TN_。

图6F是图6E中除十六及八级缓存器31616的详细架构，其中逻辑电路600根据信号P1T9、IN3、LTEN、cmput及LGN82TRG_产生信号IN3D_、LTCHOUT、SDCK及SHFCK，逻辑电路602根据信号LTCHOUT、SHFCK及XR产生信号SD1、SD2、SD3、SD4、SD5、SD6、SD7、SD8及SD9，信号LYCHOUT经反相器608及610得到信号SDIN，检查器604根据信号DIV82、P9、P13、PORB1、SD[9:1]、LTEN及Dframe产生信号SELFRSTR及SD19DFR，数据帧指示器606根据信号P11及SOF1M产生信号Dframe。

图6G是图6E中步骤监控器31618的详细架构，其中信号CNT0经反相器700产生信号TM0，反相器702根据信号TM0产生信号TX0，信号CNT1经反相器704产生信号TM1，反相器706根据信号TM1产生信号TX1，信号CNT2经反相器708产生信号TM2，反相器710根据信号TM2产生信号TX2，信号CNT3经反相器712产生信号TM3，反相器7142根据信号TM3产生信号TX3，逻辑电路716根据信号TM0、TM1、TM2、TX0、TX1、TX2及TX3产生信号P10、P11、P12、N10XX、NXX00及N11XX，或非门718根据N11XX及NXX01输出信号P13，逻辑电路720根据信号P10、P10EN、P12及cmput产生信号CHR2TN_，或非门722根据信号NXX00及N00XX输出信号P0，计数器724根据信号PORB1、LGN82TRG_及CNTRST_产生信号CNT[3:0]，逻辑电路726根据信号P10、P11及SD19DFR以及电压Vreg产生信号P10EN，逻辑电路728根据电压Vreg以及信号CNTRST_、TX0、TX3、TM1、TM2、TM3、NXX01及N00XX产生信号P9及P1T9。

图6H是图6F中检查器604的详细架构，其中逻辑电路60410根据信号SD1、SD2、SD3、SD4、SD5、SD6、SD7、SD8、SD9产生信号SD1T9OR，逻辑电路60408根据信号SD1T9OR、LTEN、LGN82TRG_、P9及Dframe产生信号SELFRSTR1，逻辑电路60406根据信号PORB1、LGN82TRG_、P13、LTEN及SELFRSTR1产生信号SELFRSTR3_，逻辑电路60404根据信号DIV82、PORB1及SELFRSTR3_以及电压Vreg产生信号SELFRSTR，逻辑电路60402根据信号SD1T9OR及Dframe产生信号SD19DFR。

图6I是图6F中数据帧指示器606的详细架构，其包括逻辑电路60602根据信号P11及SOF1M产生信号Dframe。图6J是图6E中电容切换指示器31612的详细架构，其包括逻辑电路800根据信号P9、P10、IN3D_、LTEN、cmput及RST_产生信号ALT。图6K是图6G中计数器724的详细架构，其中信号XC经反相器产生信号NC，信号XR经反相器72406及72408产生信号NR，信号XS经反相器72410及72412产生信号NS，逻辑电路72402根据信号NR、NC及NS以及电压Vreg产生信号CNT0、CNT1、CNT2及CNT3。

图7是图5中比较电路220的实施例，其中电压Vrec经电阻R及电容C0组成的滤波限流电路400产生电压Vrec2，电容C1的一端连接电压Vrec2，另一端连接开关402及404，电容C2的一端连接电压Vrec2，另一端连接开关406及408，开关402连接在电容C1及共模电压VCMH之间，受控于信号ZER1X及ZER1M，开关404连接在电容C1及节点CMPIN之间，受控于信号EVA1X及EVA1M，开关406连接在电容C2及共模电压VCMH之间，受控于信号ZER2X及ZER2M，开关408连接在电容C2及节点CMPIN之间，受控于信号EVA2X及EVA2M，开关410连接在节点CMPIN及共模电压VCMH之间，差分放大器412连接节点CMPIN、共模电压VCML、信号LTEN1及LTEN2，以解调电压Vrec2产生数字信号CMPUT。图8是图7中差分放大器412的实施例。

图9显示图7中各信号之间的关系，其中信号ZER1经反相后得到信号ZER1M，而信号ZER1M再经反相则得信号ZER1X，信号ZER2经反相后得到信号ZER2M，而信号ZER2M再经反相则得信号ZER2X，信号EVA1经反相后得到信号EVA1M，而信号EVA1M再经反相则得信号EVA1X，信号EVA2经反相后得到信号EVA2M，而信号EVA2M再经反相则得信号EVA2X，信号POR经反相得到信号PORB，信号PORB再反相可得信号PORX，而信号PORX再经反相则得到信号PORX。

图10及图11是图6及图7中各信号的时序图。在图10所示相关波形是运作于起始信息子帧发生之前，波形500为信号Tc64，波形502为信号Tc128，波形504为信号ZER1，波形506为信号EVA1，波形508为信号ZER2，波形510为信号EVA2，波形512为信号LTEN1，波形514为信号LTEN2，波形516为数字信号CMPUT。在图11所示相关波形为运作在起始信息子帧发生的后，波形518为信号ALT，ALT的高准位脉波将发生在各信息子帧结束时，其将触发信号组ZER1及EVA2，与信号组ZER2及EVA1，两者间的静止或活动状态的切换，波形520为信号Tc64，波形522为信号Tc128，波形524为信号ZER1，波形526为信号EVA1，波形528为信号ZER2，波形530为信号EVA2，波形532为信号LTEN1，波形534为信号LTEN2。图12为图5所示电路200的仿真波形图。

参照图5、图7、图8、图9、图10、图11及图17A，图17B，当ASK解调器满足发送/接收切换控制信号T/R_、主机重开信号HostRstr、电源重置信号POR及自行重开SelfRstr等条件后，其状态机将停留在数据帧起始指示的检测循环中，其间电压Vrec2将被储存在电容C1或C2中，例如，在时间T1时，信号ZER1及EVA2为高准位而信号ZER2及EVA1为低准位，故开关402及408导通而开关404及406截止，此时电压Vrec2将被储存在电容C2中，在时间T2时，信号ZER1及EVA2为低准位而信号ZER2及EVA1为高准位，故开关402及408截止而开关404及406导通，此时电压Vrec2将被储存在电容C1中，进而供应给差分放大器412以解调电压Vrec2。

一般而言，ASK解调器的输入信号将以信息帧格式(Data Frame Format)呈现，如图13所示，而此一信息帧再由三类信息子帧(Sub-Frame)依序串接而成，这三类信息子帧分别为起始信息子帧(SOF Frame)、字信息子帧(Character Frame)及结束信息子帧(EOF Frame)，分别如图14、图15及图16所示，其中根据数据量的大小决定字信息子帧重复出现的次数。ASK解调器218的状态机(StateMachine)流程设计即依针对此一数据格式，如图17A及图17B所示，其中图17B接续图17A；首先，循环(loop)检测信息帧是否出现，直到检测到起始指示(SOFIndication)，即检测到电压Vrec由高准位转为低准位，紧接着状态机进入起始信息子帧及随后进入字信息子帧或结束信息子帧以进行译码动作。起始指示的检测运作将由图7所示的比较电路220及图10所示的相关控制信号所完成，而各信息子帧期间的译码动作为由比较电路220及图11所示的相关控制信号所完成。

本发明比较电路220特殊处在于：其一、每一单支输入电路上的比较动作是包括两细部动作，归零(zero)及评量(evaluate)，各细部动作耗时一单位时间且前后串接而成，即一个比较结果耗时两单位时间。

其二、比较电路220的正输入端是由一双支式取样保持电路构成(注意：其中电容C1、开关402及开关404构成一支，而其中电容C2、开关406及开关408构成另一单支)，单位时间内归零及评量将同时出现在双支电路上，且交替于下一单位时间，因此其可完成归零及评量的实质串行虚拟并列的管线(pipeline)操作效能，即每单位时间可得一比较结果，单位时间内如果其中归零是如图7所示将电压Vrec2取样至电容C1中(注意：此处取样是指储存电压Vrec2的比例电荷于电容上，此时电容C1的端电压一为电压Vrec2另一为电压VCMH，同时开关402导通而开关404截止)，则其中评量是将电压Vrec2取样至电容C2中，(注意：此处取样是指储存电压Vrec2相较于前一步级时间的电压增量在电容C2上，此时电容C2的端电压一为电压Vrec2另一为电压VCMH与增量的加成，同时开关408导通而开关406截止。)。

其三、将其一中动作稍加改变，即在相关于电容C1及C2的各单支电路上，不交替连续产生归零与评量，而是每一归零动作后可伴随多个评量动作，评量动作的数量由电容蓄电能力决定，然有一原则不变即每当归零在电容C1产生则评量动作将伴随于电容C2上，而反之亦然。

其四、在该比较电路动作期间两电容相对于电压Vrec2的两端电压将以VCMH为中心准位作摆动，亦即VCMH可被设计为差分放大器412输入最佳操作点(注意：实际上图7中是以VCML取代VCMH，乃虑及差分放大器的直流偏置电压(DC Offset)及系统噪声使然，本实施例取VCML小于VCMH约70mV左右)，可改善现有技术操作点随输入信号变动的缺点。

其五，由于采用数字步级式控制信号，差分放大器的偏压电流在短暂时间内导通因此可达省电目标。当状态机进入字信息子帧或结束信息子帧的译码流程中，各单支电路将只操作单项动作，即归零或评量，但因操作评量动作的电容的一端处于浮接状态，在连续的评量操作后，其浮接端在原先归零时保持的电荷将因漏电及耦合噪声而改变，且情况将越趋恶化，导致评量不准，因此恶化端将适时以换档方式完成重新归零，亦即在各单支电路上的归零(评量)与评量(归零)动作互换，又互换的时间尚须虑及可预规划性及固定的数据电压准位，如图14、图15及图16所示，位b10及b9等具高态位准位字符(data symbol)在本实施例中被选为起始(结束)及字信息子帧的相对应换档时机，另在检测到起始指示后，状态机尚须检测字符数据是否格式错误或结束，而这些检测动作也一并在所选单支换档时机完成。当检测到字符数据格式错误或结束后，根据系统设计，状态机将选择重启接收新数据或关机，参考图17A及图17B所示的状态机流程。

本发明的有益效果在于，降低功率消耗及提高可靠度。

以上实施例仅用于说明本发明的实施过程，并非用于限定本发明的保护范围。

Claims (6)

1.一种无线接收装置，其特征在于，无线接收装置包含一LC振荡器接收一RF信号，

一第一打线垫连接所述LC振荡器，根据所述RF信号输出一第一电压，

一第二打线垫连接所述LC振荡器，根据所述RF信号输出一第二电压，

一整流器根据所述第一及第二电压产生一第三电压，

一电荷泵根据第三电压输出一第四电压，

一稳压器根据第四电压产生一第五电压，

一ASK解调器包括：

一信号产生器，根据一时钟脉冲及数字信号产生第一信号、第二信号、第三信号、第四信号、第五信号及第六信号；以及

一比较电路，与所述信号产生器相连接，根据第一信号、第二信号、第三信号、第四信号、第五信号及第六信号解调第三电压产生所述数字信号，所述比较电路包括：

一取样电路，取样第三电压产生一第六电压；

一第一电容，连接在第六电压及一第一节点之间，储存第六电压；

一第二电容，连接在第六电压及一第二节点之间，储存第六电压；

一差分放大器，根据一第一共模电压、第五信号及第六信号解调第六电压，输出所述数字信号；

第一开关，连接在第一节点及一第二共模电压之间，受控于与第一信号相关的第七信号及第八信号；

第二开关，连接在第一节点及差分放大器之间，受控于与第二信号相关的第九信号及第十信号；

第三开关，连接在第二节点与第二共模电压之间，受控于与第三信号相关的第十一信号及第十二信号；以及

第四开关，连接在第二节点与差分放大器之间，受控于与第四信号相关的第十三信号及第十四信号；

其中，当第一开关及第四开关导通，第二开关及第三开关截止时，第六电压储存在第一电容；当第一开关及第四开关截止，第二及第三开关导通时，第六电压储存在第二电容。

2.如权利要求1所述的无线接收装置，其特征在于，所述时钟脉冲是根据所述第一电压、第二及第五电压产生的。

3.一种应用在无线接收装置的ASK解调方法，其特征在于，所述无线接收装置的一LC振荡器接收一RF信号，一第一打线垫连接所述LC振荡器，根据所述RF信号输出一第一电压，

一第二打线垫连接LC振荡器，根据RF信号输出一与第一电压反相的第二电压，

一整流器根据第一电压及第二电压产生一第三电压，一电荷泵根据第三电压输出一第四电压，一稳压器根据第四电压产生一第五电压，所述ASK解调方法包括下列步骤：

在第三电压的准位改变时，取样第三电压得到一第六电压；以及

比较器根据信号产生器产生的第一信号、第二信号、第三信号、第四信号、第五信号及第六信号，轮流储存第六电压至一第一电容及一第二电容，进而供应给差分放大器以解调第三电压产生一数字信号。

4.一种ASK解调方法，其特征在于，包括下列步骤：

检测所接收的第一信号中是否有一开始指令；以及

在检测到所述的开始指令时，根据至少一第二信号取样及储存第一信号产生一第一参考电压或一第二参考电压，以解调第一信号；

其中，当以第一参考电压解调第一信号时，更新第二参考电压，当以第二参考电压解调第一信号时，更新第一参考电压。

5.如权利要求4所述的方法，其特征在于，还包括平移至少一第二信号。

6.如权利要求4所述的方法，其特征在于，还包括确认解调后的数据是否正确。

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