CN100559200C - 用于测试锁相环的方法和器件 - Google Patents

用于测试锁相环的方法和器件 Download PDF

Info

Publication number
CN100559200C
CN100559200C CNB2005800047789A CN200580004778A CN100559200C CN 100559200 C CN100559200 C CN 100559200C CN B2005800047789 A CNB2005800047789 A CN B2005800047789A CN 200580004778 A CN200580004778 A CN 200580004778A CN 100559200 C CN100559200 C CN 100559200C
Authority
CN
China
Prior art keywords
power supply
signal
phaselocked loop
input
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005800047789A
Other languages
English (en)
Other versions
CN1918476A (zh
Inventor
乔斯·D.·J.·皮内达德格余维兹
亚历山大·G.·格伦托伍德
克利斯蒂亚诺·琴奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1918476A publication Critical patent/CN1918476A/zh
Application granted granted Critical
Publication of CN100559200C publication Critical patent/CN100559200C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
    • G01R31/2822—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere of microwave or radiofrequency circuits
    • G01R31/2824—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere of microwave or radiofrequency circuits testing of oscillators or resonators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/316—Testing of analog circuits
    • G01R31/3161—Marginal testing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

一种用于测试具有电源输入的锁相环的测试器件，所述测试器件包括：电源单元，用于向锁相环的电源输入提供具有变化曲线的电源信号(VDD)，其中形成所述变化曲线的宽度和高度，使得防止压控振荡器输出振荡输出信号(Uout)；用于禁止反馈信号到锁相环的相位比较器使得所述锁相环工作在开环模式下的装置；以及用于在将所述电源信号提供给电源输入时测量锁相环的测量信号的测量仪器。

Description

用于测试锁相环的方法和器件
技术领域
本发明涉及用于测试锁相环(PLL)的方法和器件。
背景技术
在图1中示出常规的锁相环(PLL)。锁相环的目的是使输出信号Vout与参考信号Vref同步。在图1中Vref表示参考信号并且输出信号被称为Vout。图1中的PLL电路的目的是提供相对于参考信号Vref具有固定频率关系的输出信号Vout。所期望的参考信号Vref的频率fref和输出信号的频率fout之间的频率关系如下：
fout＝N*fref    (1)
其中N为实数，其表示输出信号Vout与参考信号Vref之间的频率关系。
图1所示的常规锁相环包括相位检测器、环路滤波器、压控振荡器VCO以及分频器1/N。存在几种公知的锁相环的实现方式，它们与图1所示的锁相环不一致，特别地，具有成比例且积分(integral)的电荷泵的锁相环是众所周知的。图1的相位检测器检测参考输入Vref与反馈输入Vfb之间的相位差。将相位检测器的输出提供给环路滤波器。环路滤波器过滤掉相位检测器的输出Ve中的高频分量并将滤波器输出提供给压控振荡器VCO。振荡器控制电压Vvco确定压控振荡器的周期性输出电压Vout的频率。压控振荡器的输出构成锁相环的输出信号。将输出Vout经由分频器1/N提供给相位检测器。因此，反馈输入Vfb的频率等于输出电压的1/N。
传统地利用功能规格来测试PLL系统，其中通过一些预先指定的测试点来检验电路的功能性。完整的功能测试包括测量几个参数，例如锁定时间、锁定频率范围、捕获频率范围和传递函数。然而，测量锁相环的所有相关参数会导致非常高的成本。对于产品阶段测试，集成锁相环PLL的完整功能测试在经济上是不现实的。因此，制造商只是有选择地进行一些测试。
频率锁定测试是最广泛使用的测试之一。其通过针对给定的参考输入频率fref观察锁定状态下的输出频率fout来检验PLL的主要功能，即提供符合等式1的频率关系。制造商可以通过利用时间间隔分析器测量输出频率fout来执行该测试。然而，这类频率测量受到低吞吐量的影响并且通常需要特定的测试设备以获得可靠的结果。另外，其需要PLL处于锁定状态，这也大大地减小了测试吞吐量。
一种代替功能测试的方法是基于故障的测试。在这种情况下，把锁相环中的物理缺陷作为目标。通过故障模拟可以先验地了解共有缺陷对PLL电路运行的影响。故障可以是灾难性的或参数性的(parametric)。基于故障的测试方法旨在确定模拟电路中的共有缺陷。
另一种基于故障的方法是电源电流监测技术。该技术是基于为了故障诊断而对电源电流进行的观察。该方法需要测量电源电流和电源电压信号。此外，必须确定由软故障引起的错误。由Shyam S.Somayajula等人在1996年10月的IEEE Transactions on Circuits andSystems：Analogue and Digital Signal Processing Vol.43 No.10上发表的“Analogue Fault Diagnosis Based on Ramping Power Supply CurrentSignature Clusters”提出了一种基于对电源电流的观察对模拟电路进行故障诊断的方法。为了获得用于充分诊断的特征(signature)信息，强迫电路中的晶体管使其在操作的所有可能区域中操作。为此，向电路的电源施加斜坡信号而不是常规的DC信号或接地电压。然后利用kohonen类神经网络分类器将所获得的电源电流特征(supplycurrent signature)分在不同的组中。该方法具有检测单个和多个短路以及开路的潜力。
将该方法应用到PLL电路造成几个具体的问题。环路设计具有以下效果：锁相环在其电源斜坡期间的重复适应连续不断地改变所测量到的电源特征。此外，压控振荡器的振荡一般在电源电流的电流特征中显露出来。振荡的存在使得测试更加困难，因为有两个值(信号的峰值和谷值)要测试，而不是一个。压控振荡器的振荡频率在锁相环适应输入时钟信号期间改变。
发明内容
因此，本发明的目的是提供一种用于测试锁相环(PLL)的方法，该方法解决了与根据现有技术的基于斜坡电源电流特征的模拟故障诊断相关的问题。
通过用于测试具有电源输入的锁相环(PLL)的方法来解决问题。该方法包括使锁相环工作在开环模式下的步骤。如果不将锁相环的压控振荡器14的输出Uout经由锁相环的分频器16提供给相位比较器10，则使锁相环工作在开环模式下。下一个步骤包括向锁相环的电源输入提供具有变化曲线的电源信号。以如下方式形成所述变化曲线的宽度和高度，即防止压控振荡器输出振荡输出信号(Uout)。锁相环且特别是压控振荡器需要一定量的时间以便对电源作出反应。如果电源信号的变化曲线的宽度小，则电源信号太短无法启动锁相环。由此，压控振荡器不输出振荡输出信号。因此，在测量信号中，特别是在锁相环的电源电流中，没有出现振荡。所测量到的信号的波形是可重复的并且具有唯一特性。最后，将所测量到的信号与模板信号进行比较。在这种情况下，对所测量到的信号的评估是简单的任务，因为在其中没有出现振荡。所测量到的信号的形状和特性可以更容易地与缺陷相关联。如果所测量到的信号以预定方式偏离模板信号，则确定缺陷。进一步用于测试的步骤是确定模板信号中的已减少的一组特定测试点以避免对故障和模板信号进行点对点的比较。后一种方法对于产品测试来说是特别有利。
电源信号的变化曲线具有上升沿以使电路通电。其还具有短到足以防止压控振荡器输出振荡输出信号的平坦区域。变化曲线还具有下降沿。该下降沿迫使大多数晶体管工作在所有的工作区域中。通常或优选地使相应于电源信号最大值的变化曲线与用于使锁相环工作的规则电源电压相对应。
锁相环一般包括相位比较器。相位比较器具有反馈输入(Ufb)和参考输入(Uref)。优选地，将反馈输入和参考输入连接到地。在该设置中，由于没有施加反馈输入，所以相位比较器保持静态。仅锁相环的模拟电路起作用。或者，反馈输入(Ufb)和参考输入(Uref)可以接收相同的周期性输入信号。不从压控振荡器的输出信号提供反馈输入。因此，使锁相环工作在开环模式下。由于相位比较器所接收到的信号相同，所以没有检测到相位差。然而，相位比较器积极地对输入信号进行相互比较。因此，可能检测到锁相环的故障或缺陷。
可以测量锁相环的不同信号以便测试锁相环。特别地，对于该目的，可以使用提供给电源输入的电流(IDD)。或者，可以测量锁相环的输出电压Uout和/或振荡器控制电压(Uvco)。上述测量信号为最优选的信号，但是也可以考虑其他信号。
优选地，电源信号是周期性电压信号。使电源信号的变化曲线随着时间周期性地重复。变化曲线的宽度等于周期性电压信号的周期。周期是一种现象完成一个循环并开始重复所需的时间间隔。以这种方式，可以在多个时隙期间检测测量信号，在所述时隙中将电源信号的变化曲线提供给锁相环。可以静态地评估最终的测量信号。
优选地将周期性电源信号VDD和到参考输入Uref的周期性输入信号选择成具有相同的频率。可以使两个信号相移。周期性电源信号VDD与周期性输入信号之间的相位差优选等于0、T/4或3T/4。T表示两个周期性信号的周期。在T/4相移的情况下，在锁相环的测试期间连续不断地激励数字和模拟电路。T/4相移(25％相移)作为优点具有以下效果：作为额外的尖峰在所测量到的电源电流中观察到参考信号的时钟脉冲。由于额外的尖峰出现在所测量到的电源电流中，所以3T/4相移具有允许观察到输入参考信号的上升沿和下降沿的优点。
优选地，对于片下测量，测试器件包括用于对提供给电源输入的电流(IDD)进行滤波的低通滤波器，该低通滤波器消除由于键合引线电感所引起的不希望有的纹波。然后可以将“净化的”电流与模板电流相比较以测试故障在PLL中的存在。
优选地，测试器件包括用于对提供给电源输入的电流(IDD)进行滤波的高通滤波器、以及用于对滤波过的电源电流(IDD)进行积分的积分器。积分的电源电流表示有缺陷的锁相环。锁相环中的故障作为电源电流中的纹波出现。该纹波是电源电流的高频分量。高通滤波器适合于抑制低频分量并传输高频分量，特别是纹波。在预定的时间段内对高通滤波器的输出进行积分。最终的积分信号表示纹波。因此，可以通过观察积分器的信号输出来检测故障。积分器可以产生参考电压，将故障电压与该参考电压相比较。
附图说明
下面参考附图对本发明的优选实施例进行说明。优选实施例仅仅是示例性的并且表示本发明的具体实施方式：保护范围不受优选实施例的限制。由附属权利要求来限定本发明。
图1示出常规的锁相环电路；
图2示出根据本发明第一实施例的测试器件以及锁相环；
图3示出在图2的实施例中使用的电源信号的变化曲线；
图4示出测量信号对第一实施例中的电源信号的响应；
图5以特写的方式详细示出提供给电源输入的电流IDD；
图6示出根据本发明第二实施例的第二测试器件；
图7示出根据本发明第三实施例的第三测试器件；
图8示出在图7的测试器件中使用的电源信号的变化曲线以及在所述实施例中使用的切换测试信号；
图9示出图7的实施例的具体实施方式。
具体实施方式
图1示出常规的锁相环电路(PLL电路)。存在几种公知的锁相环的实现方式，它们与图1所示的锁相环不一致，特别地，具有成比例且积分的电荷泵的锁相环是众所周知的。该电路包括相位比较器10、环路滤波器12、压控振荡器(VCO)14以及分频器16。相位比较器10接收参考信号Uref和反馈Ufb。参考信号Uref以及反馈信号Ufb是周期性信号。相位比较器10确定参考信号Uref与反馈信号Ufb之间的相位差并将与所述相位差成比例的信号输出到环路滤波器12。环路滤波器是低通滤波器。环路滤波器抑制来自相位比较器10的所述输出信号的高频分量。将环路滤波器的输出提供给压控振荡器。环路滤波器的输出为电压Uvco。压控振荡器14产生输出信号Uout。输出信号Uout是周期性信号，其频率与提供给压控振荡器的控制电压Uvco成比例。压控振荡器14的输出信号表示锁相环的输出信号。将输出信号Uout提供给分频器16。分频器的输出信号表示提供给相位比较器的反馈信号。其频率等于输出信号Uout的频率除以N。
图2示出根据本发明的测试器件的第一实施例。测试器件包括图1的锁相环20、电压发生器24和电流表22。经由电流表22将电压发生器24连接到锁相环20的电源输入。IDD表示提供给锁相环20的电流输入的电流。参考标记28表示在测试期间输入到锁相环的信号，而参考标记26表示来自锁相环的输出信号。在测试期间，使锁相环20工作在开环模式下。这意味着，不将来自锁相环的输出信号26经由分频器16反馈到相位比较器10。这可以通过断开分频器16与相位比较器之间的线来实现。
图3详细示出在测试期间提供给图2中的锁相环20的电源输入的电源信号VDD的变化曲线。在上升时间Trise期间，电源从0逐渐增加到标称电源电压。变化曲线的峰值位于图3中的标称电源电压处，其表示用于图2中的锁相环的正常电源电压。在时间间隔TVDD期间，将正常电源电压提供给锁相环20。此后，使电压线性下降直到其到达0。这是在斜坡时间TRAMP期间完成的。斜坡时间TRAMP远远长于上升时间和时间间隔TVDD。TGND表示一段时间间隔，在此期间提供给锁相环20的电源电压等于0。TCLK表示变化曲线的宽度。由于向锁相环20反复提供电源电压VDD的变化曲线，所以变化曲线的宽度表示周期性电源信号的周期。上升时间TRIME以及平坦时间TVDD必须足够短以刚好防止压控振荡器启动。该特性是必要的，因为否则振荡会出现在电源电流IDD中。这些振荡的存在会使测试变得更加困难。斜坡时间TRAMP迫使所有的晶体管进入到各个工作区域中，例如饱和、线性、亚阈值和截止。
图4示出在测试期间测量信号相对于时间的五个曲线图。每个曲线图的x坐标是时间t。按秒测量时间。第一曲线图表示电源电流IDD。从顶部算起的第二曲线图表示由电压发生器24提供给锁相环20的电源电压VDD。从顶部算起的第三曲线图示出提供给相位比较器10的参考电压Uref。第四曲线图表示从锁相环输出的输出电压Uout。第五曲线图表示提供给图1中的压控振荡器14的控制电压Uvco。
在很短的时间间隔内将固定的电源电压VDD提供给锁相环。提供给锁相环的参考电压Uref在整个测量过程中等于0。只要向压控振荡器提供固定的电源电压，提供给压控振荡器的控制电压Uvco就逐渐降低。图4中的输出电压Uout看起来是黑条。该现象的原因是输出电压的振荡非常快并且不能在时标上分辨。只要向锁相环20提供固定的电源电压VDD，锁相环的输出电压Uout就是高频信号。在相同的时间间隔内，图4中的电源电流看起来也是相对较窄的黑条。输出电压Uout的振荡对提供给锁相环的电流具有影响。
大约在时间t1，将图3的变化曲线周期性地提供给锁相环20。一旦电源电压VDD下降到预定值，输出电压Uout就以先前的方式停止振荡。输出电压Uout呈现电源VDD的频率。因此，压控振荡器的先前快速振荡的影响不显示在电源电流IDD中。由于其可重复性和唯一性，而使电源电流IDD具有期望的波形。
图5示出提供给锁相环的电源电流IDD的波形的特写图。特别地，在图5中同时示出三条IDD曲线。它们具有以下主要特性：
最初，在主要的强尖峰或峰值之后出现放电区。在峰值之后在该段时间中出现电路的快速放电，其中电源电压等于标称值。该峰值是由于在电源电压的初始斜升期间PLL的数字电路的短路电流而引起的。放电是电路将电源电流稳定到标称值的趋势。在该部分中，电流对于制造工艺的易变性是相对不变的。随着电源电压VDD逐渐降低，在IDD电流中出现阶跃(step)。然后IDD电流以缓慢的斜率下降。指数衰减的波形是由于电路的所有储能元件的放电而引起的。该区域被限制直到IDD电流穿过0值且变为负的。在该区域中，作为制造工艺角(fabrication process corner)的结果，电流被更多地分离，并且可以区别不同的事件。在该区域中，如果电源电流IDD具有负值，则放电电流曲线彼此交叉以确立用于负电流值的相同特性，其中快速工艺产生最高电流。此外，由于更高的电流量通过PLL，所以对于快速工艺特征(fast process signature)，出现表示故障的额外尖峰。最后，在负的IDD区域中出现阶跃。该区域对应于电源电压VDD等于0伏的部分。当由于下一个VDD斜坡而出现新的强尖峰时，电流IDD的趋势是将电路充电至0A。快速工艺也在该区域中在电路放电的充电时产生更多的电流。参考标记52表示标称电源电流IDD的进程，而参考标记54表示偏离该进程的电源电流。电源电流之间的差用于确定锁相环是否正常工作。测试点是特定时间点上的所测量到的电流信号IDD的值，其用于确定PLL电路的运行。在该区域中完成测试点的选择，其中对于快速工艺角和缓慢工艺角的所测量到的电流信号的进程彼此并非有很大地不同。特别地，在第一强尖峰与随后的直到所测量到的电流的第一阶跃的放电区域之间的区域内选择测试点。用于选择测试点的第二区域由参考标记50表示。在该区域中，可以检测到所测量到的电流的特征与模板信号之间的可测量的差。
可以通过考虑一般网络的RC特性，来说明IDD曲线的特性。在RC网络中，通过电阻器由图3所示的电压曲线的快速上升沿对电容器C进行充电。这导致图5所示的IDD信号的强电流尖峰。当电源信号的电压VDD在图3中的时间TRAMP期间逐渐下降时，将存储在电容器中的能量返还给电源发生器24。这导致图5中的负电流的衰减直接与电容器的大小成比例。
电源电流的一般进程由图5所示的曲线表示。后面是大尖峰并到达图5中的第一阶跃的第一区域是相同的，而与要实施的具体测试方法无关。可行的测试方法如下：将提供给锁相环的相位比较器的参考电压Uref和反馈电压都接地，如图4中的情况那样。参考电压Uref以及反馈电压Ufb都可以接收具有与电源电压VDD相同的频率的周期性时钟信号。可以使参考电压以及反馈电压Ufb相对于电源电压VDD相移T/4或3T/4，T是周期性信号VDD、Uref和Ufb的周期。与电源电压信号VDD的上升沿相应的主要的强尖峰相同地出现在所有的测试方法中。在紧跟在电源电流IDD的第一阶跃之后的区域中，由于压控振荡器的组件，特别是可能的电平转移器以及其输出缓冲级，而使额外的尖峰和纹波会出现在电源电流中。实际上，降低VDD电源电压使得反相器工作在电压传输特性的线性区中。以这种方式，晶体管PMOS和NMOS导通非常短的时间，并且电源电流的最高值出现在VDD到地的路径中，由此在所有的IDD电流特征上产生规则的尖峰。
此外，负载效应可以出现在图5所示的这类电源电流IDD的特征中。芯片键合引线引入额外的电感。该影响的存在是在对用于高频应用的集成电路进行产品测试时最难解决的问题之一。主要的影响是电流波形中的固有振荡和强的额外纹波。因此，如在第一实施例中所述的根据本发明的方法也有效。
图6示出本发明的第二实施例，其考虑了前述问题。在图6中，与图2所示的特征相应的部件具有相同的参考标记。用参考标记20表示在测试中的锁相环。电压发生器24产生提供给所述锁相环的电源电压。提供给锁相环20的电源电压具有与图3所示的变化曲线相同的变化曲线。取代简单的电流表22，实施低通滤波器级以处理监测到的电源电流信号IDD。将电阻器70和电容器68彼此串联连接。它们表示低通滤波器级。而电阻器70和电容器68又并联连接到电阻器72。流经电阻器72的电流表示提供给锁相环的电源电流。将电阻器72插入在电源路径中，借助于该路经，对电源电流IDD进行转换并作为电压进行测量。电阻器70和电容器68表示一阶RC电路，其实现低通滤波器以除去截止频率下的纹波，所述截止频率比电源电压信号VDD的频率高八倍。该截止频率是令人满意的，足以从所监测到的IDD信号中除去纹波和额外的尖峰。显而易见的是，由于干净的波形，测试测量更容易。显而易见的是，由于存在强的纹波，所以不能认为可测量的测试采样是可靠的，特别是在所关心的区域中。一阶RC电路从测试采样即电源电流IDD中，除去这些强的纹波。可以特别注意在3T/4测试情况下的IDD电流特征。3T/4测试相应于其中参考电压Uref和反馈电压Ufb相对于电源电压VDD相移3T/4的测试方法。在这种情况下，由于参考电压Uref的时钟沿引起的尖峰也重现。在图6中，时钟发生器62向锁相环20的参考电压输入Uref和反馈输入提供时钟信号。此外，为了测试锁相环20，可以测量压控振荡器的控制电压Uvco和来自锁相环20的压控振荡器的输出电压Uout。在锁相环20的输出电压Uout处提供由电阻器66和电容器64构成的一阶RC电路。将该低通滤波器设计成在截止频率下从输出电压Uout中除去纹波，该截止频率比电源信号VDD的频率高二十倍。
图7示出本发明的测试器件的第三实施例。图7中的参考标记20表示正被测试的锁相环。锁相环20工作在开环模式下。提供电源24。电源发生器24适合于向锁相环20提供预定的电源波形VDD。通过测量流向锁相环20或从锁相环20流出的电源电流IDD来检测锁相环20中的缺陷。测量电源电流，同时将具有预定变化曲线的电源信号提供给锁相环20。由于锁相环20不接收输入参考信号Uref，所以测量PLL的静态电源电流IDD。在电源24与锁相环20之间提供电阻器70。通过测量电阻器70两端上的电压降，可以检测电源电流IDD。将所述电压降输入到高通滤波器72中。高通滤波器适合于传输输入电压降信号的高频分量。锁相环路的不希望有的故障通常在所测量到的静态电源电流IDD中产生纹波。这些纹波由相对较高的频率分量组成。滤波器72适合于抑制默认的电源电流，其不包含由锁相环20的故障产生的纹波。仅仅将表示锁相环20中的故障的高频纹波从高通滤波器72传输到放大器74。放大器74输出表示电源电流IDD的高频分量的电流特征。引导从放大器74输出的电流经过二极管76到达电容器78。将电容器78并联连接到开关80。只要开关80打开，将电流收集在电容器78上。电容器78两端上的电压降表示来自二极管76的电流的积分。一旦开关80闭合，使电容器78放电。因此，可以通过适当地切换开关80，来确定电容器78的积分时间。电容器78两端上的电压降表示在积分结束时的合格-失效信号。如果在电源电流IDD中不存在纹波电流，则高通滤波器72的输出应近似为0。因此，来自放大器74的积分电流应该是可忽略的。纹波在电源电流IDD中的存在导致电流流向电容器78。电容器78两端上的电压降不再等于0。只要在电容器78上测量到所述电压降，就存在有缺陷的锁相环20。
图8示出电源电压VDD的变化曲线84以及提供给开关80的控制信号82。图8中的电源信号VDD的变化曲线类似于图3所示的变化曲线。因此，这里省略对信号84的说明。控制信号82具有高相位Thigh和低相位Tlow。在高相位期间，控制信号具有高电压，并且使开关80闭合。在时间间隔Thigh期间使电容器78放电。在控制信号82的低相位期间，使开关80打开。在时间间隔Tlow期间，通过电容器78对纹波电流进行积分。电容器78的积分发生在电源信号VDD的斜坡时间TRAMP期间。电源电流IDD在时间间隔Tlow期间变化相对较慢。积分发生在由图5中的参考标记50表示的时间段期间。正常电源电流信号IDD由低频分量组成，而有缺陷的锁相环在该区域中产生高频纹波。因此，利用高通滤波器72来在该区域中滤掉纹波，如图7所示。
图9示出图7中的测试器件的具体实施。相同的参考标记表示与图7和图9中相同的部件。图9中的高通滤波器22由RC电路组成。高通滤波器的电容器C72是可调谐的。因此，当使电容值扫过各种值时，可以调谐滤波器的转角频率并且还可以执行信号的频谱分析。参考标记V74表示来自高通滤波器72的输出信号以及提供给图9所示的放大器74的输入电压。放大器74包括由电压V74驱动的电压发生器。在电阻器R79的两端提供输出电压。在放大器74的输出端提供Z-二极管94。Z-二极管有许多被反向偏置的常规二极管组成。Z-二极管连接到地。没有电流流过Z-二极管，除非来自放大器的输出超过Z二极管的击穿电压。因此，通过Z-二极管来抑制低压噪音。
图9中的开关80为场效应晶体管。由图9中表示的控制信号90来驱动所述晶体管的栅极。也由该控制信号90驱动第二晶体管92。晶体管92表示开关，如果开关80打开，则其闭合，反之亦然。如果控制信号为低相位，则在电容器78上对来自放大器74的电流进行积分。在该状态下，开关92打开而开关80闭合。如果控制信号处在高相位，则使电容器78放电并且晶体管92阻断来自放大器74的电流。

Claims (18)

1、一种用于测试具有电源输入的锁相环的测试器件，所述测试器件包括：
电源单元，用于向所述锁相环的所述电源输入提供具有变化曲线的电源信号(VDD)，其中形成所述变化曲线的宽度和高度，使得防止压控振荡器输出振荡输出信号(Uout)；
用于禁止反馈信号到所述锁相环的相位比较器使得所述锁相环工作在开环模式下的装置；以及
用于在将所述电源信号提供给所述电源输入时测量所述锁相环的测量信号的测量仪器。
2、根据权利要求1所述的用于测试具有电源输入的锁相环的测试器件，所述锁相环(PLL)具有相位比较器(10)，并且所述相位比较器(10)具有反馈输入(Ufb)和参考输入(Uref)，其中
将所述反馈输入(Ufb)和所述参考输入(Uref)连接到地。
3、根据权利要求2所述的用于测试具有电源输入的锁相环的测试器件，包括用于向所述反馈输入(Ufb)和所述参考输入(Uref)提供具有相同频率的周期性输入信号的周期性信号发生器。
4、根据权利要求1所述的用于测试具有电源输入的锁相环的测试器件，其中所述测量仪器适合于测量提供给所述电源输入的电流(IDD)、所述锁相环的输出电压(Uout)和/或压控振荡器的控制电压(Uvco)。
5、根据权利要求1所述的用于测试具有电源输入的锁相环的测试器件，其中所述电源单元适合于提供周期性电源信号(VDD)。
6、根据权利要求3所述的用于测试具有电源输入的锁相环的测试器件，其中所述电源单元和所述周期性信号发生器都适合于提供具有相同频率的周期性信号。
7、根据权利要求3所述的用于测试具有电源输入的锁相环的测试器件，其中所述电源单元和所述周期性信号发生器都适合于提供周期性信号，该周期性信号具有所述周期性电源信号(VDD)和所述周期性输入信号之间的相位差，该相位差等于0、T/4或3T/4，T为所述周期性电源信号(VDD)和所述周期性输入信号的周期。
8、根据权利要求4所述的用于测试具有电源输入的锁相环的测试器件，包括
高通滤波器，用于对提供给所述电源输入的所述电流(IDD)进行滤波，以及
积分器，用于对所述滤波后的电源电流(IDD)进行积分，其中所积分的电源电流表示有缺陷的锁相环。
9、一种锁相环，包括根据前述权利要求中的任何一项所述的用于测试具有电源输入的锁相环的测试器件，其中所述测试器件用于测试所述锁相环。
10、一种用于测试具有电源输入的锁相环(PLL)的方法，包括以下步骤：
使所述锁相环工作在开环模式下；
向所述锁相环的所述电源输入提供具有变化曲线的电源信号(VDD)，其中形成所述变化曲线的宽度和高度，使得防止压控振荡器输出振荡输出信号(Uout)；并且
在将所述电源信号提供给所述锁相环的所述电源输入时测量所述锁相环的测量信号。
11、根据权利要求10所述的用于测试具有电源输入的锁相环(PLL)的方法，其中所述电源信号的所述变化曲线具有上升沿，所述上升沿(TRISE)短到足以防止所述压控振荡器(VCO)输出振荡输出信号(Uout)。
12、根据权利要求10或11所述的用于测试具有电源输入的锁相环的方法，其中所述电源信号的所述变化曲线具有下降沿，所述下降沿(TRAMP)短到足以防止所述压控振荡器(VCO)输出振荡输出信号(Uout)。
13、根据权利要求10所述的用于测试具有电源输入的锁相环的方法，所述锁相环(PLL)具有相位比较器(10)，并且所述相位比较器(10)具有反馈输入(Ufb)和参考输入(Uref)，其中
将所述反馈输入(Ufb)和所述参考输入(Uref)连接到地。
14、根据权利要求13所述的用于测试具有电源输入的锁相环的方法，其中所述反馈输入(Ufb)和所述参考输入(Uref)接收相同的周期性输入信号。
15、根据权利要求10所述的用于测试具有电源输入的锁相环的方法，其中所述测量信号是提供给所述电源输入的电流(IDD)、所述锁相环的输出电压(Uout)和/或压控振荡器的控制电压(Uvco)。
16、根据权利要求10所述的用于测试具有电源输入的锁相环的方法，其中所述电源信号(VDD)为周期性电压信号。
17、根据权利要求16所述的用于测试具有电源输入的锁相环的方法，其中所述电源信号(VDD)和提供给所述参考输入(Uref)的周期性输入信号具有相同的频率。
18、根据权利要求17所述的用于测试具有电源输入的锁相环的方法，其中所述周期性电源信号(VDD)与所述周期性输入信号之间的相位差等于0、T/4或3T/4，T为所述周期性电源信号(VDD)和所述周期性输入信号的周期。
CNB2005800047789A 2004-02-13 2005-01-27 用于测试锁相环的方法和器件 Expired - Fee Related CN100559200C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP04100593 2004-02-13
EP04100593.5 2004-02-13

Publications (2)

Publication Number Publication Date
CN1918476A CN1918476A (zh) 2007-02-21
CN100559200C true CN100559200C (zh) 2009-11-11

Family

ID=34854698

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800047789A Expired - Fee Related CN100559200C (zh) 2004-02-13 2005-01-27 用于测试锁相环的方法和器件

Country Status (5)

Country Link
US (1) US7477110B2 (zh)
EP (1) EP1716423A1 (zh)
JP (1) JP2007522469A (zh)
CN (1) CN100559200C (zh)
WO (1) WO2005078464A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101498761B (zh) * 2008-02-02 2011-11-16 北京芯慧同用微电子技术有限责任公司 锁相环系统的阶跃响应性能的测试方法
DE102010040890A1 (de) * 2010-09-16 2012-03-22 Robert Bosch Gmbh Radarsensor mit phasengeregeltem Oszillator
DE102011004288A1 (de) * 2011-02-17 2012-08-23 Robert Bosch Gmbh Anordnung und Verfahren zur Verbindungsabrisserkennung an einem Schaltungsteil mit kapazitivem Verhalten
CN107169476B (zh) * 2017-06-20 2020-06-16 电子科技大学 一种基于神经网络的频率识别系统
CN107991600A (zh) * 2017-11-29 2018-05-04 成都锐成芯微科技股份有限公司 自动测试方法及其测试系统
WO2019118642A1 (en) * 2017-12-12 2019-06-20 Kandou Labs, S.A. Adaptive voltage scaling of receiver

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3790689B2 (ja) * 2001-08-23 2006-06-28 富士通株式会社 位相同期ループのテスト装置および方法
US7023230B1 (en) * 2003-11-03 2006-04-04 Lsi Logic Corporation Method for testing IDD at multiple voltages

Also Published As

Publication number Publication date
CN1918476A (zh) 2007-02-21
US7477110B2 (en) 2009-01-13
US20070132525A1 (en) 2007-06-14
WO2005078464A1 (en) 2005-08-25
JP2007522469A (ja) 2007-08-09
EP1716423A1 (en) 2006-11-02

Similar Documents

Publication Publication Date Title
CN100559200C (zh) 用于测试锁相环的方法和器件
US7808266B2 (en) Method and apparatus for evaluating the effects of stress on an RF oscillator
US11768235B2 (en) Test circuit and method
US8729968B2 (en) Built-in self-test circuit for voltage controlled oscillators
KR20170015169A (ko) 전력 전송 네트워크에서 임피던스 피크를 일으키는 공명주파수의 검출장치 및 방법
CN107889525A (zh) 环形振荡器试验电路
US20140125419A1 (en) Method and system for testing oscillator circuit
US7609190B1 (en) Device and method for testing of digital-to-analog converter
CN113764297A (zh) 氮化镓场效应晶体管的可靠性内置自测装置、电路和方法
US20010019274A1 (en) Current detecting circuit and current detecting method
Vladoianu et al. Changing the paradigm in common mode transient immunity (CMTI) testing of dual channel galvanically isolated gate drivers
Variyam et al. Digital-compatible BIST for analog circuits using transient response sampling
US9523733B2 (en) Automatic test equipment for testing an oscillating crystal and method for operating the same
Coyette et al. Automatic generation of autonomous built-in observability structures for analog circuits
Ince et al. Fault-based built-in self-test and evaluation of phase locked loops
Azaïs et al. A methodology and design for effective testing of voltage-controlled oscillators (VCOs)
Petrashin et al. OBT implementation on Gm-C filters without self-tuning capability
Kladovščikov et al. Application of oscillation-based self-testing systems for higher order active RC low-pass filters
Toihria et al. High performance BIST PLL approach for VCO testing
Tiwari et al. Implementation of a novel 2-stage DFT structure for CMOS pixel sensors utilizing on-chip CP-PLL clock (for retinal implant system)
US11733296B2 (en) Screening method for pin diodes used in microwave limiters
Zakizadeh et al. Testing analog and mixed-signal circuits with built-in hardware-a new approach
Garbolino et al. Detection, localisation and identification of interconnection faults using MISR compactor
Arbet et al. OBIST strategy versus parametric test-Efficiency in covering catastrophic faults in active analog filters
Kladovščikov et al. Investigation of feedback circuit for oscillation-based self-testing systems

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20071019

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20071019

Address after: Holland Ian Deho Finn

Applicant after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091111

Termination date: 20100301