CN100552826C

CN100552826C - 移位寄存器

Info

Publication number: CN100552826C
Application number: CNB2008100008173A
Authority: CN
Inventors: 陈忠君; 邱泓瑜; 白承丘
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2008-01-22
Filing date: 2008-01-22
Publication date: 2009-10-21
Anticipated expiration: 2028-01-22
Also published as: CN101221817A

Abstract

一种移位寄存器，其具有一输出端及一输入端，用来于输入端接收一输入信号脉冲后，由输出端输出一输出信号脉冲，其包含控制器、预充开关、位准移位开关以及输出产生单元。该控制器耦接于输入端以接收输入信号脉冲，用来依据频率信号以及该输入信号脉冲产生位准开关信号。该预充开关用来于接收该输入信号脉冲时，导通第一电源电压至位准移位节点。位准移位开关用来依据该位准开关信号开启。输出产生单元用来于位准移位开关开启时，依据该频率信号以及该位准移位节点的电压产生该输出信号脉冲于该输出端。

Description

移位寄存器

技术领域

本发明涉及一种移位寄存器，尤其涉及一种可降低电路布局(Layout)面积以及降低功率损耗的移位寄存器。

背景技术

功能先进的显示器已渐成为现今消费电子产品的重要特色，其中液晶显示器已经逐渐为各种电子设备如电视、行动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记型计算机屏幕所广泛应用。

低温多晶硅(Low Temperature Poly-Silicon，LTPS)液晶显示器是目前消费性产品开发的主流，主要应用于高度整合特性与高画质显示器。适应显示器装置降低成本与窄化边框的趋势，将栅极驱动电路内建于显示器面板上已是设计趋势。

请参阅图23，图23为现有技术的液晶显示器10的功能方块图。液晶显示器10包含一液晶显示面板12、一栅极驱动器(gate driver)14以及源极驱动器(source driver)16。液晶显示面板12包含多个像素(pixel)，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024×768分辨率的液晶显示面板12来说，共需要1024×768×3个像素单元20组合而成。栅极驱动器14输出扫描信号使得每一列的晶体管22依序开启，同时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。

在目前的液晶显示面板设计中，栅极驱动器14等效上为移位寄存器(shift register)，其目的即每隔一固定间隔输出扫描信号至液晶显示面板12。以一个1024×768分辨率的液晶显示面板12以及60Hz的更新频率为例，每一个画面的显示时间约为1/60＝16.67ms。所以每一个扫描信号的脉波宽度约为16.67ms/768＝21.7μs。而源极驱动器16则在这21.7μs的时间内，将像素单元20充放电到所需的电压，以显示出相对应的灰阶。

传统位准移位电路(Shift Register)可分成两种，其一为静态移位寄存器，主要由触发器元件所构成；另一种则为动态移位寄存器，主要利用场效晶体管元件先行操作在线性区导通状态，再将栅极电压浮接并作电压位准的移动，使该电路产生脉冲移位的输出能达到全区域的电压位准。静态移位寄存器操作稳定，但由于D型触发器(D-type flip flop)的内部晶体管元件多，除了消耗面积也同时操作速度无法像动态移位寄存器来的高。至于动态式移位寄存器晶体管少，且操作速度来的较静态式的高，目前广泛的应用在整合电路系统的显示器装置。但是由于动态式移位寄存器会产生静态电流的损耗，使得功率消耗增加，在降低功率消耗的表现仍有其不足之处。

所以设计，已成为业界设计的趋势。

发明内容

本发明所要解决的技术问题在于提供一种能减少电路的设计面积还能符合低功率消耗的需求的动态移位寄存器。

为实现上述目的，本发明提供一种移位寄存器，其具有一输出端及一输入端，用来于输入端接收一输入信号脉冲后，由输出端输出一输出信号脉冲，该移位寄存器包含一第一电源端、一第二电源端、一控制器、一预充开关、一位准移位开关以及一输出产生单元。该第一电源端用来产生一第一电源电压。该第二电源端用来产生一第二电源电压。该控制器耦接于该输入端以接收该输入信号脉冲，用来依据一第一频率信号以及一第二频率信号以及该输入信号脉冲产生一位准开关信号，其中该第一频率信号反相于该第二频率信号。该预充开关耦接于该第一电源端以及该输入端，用来于接收该输入信号脉冲时，导通该第一电源端的第一电源电压至一位准移位节点。该位准移位开关耦接于该控制器以及该位准移位节点，用来依据该位准开关信号开启。该输出产生单元耦接该输出端、该位准移位节点、以及该第二频率信号，用来于该位准移位开关开启时，依据该第二频率信号以及该位准移位节点的电压产生该输出信号脉冲于该输出端。

依据本发明，该输出产生单元包含一第一晶体管以及一第二晶体管，该第一晶体管的一栅极耦接于该位准移位节点、该第一晶体管的一第一极以及一第二极分别耦接于该输出端以及该第二频率信号，该第二晶体管的一栅极耦接于该控制器产生的该位准开关信号，该第二晶体管的一第一极以及一第二极分别耦接该第二电源端以及该输出端。

依据本发明，该位准移位开关为一第三晶体管，该第三晶体管的一栅极耦接于该控制器产生的该位准开关信号，该第三晶体管的一第一极以及一第二极耦接于该输出端以及该位准移位节点。

本发明的预充开关包含一第四晶体管，该第四晶体管的一栅极耦接于该第一频率信号，该第四晶体管的一第一极以及一第二极耦接于该输入端以及该位准移位节点。

本发明的预充开关为一第四晶体管，该第四晶体管的一栅极耦接于该输入端，该第四晶体管的一第一极以及一第二极耦接于该第二电源端以及该位准移位节点。

本发明另包含一预充位准补偿电容，其两端耦接于该第四晶体管的该栅极以及该第二极。该预充位准补偿电容为一第五晶体管，该第五晶体管的一栅极耦接该输入端，该第五晶体管的一第一极以及一第二极都耦接于该位准移位节点。

本发明的预充位准补偿电容为一第五晶体管，该第五晶体管的一栅极耦接该输入端，该第五晶体管的一第一极以及一第二极耦接于该位准移位节点以及该输入端。

本发明的控制器包含一反相器，耦接于该输入端以接收该输入信号脉冲，用来输出反相的该输入信号脉冲；以及一取样开关，耦接于该反相器以及该位准移位节点，用来将反相的该输入信号脉冲输出至该位准移位节点。

该反相器包含一第六晶体管，该第六晶体管的栅极耦接于该第二频率信号，该第六晶体管的一第二极耦接于该第一电源端；以及一第七晶体管，该第七晶体管的栅极耦接于该输入端，该第七晶体管的第一极耦接于该第二电源端。该取样开关为一第八晶体管，耦接于该反相器以及该位准移位节点，用来依据该第一频率信号，将反相的该输入信号脉冲输出至该位准移位节点。

该反相器包含一第六晶体管，该第六晶体管为一PMOS，该第六晶体管的栅极耦接于该输入端，该第六晶体管的一第二极耦接于该第一电源端；以及一第七晶体管，该第七晶体管为一NMOS，该第七晶体管的栅极耦接于该输入端，该第七晶体管的第一极耦接于该第二电源端。该取样开关为一CMOS，用来依据该第一频率信号以及该第二频率信号，将反相的该输入信号脉冲输出至该位准移位节点。

依据本发明，该控制器包含一第一反相器，耦接于该输入端以接收该输入信号脉冲，用来输出反相的该输入信号脉冲；一第一取样开关，耦接于该第一反相器，受控于该第二频率信号，用来输出反相的该输入信号脉冲；一第二取样开关，耦接于该输入端，受控于该第二频率信号，用来输出该输入信号脉冲；以及一第二反相器，耦接于该第一取样开关以及该第二取样开关，用来依据第一取样开关输出的反相的该输入信号脉冲以及该第二取样开关输出的该输入信号脉冲，输出该位准开关信号至该位准移位节点。

该第一反相器包含一第六晶体管，该第六晶体管的栅极耦接于该第二频率信号，该第六晶体管的一第二极耦接于该第一电源端；以及一第七晶体管，该第七晶体管的栅极耦接于该输入端，该第七晶体管的第一极耦接于该第二电源端。该第一取样开关为一第八晶体管，该第八晶体管的栅极耦接于该第一频率信号，以及该第二取样开关为一第九晶体管，该第九晶体管的栅极耦接于该第一频率信号。该第二反相器包含一第十晶体管，该第十晶体管的栅极耦接于该第八晶体管，该第十晶体管的一第一极耦接于该第一电源端；以及一第十一晶体管，该第十一晶体管的栅极耦接于该第九晶体管，该第十一晶体管的第一极耦接于该第二电源端。

该第一反相器包含一第六晶体管，该第六晶体管为一PMOS晶体管，该第六晶体管的栅极耦接于该输入端，该第六晶体管的一第二极耦接于该第一电源端；以及一第七晶体管，该第七晶体管为一NMOS晶体管，该第七晶体管的栅极耦接于该输入端，该第七晶体管的第一极耦接于该第二电源端。该第一取样开关以及该第二取样开关都为一CMOS。该第二反相器包含一第十晶体管，该第十晶体管的栅极耦接于该第一取样开关，该第十晶体管的一第一极耦接于该第一电源端；以及一第十一晶体管，该第十一晶体管的栅极耦接于该第二取样开关，该第十一晶体管的第一极耦接于该第二电源端。

根据本发明，该控制器包含一反相器，耦接于该输入端以接收该输入信号脉冲，用来输出反相的该输入信号脉冲；一取样开关，耦接于该第一反相器，受控于该第二频率信号，用来输出反相的该输入信号脉冲；以及一频率位准移位器，耦接于该取样开关以及该输入端，用来依据取样开关输出的反相的该输入信号脉冲以及该输入信号脉冲，输出该位准开关信号至该位准移位节点。

该反相器包含一第六晶体管，该第六晶体管的栅极耦接于该第二频率信号，该第六晶体管的一第二极耦接于该第一电源端；以及一第七晶体管，该第七晶体管的栅极耦接于该输入端，该第七晶体管的第一极耦接于该第二电源端。该取样开关为一第八晶体管，该第八晶体管的栅极耦接于该第一频率信号。该频率位准移位器包含一第九晶体管，该第九晶体管的栅极耦接于该第八晶体管，该第九晶体管的一第一极耦接于该第一电源端；一第十晶体管，该第十晶体管的栅极耦接于该输入端，该第十晶体管的一第一极耦接于该第二电源端；以及一第十一晶体管，该十一晶体管的栅极耦接于该输出端，该十一晶体管的一第一极以及一第二极分别耦接于第二电压端以及该位准开关信号。

该反相器包含一第六晶体管，该第六晶体管为一PMOS晶体管，该第六晶体管的栅极耦接于该输入端，该第六晶体管的一第二极耦接于该第一电源端；以及一第七晶体管，该第七晶体管为一NMOS晶体管，该第七晶体管的栅极耦接于该输入端，该第七晶体管的第一极耦接于该第二电源端。

其中该取样开关为一CMOS。该频率位准移位器包含一第九晶体管，该第九晶体管的栅极耦接于该取样开关，该第九晶体管的一第一极耦接于该第一电源端；一第十晶体管，该第十晶体管的栅极耦接于该输入端，该第十晶体管的一第一极耦接于该第二电源端；以及一第十一晶体管，该第十一晶体管的栅极耦接于该输出端，该第十一晶体管的一第一极以及一第二极分别耦接于第二电压端以及该位准开关信号。

本发明的移位寄存器，其另包含一第一重置开关，耦接于该位准移位节点，用来依据一重置信号，重置该移位寄存器。该第一重置开关为一第十二晶体管，该第十二晶体管的栅极耦接于该重置信号，该第十二晶体管的一第一极以及一第二极分别耦接于该位准移位节点以及该第二电压端。

本发明的移位寄存器，其另包含一第二重置开关，耦接于该输入端，用来依据该重置信号，重置该移位寄存器。该第二重置开关为一第十三晶体管，该第十三晶体管的栅极耦接于该重置信号，该第十三晶体管的一第一极以及一第二极分别耦接于该电源电压以及该输入端。

本发明的移位寄存器的效果：一、动态式移位寄存器操作速度高；二、所使用晶体管数目较静态式移位寄存器少，电路精简；三、因晶体管元件数目少，所以在动态功率消耗就比其它静态式的来的低；四、动态式移位寄存器比静态式移位寄存器更适合实现在纯PMOS与纯NMOS工艺上。由于有这四项好处，也适应未来显示器装置设计趋势的需求。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为本发明的移位寄存装置的功能方块图；

图2为图1所示的移位寄存器的各节点电压变化的时序图；

图3为移位寄存器的第一实施例的电路图；

图4为移位寄存器的第二实施例的电路图；

图5为移位寄存器的第三实施例的电路图；

图6为移位寄存器的第四实施例的电路图；

图7为移位寄存器的第五实施例的电路图；

图8为移位寄存器的第六实施例的电路图；

图9为图8移位寄存器的各节点电压变化的时序图；

图10为移位寄存器的第七实施例的电路图；

图11为移位寄存器的第八实施例的电路图；

图12为移位寄存器的第九实施例的电路图；

图13为移位寄存器的第十实施例的电路图；

图14为图13所示的移位寄存器的各节点电压变化的时序图；

图15为移位寄存器的第十一实施例的电路图；

图16为移位寄存器的第十二实施例的电路图；

图17为图16移位寄存器的各节点电压变化的时序图；

图18为移位寄存器的第十三实施例的电路图；

图19为图18所示的移位寄存器的各节点电压变化的时序图；

图20为移位寄存器的第十四实施例的电路图；

图21为移位寄存器的第十五实施例的电路图；

图22为图21移位寄存器的各节点电压变化的时序图；

图23为现有技术的液晶显示器的功能方块图。

其中，附图标记：

50：移位寄存装置 100n、100(n+1)：移位寄存器

110：控制器 112：反相器

114：取样开关 M1-M13：晶体管

140：预充开关 150：位准移位开关

160：输出产生单元 170：第一重置开关

180：第二重置开关 VRST：重置信号

CLK：第一频率信号 XCK：第二频率信号

212：第一反相器 214：第一取样开关

216：第二取样开关 218：第二反相器

312：反相器 314：取样开关

316：频率位准移位器

具体实施方式

请参阅图1以及图2，图1为本发明的移位寄存装置50的功能方块图，图2为图1所示的移位寄存器的各节点电压变化的时序图。移位寄存装置50包含多个串接的移位寄存器100n，移位寄存器100n包含输出端SR[n]及一输入端SR[n-1]，控制器110、预充开关140、位准移位开关150以及输出产生单元160。移位寄存器100n耦接第一电源端以接第一电源电压V_DD以及第二电源端以接收第二电源电压Vss。移位寄存器100n用来于输入端SR[n-1]接收一输入信号脉冲后，由输出端SR[n]输出一输出信号脉冲。输入信号脉冲以及输出信号脉冲之间相差半个第一频率信号CLK(或是第二频率信号XCK)的周期。移位寄存器50的第一级移位寄存器1001的输入端SR[0]在接收到一触发起始脉冲V_ST后，就会隔第一频率信号CLK(或是第二频率信号XCK)的周期(clockcycle)产生输出信号脉冲至输出端SR[1]。接下来，每一移位寄存器100n依据第一频率信号CLK、第二频率信号XCK以及移位寄存器100n的前一级移位寄存器100(n-1)的输出信号脉冲SR[n-1]以每隔第一频率信号CLK(或是第二频率信号XCK)的周期(clock cycle)的方式输出该每一移位寄存器100n的输出信号脉冲至输出端SR[n]。其中第一频率信号CLK与第二频率信号XCK互为反相。当时段T₁-T₂时，输入端SR[n-1]输入一输入信号脉冲，耦接于输入端SR[n-1]的控制器110会接收输入信号脉冲，并依据第一频率信号CLK以及第二频率信号XCK以及该输入信号脉冲产生一位准开关信号至位准开关节点Y[n]，使得位准开关信号保持低电压位准。在此同时，当预充开关140在接收该输入信号脉冲时，导通电源电压V_DD至位准移位节点Z[n]。位准移位开关150耦接于控制器110，用来依据该位准开关信号开启。输出产生单元160用来于该位准移位开关开启时，依据该第二频率信号XCK以及位准移位节点Z[n]的位准移位信号产生该输出信号脉冲于输出端SR[n]。请注意，任意相邻的两个移位寄存器的电路架构相同，但是用来驱动该两个移位寄存器的频率信号为反相。也就是说，在移位寄存器100n之中，由频率信号CLK所驱动的电路，在下一级的移位寄存器100(n+1)的同一电路则由频率信号XCK所驱动，反之亦然。

请参阅图3，图3为移位寄存器100n的第一实施例的电路图。输出产生单元160包含第一晶体管M1以及第二晶体管M2。第一晶体管M1的栅极耦接于位准移位节点Z[n]，第一晶体管M1的第一极以及第二极分别耦接于输出端SR[n]以及频率信号XCK。第二晶体管M2的栅极耦接于位准开关节点Y[n]以接收控制器110产生的位准开关信号。第二晶体管M2的第一极以及第二极分别耦接输出端SR[n]以及电源电压Vss。位准移位开关150包含第三晶体管M3，第三晶体管M3的栅极耦接于位准开关节点Y[n]以接收控制器110产生的位准开关信号。第三晶体管M3的第一极以及第二极耦接于输出端SR[n]以及位准移位节点Z[n]。预充开关140包含第四晶体管M4以及预充位准补偿电容C。预充位准补偿电容C的两端耦接于该第四晶体管的栅极以及漏极。预充位准补偿电容C可以由一第五晶体管M5加以实现，也就是将第五晶体管M5的源极与漏极耦接于位准移位节点Z[n]，而晶体管M5的栅极则耦接于输入端SR[n-1]。而第四晶体管M4的栅极也耦接于输入端SR[n-1]，晶体管M4的源极以及漏极则分别耦接于电源电压V_DD和位准移位节点Z[n]。

控制器110包含反相器112以及取样开关114。反相器112耦接于输入端SR[n-1]以接收该输入信号脉冲，用来输出反相的该输入信号脉冲。取样开关114则耦接于反相器112以及位准移位节点Y[n]，用来将反相的该输入信号脉冲输出至位准移位节点Y[n]。在图3所示的实施例中，反相器112包含第六晶体管M6以及第七晶体管M7。第六晶体管M6为P型金属氧化物半导体(P-typeMetal-Oxide-Semiconductor，，PMOS)，第六晶体管M6的栅极耦接于输入端SR[n-1]，而第七晶体管M7为N型金属氧化物半导体(N-typeMetal-Oxide-Semiconductor，NMOS)，该第七晶体管的栅极也耦接于输入端SR[n-1]。取样开关114为一互补式金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor，CMOS)，用来依据频率信号XCK以及CLK，将反相的该输入信号脉冲输出至位准移位节点Y[n]。取样开关114可动态控制位准移位节点Z[n]的操作，以及动态输出晶体管M2的栅极，控制晶体管M2的操作。

请一并参阅图2以及图3。本实施例的移位寄存器100n的操作可分为致动预充阶段(pre-charge period)T₀-T₁和致动输出阶段T₁-T₂。当移位寄存器100n处于致动预充阶段T₀-T₁时，输入端SR[n-1]输入的输入信号脉冲会导通预充开关140的晶体管M4并开始预充电压于位准移位节点Z[n]，使得晶体管M1的栅极达到接近V_DD-V_th4的电压位准，其中V_th4表示晶体管M4的临界电压(threshold voltage)。同时耦接于晶体管M1源极的频率信号XCK的电压位准于T₁-T₂期间必须处于低电压位准，如此晶体管M1就可以预先导通。在T₀-T₁期间，控制器110的反相器112会将输入信号脉冲做反相的动作，且因为取样开关114处于关闭状态，所以此时位准开关节点Y[n]的位准开关信号的电压位准为低电压位准。

当移位寄存器100n处于于致动输出阶段T₁-T₂时，控制器110内的取样开关114会将原先反相的输入信号脉冲传入晶体管M2、M3的栅极，以将晶体管M2、M3操作在关闭状态。在时点T₁的瞬间，预充开关140的晶体管M4会关闭，因此在致动输出阶段T₁-T₂时，位准移位节点Z[n]为浮接状态，同时耦接于晶体管M1的源极的频率信号XCK的电压位准则恰好处于高电压位准，使得位准移位节点Z[n]上电压位准提升至2V_DD-V_th4。因为位准移位节点Z[n]在致动预充阶段T₀-T₁时就已预充电压，使其电压位准略为提高，所以在致动输出阶段T₁-T₂时，位准移位节点Z[n]就能快速地到达至V_DD-V_th4并使晶体管M1完全导通。如此一来，因为晶体管M1在致动输出阶段T₁-T₂完全导通，所以输出端SR[n]的电压位准可确保提高至所要的V_DD电压位准。

由于在致动预充阶段T₀-T₁时，位准移位节点Z[n]的电压位准能接近V_DD-V_th越好，所以预充位准补偿电容C的功能在增加位准移位节点Z[n]的预充位准。

请继续参阅图1以及图3，移位寄存器100n另包含第一重置开关170以及第二重置开关180。第一重置开关170耦接于位准移位节Z[n]，用来依据一重置信号V_RST重置移位寄存器100n。第二重置开关180耦接于输入端SR[n-1]，用来依据该重置信号V_RST重置移位寄存器100n。请注意，在较佳实施例中，重置信号V_RST可以是用来触发第一级移位寄存器的触发起始脉冲V_ST。第一重置开关170可为第十二晶体管M12，第十二晶体管M12的栅极耦接于重置信号V_RST，第十二晶体管M12的第一极以及第二极分别耦接于位准移位节点Z[n]以及电源电压Vss。第二重置开关180可为第十三晶体管M13，第十三晶体管M13的栅极耦接于重置信号V_RST，第十三晶体管M13的第一极以及第二极分别耦接于输入端SR[n-1]以及电源电压Vss。第一或是第二重置开关170、180可在移位寄存器100n没有运作时，适时地关闭晶体管M1、M6、M7，以减少静态电流所产生的功率耗损。

虽然在图1以及图3所绘示的移位寄存器100n包含第一以及第二重置开关170、180，但是也可在移位寄存器100n之中仅设置其中一个重置开关170、180或是根本不使用。然而一旦决定采用第一重置开关170或是第二重置开关180时，第一级移位寄存器不可设置第一重置开关170或是第二重置开关180，否则第一级移位寄存器将因重置而使得信号无法产生正常的传递。若是使用双向电路操作，则第一级与最后一至二级的移位寄存器将不可使用重置开关170、180。

请参阅图4，图4为移位寄存器100n的第二实施例的电路图。图4的移位寄存器100n的预充开关140包含第四晶体管M4，且第四晶体管M4的栅极耦接于频率信号CLK或是输入端SR[n-1]，第四晶体管M4的第一极以及第二极耦接于输入端SR[n]以及位准移位节点Z[n]。

请参阅图5，图5为移位寄存器100n的第三实施例的电路图。图5的移位寄存器100n的预充开关140包含第四晶体管M4，且第四晶体管M4的栅极耦接于输入端SR[n]，第四晶体管M4的第一极以及第二极耦接于电源电压V_DD和位准移位节点Z[n]。

请参阅图6，图6为移位寄存器100n的第四实施例的电路图。图6的移位寄存器100n的预充开关140包含第四晶体管M4以及第五晶体管M5。第四晶体管M4的栅极耦接于输入端SR[n]，第四晶体管M4的第一极以及第二极耦接于电源电压V_DD和位准移位节点Z[n]。第五晶体管M5的栅极以及第一极耦接于输入端SR[n]，第五晶体管M5的第二极耦接于位准移位节点Z[n]。

请参阅图7，图7为移位寄存器100n的第五实施例的电路图。图7的移位寄存器100n的控制器110的反相器112包含第六晶体管M6以及第七晶体管M7。第六晶体管M6以及第七晶体管M7都为N型金属氧化物半导体(N-typeMetal-Oxide-Semiconductor，NMOS)。第六晶体管M6的栅极耦接于频率信号XCK，而第七晶体管的栅极耦接于输入端SR[n-1]。取样开关114为NMOS，用来依据频率信号CLK，将反相的该输入信号脉冲输出至位准移位节点Y[n]。取样开关114可动态控制位准移位节点Z[n]的操作，以及动态输出晶体管M2的栅极，控制晶体管M2的操作。需特别注意的是，图7所示的预充开关140也可由图4至图6所揭露的预充开关的电路架构所替换。

请参阅图8以及图9，图8为移位寄存器100n的第六实施例的电路图。图9为图8移位寄存器100n的各节点电压变化的时序图。图8的移位寄存器100n所揭露的晶体管M1-M8都为PMOS。如本领域技术人员所熟知，晶体管M1-M8为PMOS的运作原理与图7所示的移位寄存器100n相似，且图8的移位寄存器100n的信号时序图请参阅图9所示，在此不另赘述。

请参阅图10，图10为移位寄存器100n的第七实施例的电路图。图10的移位寄存器100n的预充开关140包含第四晶体管M4，且第四晶体管M4的栅极耦接于频率信号CLK或是输入端SR[n]，第四晶体管M4的第一极以及第二极耦接于输入端SR[n]以及位准移位节点Z[n]。在此第四晶体管M4为PMOS。

请参阅图11，图11为移位寄存器100n的第八实施例的电路图。图11的移位寄存器100n的预充开关140包含一第四晶体管M4，且第四晶体管M4的栅极耦接于输入端SR[n]，第四晶体管M4的第一极以及第二极耦接于电源电压V_DD和位准移位节点Z[n]。在此第四晶体管M4为PMOS。

请参阅图12，图12为移位寄存器100n的第九实施例的电路图。图12的移位寄存器100n的预充开关140包含第四晶体管M4以及第五晶体管M5。第四晶体管M4的栅极耦接于输入端SR[n]，第四晶体管M4的第一极以及第二极耦接于电源电压V_DD和位准移位节点Z[n]。第五晶体管M5的栅极以及第一极耦接于输入端SR[n]，第五晶体管M5的第二极耦接于位准移位节点Z[n]。在此第四晶体管M4以及第五晶体管M5为PMOS而非NMOS。

图10、图11、图12所示的移位寄存器100n的的信号时序图请参阅图9所示，在此不另赘述。

需特别注意的是，图8所示的预充开关140也可由图10至图12所揭露的预充开关的电路架构所替换。

请参阅图13，图13为移位寄存器100n的第十实施例的电路图。图13的移位寄存器100n的控制器110包含一反相器312、一取样开关314以及一频率位准移位器316。在本实施例中，反相器312包含第六晶体管M6以及第七晶体管M7，第六晶体管M6可为一P型金属氧化物半导体(P-typeMetal-Oxide-Semiconductor，PMOS)，而第七晶体管可为一N型金属氧化物半导体(N-type Metal-Oxide-Semiconductor，NMOS)。取样开关314可为一互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)。频率位准移位器316包含一第九晶体管M9、一第十晶体管M10以及一第十一晶体管M11。第九晶体管M9的栅极耦接于取样开关314。第十晶体管M10栅极耦接于输入端SR[n-1]。第十一晶体管M11的栅极耦接于输出端SR[n-1]，第十一晶体管的第一极以及第二极分别耦接于电源电压Vss以及该位准开关节点Y[n]。

请一并参阅图13以及图14。图14为图13所示的移位寄存器的各节点电压变化的时序图。本实施例的移位寄存器100n可分为致动预充阶段(pre-charge period)T₀-T₁和致动输出阶段T₁-T₂。当移位寄存器100n处于致动预充阶段T₀-T₁时，输入端SR[n-1]输入的输入信号脉冲会导通预充开关140的晶体管M4并开始预充电压于位准移位节点Z[n]，使得晶体管M1的栅极达到接近V_DD-V_th4的电压位准，其中V_th4表示晶体管M4的临界电压(thresholdvoltage)。同时耦接于晶体管M1源极的频率信号XCK的电压位准必须处于低电压位准，如此晶体管M1就可以预先导通。在T₀-T₁期间，控制器110的反相器312会将输入信号脉冲做反相的动作，但因为取样开关314处于关闭状态，所以此时频率位准移位器316会输出低电压位准的位准开关信号至位准开关节点Y[n]，如此一来晶体管M2、M3的栅极操作在关闭状态。在时点T₁的瞬间，预充开关140的晶体管M4会关闭，因此在致动输出阶段T₁-T₂时，位准移位节点Z[n]为浮接状态，同时耦接于晶体管M1的源极的频率信号XCK的电压位准则恰好处于高电压位准，连带让位准移位节点Z[n]上电压位准成为2V_DD-V_th4。因为位准移位节点Z[n]在致动预充阶段T₀-T₁时就已预充电压，使其电压位准略为提高，所以在致动输出阶段T₁-T₂时，位准移位节点Z[n]就能快速地到达至2V_DD-V_th4并使晶体管M1完全导通。如此一来，因为晶体管M1在致动输出阶段T₁-T₂完全导通，所以输出端SR[n]的电压位准可确保提高至所要的V_DD电压位准。

请继续参阅图13，移位寄存器100n另包含第一重置开关170以及第二重置开关180。第一重置开关170耦接于位准移位节Z[n]，用来依据一重置信号V_RST重置移位寄存器100n。第二重置开关180耦接于输入端SR[n-1]，用来依据该重置信号V_RST重置移位寄存器100n。请注意，在较佳实施例中，重置信号VRST可以是用来触发第一级移位寄存器的触发起始脉冲V_ST。第一重置开关170可为第十二晶体管M12，第十二晶体管M12的栅极耦接于重置信号V_RST，第十二晶体管M12的一第一极以及一第二极分别耦接于位准移位节点Z[n]以及电源电压Vss。第二重置开关180可为第十三晶体管M13，第十三晶体管M13的栅极耦接于重置信号V_RST，第十三晶体管M13的第一极以及第二极分别耦接于输入端SR[n-1]以及电源电压Vss。第一或是第二重置开关170、180可在移位寄存器100n没有运作时，适时地关闭晶体管M1、M6、M7，以减少静态电流所产生的功率耗损。

虽然在图13所绘示的移位寄存器100n包含第一以及第二重置开关170、180，但是也可在移位寄存器100n之中仅设置其中一个重置开关170、180或是根本不使用。然而一旦决定采用第一重置开关170或是第二重置开关180时，第一级的移位寄存器不可设置第一重置开关170或是第二重置开关180，否则第一级的移位寄存器将因重置而使得信号无法产生正常的传递。若是使用双向电路操作，则第一级与最后一至二级的移位寄存器将不可使用重置开关。除此之外，图13所示的预充开关140也可由图4至图6所揭露的预充开关的电路架构所替换。

请参阅图15，图15为移位寄存器100n的第十一实施例的电路图。图13的移位寄存器100n的控制器110包含一反相器312、一取样开关314以及一频率位准移位器316。在本实施例中，反相器312包含第六晶体管M6以及第七晶体管M7，取样开关314包含第八晶体管，频率位准移位器316包含第九晶体管M9、第十晶体管M10以及第十一晶体管M11。晶体管M6-M11可为N型金属氧化物半导体(P-type Metal-Oxide-Semiconductor，NMOS)。晶体管M6的栅极耦接于频率信号XCK，晶体管M7的栅极耦接于输入端SR[n-1]。晶体管M9的栅极耦接于取样开关114(也即晶体管M8)。晶体管M10栅极耦接于输入端SR[n-1]。第十一晶体管M11的栅极耦接于输出端SR[n-1]，第十一晶体管的第一极以及第二极分别耦接于电源电压Vss以及该位准开关节点Y[n]。图15所示的移位寄存器100n操作原理与图13所揭示的移位寄存器一致，在此不另赘述。需特别注意的是，图15所示的预充开关140也可由图4至图6所揭露的预充开关的电路架构所替换。

请参阅图16以及图17，图16为第十二实施例的移位寄存器100n的电路图。图17为图16移位寄存器100n的各节点电压变化的时序图。图16的移位寄存器100n所揭露的晶体管M1-M11都为PMOS而非NMOS。如任何本领域技术人员所熟知，晶体管M1-M11为PMOS的运作原理与图13所示的移位寄存器100n相似，且图16的移位寄存器100n的信号时序图请参阅图17所示，在此不另赘述。需特别注意的是，图16所示的预充开关140也可由图10至图12所揭露的预充开关的电路架构所替换。

请参阅图18，图18为移位寄存器100n的第十三实施例的电路图。图18的移位寄存器100n的控制器110包含第一反相器212、第一取样开关214、第二取样开关216以及第二反相器218。在本实施例中，反相器212包含第六晶体管M6以及第七晶体管M7，第六晶体管M6可为P型金属氧化物半导体(P-typeMetal-Oxide-Semiconductor，PMOS)，而第七晶体管可为N型金属氧化物半导体(N-type Metal-Oxide-Semiconductor，NMOS)。晶体管M6、M7的栅极耦接于输入端SR[n-1]。第一取样开关214以及第二取样开关216可为互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)。第二反相器218包含第十晶体管M10以及第十一晶体管M11。第十晶体管M10的栅极耦接于第一取样开关214。第十一晶体管M11的栅极耦接于第二取样开关216。第二反相器218的输出耦接于晶体管M2、M3。

请一并参阅图18以及图19。图19为图18所示的移位寄存器的各节点电压变化的时序图。本实施例的移位寄存器100n的操作可分为致动预充阶段(pre-charge period)T₀-T₁和致动输出阶段T₁-T₂。当移位寄存器100n处于致动预充阶段T₀-T₁时，输入端SR[n-1]输入的输入信号脉冲会导通预充开关140的晶体管M4并开始预充电压于位准移位节点Z[n]，使得晶体管M1的栅极达到接近2V_DD-V_th4的电压位准。同时耦接于晶体管M1源极的频率信号XCK的电压位准必须处于低电压位准，如此晶体管M1就可以预先导通。在T₀-T₁期间，控制器110的第一反相器212会将输入信号脉冲做反相的动作，但因为第一取样开关214处于关闭状态，同时，第二取样开关216会导通，并将输入端SR[n-1]的输入信号脉冲经由第二反相器216反相后传入晶体管M2、M3的栅极，以将晶体管M2、M3操作在关闭状态。在时点T₁的瞬间，预充开关140的晶体管M4会关闭，因此在致动输出阶段T₁-T₂时，位准移位节点Z[n]为浮接状态，同时耦接于晶体管M1的源极的频率信号XCK的电压位准则恰好处于高电压位准，连带让位准移位节点Z[n]上电压位准成为2V_DD-V_th4。因为位准移位节点Z[n]在致动预充阶段T₀-T₁时就已预充电压，使其电压位准略为提高，所以在致动输出阶段T₁-T₂时，位准移位节点Z[n]就能快速地到达至2V_DD-V_th4并使晶体管M1完全导通。如此一来，因为晶体管M1在致动输出阶段T₁-T₂完全导通，所以输出端SR[n]的电压位准可确保提高至所要的V_DD电压位准。

请继续参阅图18，移位寄存器100n另包含第一重置开关170以及第二重置开关180。第一重置开关170耦接于位准移位节Z[n]，用来依据一重置信号V_RST重置移位寄存器100n。第二重置开关180耦接于输入端SR[n-1]，用来依据该重置信号V_RST重置移位寄存器100n。请注意，在较佳实施例中，重置信号V_RST可以是用来触发第一级移位寄存器的触发起始脉冲V_ST。第一重置开关170可为第十二晶体管M12，第十二晶体管M12的栅极耦接于重置信号V_RST，第十二晶体管M12的第一极以及第二极分别耦接于位准移位节点Z[n]以及电源电压Vss。第二重置开关180可为一第十三晶体管M13，第十三晶体管M13的栅极耦接于重置信号V_RST，第十三晶体管M13的第一极以及第二极分别耦接于输入端SR[n-1]以及电源电压Vss。第一或是第二重置开关170、180可在移位寄存器100n没有运作时，适时地关闭晶体管M1、M6、M7，以减少静态电流所产生的功率耗损。

虽然在图18所绘示的移位寄存器100n包含第一以及第二重置开关170、180，但是也可在移位寄存器100n之中仅设置其中一个重置开关170、180或是根本不使用。然而一旦决定采用第一重置开关170或是第二重置开关180时，第一级移位寄存器不可设置第一重置开关170或是第二重置开关180，否则第一级移位寄存器将因重置而使得信号无法产生正常的传递。若是使用双向电路操作，则第一级与最后一至二级的移位寄存器将不可使用重置开关170、180。除此之外，图18所示的预充开关140也可由图4至图6所揭露的预充开关的电路架构所替换。

请参阅图20，图20为移位寄存器100n的第十四实施例的电路图。图20的移位寄存器100n的控制器110包含一第一反相器212、第一取样开关214、第二取样开关216以及一第二反相器218。在本实施例中，第一反相器212包含第六晶体管M6以及第七晶体管M7，第一取样开关214包含第八晶体管M8，第二取样开关216包含第九晶体管M9。第二反相器218包含第十晶体管M10、第十一晶体管M11以及第十二晶体管M12。晶体管M6-M11可为N型金属氧化物半导体(P-type Metal-Oxide-Semiconductor，NMOS)。晶体管M6的栅极耦接于频率信号XCK，晶体管M7的栅极耦接于输入端SR[n-1]。晶体管M10的栅极耦接于第一取样开关214(也即晶体管M8)。晶体管M11栅极耦接于第二取样开关216。第十一晶体管M11的栅极耦接于输出端SR[n-1]，第二反相器218的输出耦接于位准开关节点Y[n]。图20所示的移位寄存器100n操作原理与图18所揭示的移位寄存器一致，在此不另赘述。需特别注意的是，图20所示的预充开关140也可由图4至图6所揭露的预充开关140的电路架构所替换。

请参阅图21以及图22，图21为第十五实施例的移位寄存器100n的电路图。图22为图21移位寄存器100n的各节点电压变化的时序图。图21的移位寄存器100n所揭露的晶体管M1-M13都为PMOS而非NMOS。如任何本领域技术人员所熟知，晶体管M1-M13为PMOS的运作原理与图20所示的移位寄存器100n相似，且图21的移位寄存器100n的信号时序图请参阅图22所示，在此不另赘述。需特别注意的是，图21所示的预充开关140也可由图10至图12所揭露的预充开关的电路架构所替换。

相较于现有技术，本发明的移位寄存器有以下特性：一、动态式移位寄存器操作速度高；二、所使用晶体管数目较静态式移位寄存器少，电路精简；三、因晶体管元件数目少，所以在动态功率消耗就比其它静态式的来的低；四、动态式移位寄存器比静态式移位寄存器更适合实现在纯PMOS与纯NMOS工艺上。由于有这四项好处，也适应未来显示器装置设计趋势的需求。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种移位寄存器，用来于一输入端接收一输入信号脉冲后，由一输出端输出一输出信号脉冲，其特征在于，包含：

一第一电源端，用来产生一第一电源电压；

一第二电源端，用来产生一第二电源电压；

一控制器，耦接于该输入端以接收该输入信号脉冲，用来依据一第一频率信号以及一第二频率信号以及该输入信号脉冲产生一位准开关信号，其中该第一频率信号反相于该第二频率信号；

一预充开关，耦接于该第一电源端以及该输入端，用来于接收该输入信号脉冲时，导通该第一电源端的第一电源电压至一位准移位节点；

一位准移位开关，耦接于该控制器以及该位准移位节点，用来依据该位准开关信号开启；以及

一输出产生单元，耦接该输出端、该位准移位节点、以及该第二频率信号，用来于该位准移位开关开启时，依据该第二频率信号以及该位准移位节点的电压产生该输出信号脉冲于该输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，该输出产生单元包含一第一晶体管以及一第二晶体管，该第一晶体管的一栅极耦接于该位准移位节点、该第一晶体管的一第一极以及一第二极分别耦接于该输出端以及该第二频率信号，该第二晶体管的一栅极耦接于该控制器产生的该位准开关信号，该第二晶体管的一第一极以及一第二极分别耦接该第二电源端以及该输出端。

3.根据权利要求1所述的移位寄存器，其特征在于，该位准移位开关为一第三晶体管，该第三晶体管的一栅极耦接于该控制器产生的该位准开关信号，该第三晶体管的一第一极以及一第二极耦接于该输出端以及该位准移位节点。

4.根据权利要求3所述的移位寄存器，其特征在于，该预充开关为一第四晶体管，该第四晶体管的一栅极耦接于该第一频率信号，该第四晶体管的一第一极以及一第二极耦接于该输入端以及该位准移位节点。

5.根据权利要求3所述的移位寄存器，其特征在于，该预充开关为一第四晶体管，该第四晶体管的一栅极耦接于该输入端，该第四晶体管的一第一极以及一第二极耦接于该第二电源端以及该位准移位节点。

6.根据权利要求5所述的移位寄存器，其特征在于，另包含一预充位准补偿电容，其两端耦接于该第四晶体管的该栅极以及该第二极。

7.根据权利要求6所述的移位寄存器，其特征在于，该预充位准补偿电容为一第五晶体管，该第五晶体管的一栅极耦接该输入端，该第五晶体管的一第一极以及一第二极都耦接于该位准移位节点。

8.根据权利要求6所述的移位寄存器，其特征在于，该预充位准补偿电容为一第五晶体管，该第五晶体管的一栅极耦接该输入端，该第五晶体管的一第一极以及一第二极耦接于该位准移位节点以及该输入端。

9.根据权利要求1所述的移位寄存器，其特征在于，该控制器包含：

一反相器，耦接于该输入端以接收该输入信号脉冲，用来输出反相的该输入信号脉冲；以及

一取样开关，耦接于该反相器以及该位准移位节点，用来将反相的该输入信号脉冲输出至该位准移位节点。

10.根据权利要求9所述的移位寄存器，其特征在于，该反相器包含：

一第六晶体管，该第六晶体管的栅极耦接于该第二频率信号，该第六晶体管的一第二极耦接于该第一电源端；以及

一第七晶体管，该第七晶体管的栅极耦接于该输入端，该第七晶体管的第一极耦接于该第二电源端。

11.根据权利要求10所述的移位寄存器，其特征在于，该取样开关为一第八晶体管，耦接于该反相器以及该位准移位节点，用来依据该第一频率信号，将反相的该输入信号脉冲输出至该位准移位节点。

12.根据权利要求9所述的移位寄存器，其特征在于，该反相器包含：

一第六晶体管，该第六晶体管为一P型金属氧化物半导体，该第六晶体管的栅极耦接于该输入端，该第六晶体管的一第二极耦接于该第一电源端；以及

一第七晶体管，该第七晶体管为一N型金属氧化物半导体，该第七晶体管的栅极耦接于该输入端，该第七晶体管的第一极耦接于该第二电源端。

13.根据权利要求12所述的移位寄存器，其特征在于，该取样开关为一互补式金属氧化物半导体，用来依据该第一频率信号以及该第二频率信号，将反相的该输入信号脉冲输出至该位准移位节点。

14.根据权利要求1所述的移位寄存器，其特征在于，该控制器包含：

一第一反相器，耦接于该输入端以接收该输入信号脉冲，用来输出反相的该输入信号脉冲；

一第一取样开关，耦接于该第一反相器，受控于该第二频率信号，用来输出反相的该输入信号脉冲；

一第二取样开关，耦接于该输入端，受控于该第二频率信号，用来输出该输入信号脉冲；以及

一第二反相器，耦接于该第一取样开关以及该第二取样开关，用来依据第一取样开关输出的反相的该输入信号脉冲以及该第二取样开关输出的该输入信号脉冲，输出该位准开关信号至该位准移位节点。

15.根据权利要求14所述的移位寄存器，其特征在于，该第一反相器包含：

16.根据权利要求15所述的移位寄存器，其特征在于，该第一取样开关为一第八晶体管，该第八晶体管的栅极耦接于该第一频率信号，以及该第二取样开关为一第九晶体管，该第九晶体管的栅极耦接于该第一频率信号。

17.根据权利要求16所述的移位寄存器，其特征在于，该第二反相器包含：

一第十晶体管，该第十晶体管的栅极耦接于该第八晶体管，该第十晶体管的一第一极耦接于该第一电源端；以及

一第十一晶体管，该第十一晶体管的栅极耦接于该第九晶体管，该第十一晶体管的第一极耦接于该第二电源端。

18.根据权利要求14所述的移位寄存器，其特征在于，该第一反相器包含：

19.根据权利要求18所述的移位寄存器，其特征在于，该第一取样开关以及该第二取样开关都为一互补式金属氧化物半导体。

20.根据权利要求19所述的移位寄存器，其特征在于，该第二反相器包含：

一第十晶体管，该第十晶体管的栅极耦接于该第一取样开关，该第十晶体管的一第一极耦接于该第一电源端；以及

一第十一晶体管，该第十一晶体管的栅极耦接于该第二取样开关，该第十一晶体管的第一极耦接于该第二电源端。

21.根据权利要求1所述的移位寄存器，其特征在于，该控制器包含：

一反相器，耦接于该输入端以接收该输入信号脉冲，用来输出反相的该输入信号脉冲；

一取样开关，耦接于该第一反相器，受控于该第二频率信号，用来输出反相的该输入信号脉冲；以及

一频率位准移位器，耦接于该取样开关以及该输入端，用来依据取样开关输出的反相的该输入信号脉冲以及该输入信号脉冲，输出该位准开关信号至该位准移位节点。

22.根据权利要求21所述的移位寄存器，其特征在于，该反相器包含：

23.根据权利要求22所述的移位寄存器，其特征在于，该取样开关为一第八晶体管，该第八晶体管的栅极耦接于该第一频率信号。

24.根据权利要求23所述的移位寄存器，其特征在于，该频率位准移位器包含：

一第九晶体管，该第九晶体管的栅极耦接于该第八晶体管，该第九晶体管的一第一极耦接于该第一电源端；

一第十晶体管，该第十晶体管的栅极耦接于该输入端，该第十晶体管的一第一极耦接于该第二电源端；以及

一第十一晶体管，该十一晶体管的栅极耦接于该输出端，该十一晶体管的一第一极以及一第二极分别耦接于第二电压端以及该位准开关信号。

25.根据权利要求21所述的移位寄存器，其特征在于，该反相器包含：

26.根据权利要求25所述的移位寄存器，其特征在于，该取样开关为一互补式金属氧化物半导体。

27.根据权利要求26所述的移位寄存器，其特征在于，该频率位准移位器包含：

一第九晶体管，该第九晶体管的栅极耦接于该取样开关，该第九晶体管的一第一极耦接于该第一电源端；

一第十一晶体管，该第十一晶体管的栅极耦接于该输出端，该第十一晶体管的一第一极以及一第二极分别耦接于第二电压端以及该位准开关信号。

28.根据权利要求1所述的移位寄存器，其特征在于，另包含：

一第一重置开关，耦接于该位准移位节点，用来依据一重置信号，重置该移位寄存器。

29.根据权利要求28所述的移位寄存器，其特征在于，该第一重置开关为一第十二晶体管，该第十二晶体管的栅极耦接于该重置信号，该第十二晶体管的一第一极以及一第二极分别耦接于该位准移位节点以及该第二电压端。

30.根据权利要求28所述的移位寄存器，其另包含：

一第二重置开关，耦接于该输入端，用来依据该重置信号，重置该移位寄存器。

31.根据权利要求30所述的移位寄存器，其特征在于，该第二重置开关为一第十三晶体管，该第十三晶体管的栅极耦接于该重置信号，该第十三晶体管的一第一极以及一第二极分别耦接于该电源电压以及该输入端。