CN100550869C - 一种用于数字通信的编码装置 - Google Patents

Abstract

一种涉及光同步数字传输系统的用于数字通信的编码装置，包括连零检出模块、破坏点形成模块和单/双极变换输出模块，连零检出模块检测数据流的连“0”情况，输出数据流信号shift_out和连零信号all-zero，破坏点形成模块与单/双极变换输出模块相连，单/双极变换输出模块接收数据流信号shift_out，完成正负双轨输出，其特征在于：还包括取代节选择模块，取代节选择模块根据数据流信号shift_out和连零信号all-zero的值生成控制信号odd-b，送至连零检出模块，以决定是否在移位寄存器中插入“1”，本发明逻辑明了，电路简洁，能够解决国际化多制式系统的基带传输信号的编码问题，可以降低有关集成电路芯片、通讯系统的成本。

Description

一种用于数字通信的编码装置

技术领域

本发明涉及光同步数字传输系统和准同步数字通信系统，尤其涉及一种基带传输编码的用于数字通信的编码装置。

背景技术

在现代通信的许多场合，基带信号不需要调制而可以在某些信道中传送。基带传输是数字通信系统中最基本的传输方式，基带传输系统是数字通信系统的重要组成部分，主要包括波形变换器、发送滤波器、信道、接收滤波器和取样判决器等5个部分。为了使数字信号适合于信道的传输，一般要经过码型变换器进行码型变换，将二进制的脉冲序列变为双极性码，再送到基带传输信道进行传输。接收端将信号送入匹配滤波器，再经过均衡器，校正波形失真和码间干扰，在取样定时时钟作用下进行判决以恢复基带数字信号。

为适应信道的传输特性及接收端恢复数字信号的需要，基带传输信号应该满足几个基本要求：

1)信号的编码应该使所用的速率尽量低，有利于提高系统的频带利用率；

2)带数字信号应具有少的直流分量、甚低频及高频分量；

3)带信号中具有足够大的供提取码元同步用的信号分量，以便利于提取时钟信号；

4)传输的码型基本不受信号源统计特性的影响，序列中“0”、“1”的出现概率基本上符合随机特性；

5)具有较强的抗干扰和自检能力。

根据以上要求，目前常用的基带传输码型主要有AMI(传号交替反转码)、HDB3(三阶高密度双极性码)、B8ZS(八连零取代码)等。AMI码的编码规则是：将单极性脉冲序列中相邻的“1”码(即传号)变为极性交替的正、负脉冲。HDB3码是一种AMI码的改进型，又称四连零取代码，它克服了传输波形中出现的长连“0”的情况。HDB3码的编码规则为：a、当二进制代码序列中连“0”的个数不大于3时，编码规律与AMI码相同；b、当序列中出现四个以上连“0”时，每四个连“0”用“000V”或“B00V”代替，其中B表示与前一个“1”遵守正、负脉冲交替的规则，V表示与前一个相邻的“1”同极性，即破坏正负交替的规则，称“V”为破坏脉冲，c、至于什么情况下用“000V”还是“B00V”，他们必须遵循两个V破坏点之间极性交替的原则，这样才不至于在编码脉冲序列中引入直流分量。B8ZS码与HDB3码的编码规则类似，只是区别在于：a、序列中连“0”数不大于7时，编码规律与AMI码相同，当连“0”数大于等于8个时，每8个连“0”用取代节“000VB0VB”替代。AMI和HDB3码主要用在欧洲制式的数字系统中，而AMI和B8ZS码普遍用于北美制式的系统中。

具体编码举例如下：

二进制码0100 1100 0010 0000 0001

AMI：0+100 -1+100 00-10 0000 000+1

HDB3：①0+100 -1+1-B0 0-V+10 00+V-B 00-V+1

②0+100 -1+100 0+V-10 00-V+B 00+V-1

B8ZS：0+100 -1+100 00-10 00-V+B 0+V-B+1

在HDB3编码中有两种情况，第一种是前面一个破坏点V脉冲为正脉冲且到破坏点之间有偶数个“1”的情况，第二种是前面一个破坏点V脉冲为负脉冲且到破坏点之间有奇数个“1”的情况。

湖南大学出版社的《数字通信原理》等有关文献介绍了一种比较流行的HDB3编码电路，如图1所示现有的HDB3编码电路中，主要由四个部分组成，包括四连“0”检测、破坏节形成、补奇变“1”电路、双极性变换电路。由反相器M01、二输入与非门M02、四输入与非门M03、D型触发器S01、D型触发器S02、D型触发器S03组成4全‘0’检测电路，当数据流D输入连续4个‘0’时，反相器M01、D型触发器S01、D型触发器S02、D型触发器S03全输出‘1’，四输入与非门M03输出低电平有效的‘V’脉冲，此脉冲同时送往二输入与非门M02、反相器M04、D型触发器S04的输入端，以进一步完成插入‘1’、补奇变、破坏点形成的目的。反相器M04、二输入与非门M05、二输入与非门M06、T型触发器S06统计数据流中的‘1’个数的奇偶性，也就是每收到一个比特为1时T型触发器S06反转，为0时保持，四输入与非门M03输出的V信号为低有效且T型触发器S06当前值为0(偶数个‘1’)时，D型触发器S05就输入了一个‘1’，即‘B’比特，否则输入一个‘0’，这就是选择‘000V’或‘B00V’，以保证取代节置换之后两个‘V’之间的‘1’的个数为奇数，相邻两个‘V’反相。二输入与非门M02、四输入与非门M03、D型触发器S04、二输入与非门M08组成破坏点形成电路，使极性反转计数器T型触发器S07多反转一次，使编码后数据流中实现出现同极性的‘V’信号。D型触发器S05、T型触发器S07、三输入与门M09、三输入与门M010组成单/双变换电路，将单极性的NRZ码变成传号‘1’交替反转的双极性码(V信号与前一个传号同相)。数据流经由D端口输入，最后从三输入与门M09、三输入与门M010分别输出双极性HDB3正负轨数据。

该编码电路的缺点是仅能够实现HDB3编码，在需要满足B8ZS、HDB3、AMI三种编码方式的系统中，必须另外增加一套电路，这样显得电路比较重复累赘，不能很好地利用原有的电路资源，增大了芯片或电路板的面积，对于降低整体成本不利，在大规模集成电路的设计中讲究节省面积，提高内部资源的利用率，尤其是在几十个数据通道结构相同的芯片中，相同部分的电路更要求尽量简单。

发明内容

本发明的目的在于提供一种用于数字通信的编码装置，以解决现有技术中编码转换不兼容、电路复杂的问题。

本发明所采用的技术方案为：这种用于数字通信的编码装置，包括连零检出模块、破坏点形成模块和单/双极变换输出模块，连零检出模块检测数据流的连“0”情况，输出数据流信号shift_out和连零信号all-zero，破坏点形成模块与单/双极变换输出模块相连，单/双极变换输出模块接收数据流信号shift_out，完成正负双轨输出，其特征在于：还包括取代节选择模块4，取代节选择模块4根据数据流信号shift_out和连零信号all-zero的值生成控制信号odd-b，送至连零检出模块，以决定是否在移位寄存器中插入“1”；

所述的破坏点形成模块根据连零信号all-zero是否有效产生相应的计数控制信号，单/双极变换输出模块根据计数控制信号输出数据；

所述的连零检出模块、破坏点形成模块和单/双极变换输出模块均接收码型控制位Code0、Code1；

所述的连零检出模块包括由D型触发器S1、D型触发器S2、D型触发器S3、D型触发器S4、D型触发器S5、D型触发器S6和D型触发器S7组成的7位的带反馈环路的移位寄存器；该连零检出模块中：反相器U1输出端与五输入一反相与门U2的一正相输入端相连；五输入一反相与门U2的输出端与三输入二反相与门U4的正相输入端相连并输出8零信号eight_zero；三输入二反相与门U4的输出端与二输入与非门U5的一输入端相连；二输入与非门U5的输出端与D型触发器S1输入端相连；D型触发器S1输出端与反相器U6输入端相连；反相器U6输出端与二输入与非门U7的一输入端相连；二输入与非门U7的输出端与D型触发器S2输入端相连；D型触发器S2输出端与D型触发器S3输入端相连；D型触发器S3输出端与四输入四反相与门U8的一输入端相连；四输入四反相与门U8的输出端与三输入一反相与门U9的一正相输入端相连并输出4零信号four_zero；三输入一反相与门U9的输出端与三输入二反相与门U10的一反相输入端相连；三输入二反相与门U10的输出端与D型触发器S4输入端相连；D型触发器S4输出端与二输入一反相与非门U11的反相输入端相连；二输入一反相与非门U11的输出端与D型触发器S5输入端相连；D型触发器S5输出端与D型触发器S6输入端相连；三输入与或门U13输出端与D型触发器S7输入端相连；D型触发器S7输出端与五输入一反相与门U2的一正相输入端、反相器U12输入端相连；五输入一反相与门U2的其它两个正相输入端分别与四输入四反相与门U8的输出端、反相器U6输出端相连；五输入一反相与门U2的反相输入端与D型触发器S2输出端相连；反相器U3输出端与三输入二反相与门U4的一反相输入端、及三输入一反相与门U9的反相输入端相连；三输入二反相与门U4的另一反相输入端与三输入一反相与门U9的另一正相输入端相连并接收码型控制位Code0；二输入与非门U5的另一输入端与反相器U1输出端相连；二输入与非门U7的另一输入端与三输入二反相与门U4的输出端、三输入二反相与门U10的正相输入端、二输入一反相与非门U11的正相输入端相连；四输入四反相与门U8的另一个输入端与D型触发器S6输出端、三输入与或门U13的或门输入端相连；四输入四反相与门U8的另二个输入端分别与D型触发器S5输出端、D型触发器S4输出端相连；三输入二反相与门U10的另一反相输入端与D型触发器S3输出端相连；三输入与或门U13的一与门输入端与三输入一反相与门U9的输出端相连；反相器U3输入端接收码型控制位Code1；反相器U1输入端接收数据信号Data；三输入与或门U13的另一与门输入端接收控制信号odd-b；D型触发器S6输出数据转换信号Data_cnt；反相器U12输出数据流信号shift_out；

所述的破坏点形成模块中：选择器M1输出端与二输入与非门U14一输入端相连；二输入与非门U14输出端与反相器U15输入端相连；反相器U15输出端与二选一E型触发器S10的S端相连；二选一E型触发器S10的输出端与四输入三反相与非门U16的一反相输入端相连；四输入三反相与非门U16的输出端与E型触发器S8、S9的E端，以及二选一E型触发器S10的E端相连；E型触发器S8的输出端与二输入异或非门U17的一输入端相连；二输入异或非门U17的输出端与二输入二反相与非门U20的一输入端、三输入与异或门U21的一与门输入端相连；二输入二反相与非门U20的输出端与二选一E型触发器S9的输入端相连；E型触发器S9的输出端与反相器U19输入端相连；反相器U19输出端与三输入与异或门U21的另一与门输入端相连；三输入与异或门U21的输出端与二选一E型触发器S10的D0端相连；四输入三反相与非门U16的正相输入端与二输入与非门U14输出端、二输入与非门U18的一输入端相连；二输入与非门U18的输出端与E型触发器S8输入端相连；E型触发器S8的输出端与四输入三反相与非门U16的另一个反相输入端、二输入与非门U18的另一输入端相连并输出计数控制信号Vpcnt0；E型触发器S9的输出端四输入三反相与非门U16的另一个反相输入端相连并输出计数控制信号Vpcnt1；二输入二反相与非门U20的另一输入端与反相器U15的输出端相连；二选一E型触发器S10的输出端与三输入与异或门U21的异或输入端相连并输出计数控制信号Vpcnt2；二选一E型触发器S10的D1端接电压VDD；选择器M1触发端接收码型控制位Code0；二输入与非门U14另一输入端接收码型控制位Code1；选择器M1的两个输入端分别接收4零信号four_zero、8零信号eight_zero。

所述的单/双极变换输出模块中：反相器U24的输出端与二输入二反相与门U25的一输入端、二输入选择器M3的一输入端相连；二输入二反相与门U25的输出端与二输入选择器M3的另一输入端相连；二输入选择器M3的输出端与四输入四反相三或与门U26的一或门输入端相连；四输入四反相三或与门U26的输出端与二输入异或非门U29的一输入端相连；四输入四反相三或与门U26的另两个或门输入端分别接收计数控制信号Vpcnt1、码型控制位Code1；二反相与门U25的另一输入端接收码型控制位Code0；二输入选择器M3的控制端接收计数控制信号Vpcnt2；D型触发器S13输入端、四输入四反相三或与门U26的与门输入端接收数据流信号shift_out；D型触发器S13输出端与二输入与门U28的一输入端、二输入一反相与门U27的正相输入端相连；D型触发器S12输出端与二输入一反相与门U27的反相输入端、二输入异或非门U29的另一输入端相连；二输入异或非门U29的输出端与D型触发器S12输入端相连；二输入一反相与门U27的输出端输出编码数据信号DataOut_p；二输入与门U28的输出端输出编码数据信号DataOut_n；

所述的取代节选择模块中：二输入二反相与门U22的一输入端接收4零信号four_zero；二输入二反相与门U22的输出端与二输入选择器M2的一输入端相连；二输入选择器M2的输出端与D型触发器S11输入端相连；D型触发器S11的输出端与反相器U23的输入端相连并输出控制信号odd-b；反相器U23的输出端与二输入二反相与门U22的另一输入端、二输入选择器M2的另一输入端相连；二输入选择器M2的控制端接收数据转换信号Data_cnt。

本发明的有益效果为：在本发明中，在同一个电路装置内实现B8ZS、HDB3、AMI三种码型的编码，使电路最简化；通过接口控制分别实现AMI、HDB3、B8ZS三种码型的编码功能，以电路资源要求最多的B8ZS码型为基础，其余两种码型的编码电路结合在B8ZS码型的电路当中，使本发明能够在多种码型模式下工作，总的门数与现有技术中另外增加一套HDB3电路后的总门数相比，为1∶1.86，即电路面积节省了接近一半；本发明与单纯的HDB3编码电路相比，更加具有通用性。

综上所述，本发明能够很好地分别完成从NRZ码到AMI、HDB3、B8ZS码的编码功能，该电路用在SDH超大规模集成电路芯片上，完全满足有关协议要求，本发明逻辑明了，电路简洁，能够解决国际化多制式系统的基带传输信号的编码问题，可以降低有关集成电路芯片、通讯系统的成本。

附图说明

图1为现有技术中HDB3编码电路示意图；

图2为本发明电路原理示意图；

图3为连零检出模块电路示意图；

图4为破坏点形成模块电路示意图；

图5为取代节选择模块电路示意图；

图6为单/双极性变换模块电路示意图；

图7为本发明整体电路示意图。

具体实施方式

下面根据附图和实施例对本发明作进一步详细说明：

根据图2、图3、图4、图5、图6和图7，本发明包括连零检出模块1、破坏点形成模块2、取代节选择模块4和单/双极变换输出模块3，连零检出模块1检测数据流的连“0”情况，输出数据流信号shift_out和连零信号all-zero，破坏点形成模块2与单/双极变换输出模块3相连，破坏点形成模块2根据连零信号all-zero是否有效产生相应的计数控制信号，取代节选择模块4根据数据流信号shift_out和连零信号all-zero的值生成控制信号odd-b，送至连零检出模块1，以决定是否在移位寄存器中插入“1”；单/双极变换输出模块3接收数据流信号shift_out，根据计数控制信号输出数据，完成正负双轨输出。

在本发明中，连零检出模块1、破坏点形成模块2和单/双极变换输出模块3均接收码型控制位Code0、Code1，具体地说，AMI/HDB3/B8ZS编码功能是通过控制码型控制位Code0、Code1的值来实现的，码型控制位Code1输入0时，编码方式为AMI码；码型控制位Code1输入1时，且码型控制位Code0输入1为HDB3码；码型控制位Code1输入1时，且码型控制位Code0输入0为B8ZS码。

下面就本发明的具体控制过程作详细的说明：

如图3和图7所示，连零检出模块1包括由D型触发器S1、D型触发器S2、D型触发器S3、D型触发器S4、D型触发器S5、D型触发器S6和D型触发器S7组成的7位的带反馈环路的移位寄存器；该连零检出模块中：反相器U1输出端与五输入一反相与门U2的一正相输入端相连；五输入一反相与门U2的输出端与三输入二反相与门U4的正相输入端相连并输出8零信号eight_zero；三输入二反相与门U4的输出端与二输入与非门U5的一输入端相连；二输入与非门U5的输出端与D型触发器S1输入端相连；D型触发器S1输出端与反相器U6输入端相连；反相器U6输出端与二输入与非门U7的一输入端相连；二输入与非门U7的输出端与D型触发器S2输入端相连；D型触发器S2输出端与D型触发器S3输入端相连；D型触发器S3输出端与四输入四反相与门U8的一输入端相连；四输入四反相与门U8的输出端与三输入一反相与门U9的一正相输入端相连并输出4零信号four_zero；三输入一反相与门U9的输出端与三输入二反相与门U10的一反相输入端相连；三输入二反相与门U10的输出端与D型触发器S4输入端相连；D型触发器S4输出端与二输入一反相与非门U11的反相输入端相连；二输入一反相与非门U11的输出端与D型触发器S5输入端相连；D型触发器S5输出端与D型触发器S6输入端相连；三输入与或门U13输出端与D型触发器S7输入端相连；D型触发器S7输出端与五输入一反相与门U2的一正相输入端、反相器U12输入端相连；五输入一反相与门U2的其它两个正相输入端分别与四输入四反相与门U8的输出端、反相器U6输出端相连；五输入一反相与门U2的反相输入端与D型触发器S2输出端相连；反相器U3输出端与三输入二反相与门U4的一反相输入端、及三输入一反相与门U9的反相输入端相连；三输入二反相与门U4的另一反相输入端与三输入一反相与门U9的另一正相输入端相连并接收码型控制位Code0；二输入与非门U5的另一输入端与反相器U1输出端相连；二输入与非门U7的另一输入端与三输入二反相与门U4的输出端、三输入二反相与门U10的正相输入端、二输入一反相与非门U11的正相输入端相连；四输入四反相与门U8的另一个输入端与D型触发器S6输出端、三输入与或门U13的或门输入端相连；四输入四反相与门U8的另二个输入端分别与D型触发器S5输出端、D型触发器S4输出端相连；三输入二反相与门U10的另一反相输入端与D型触发器S3输出端相连；三输入与或门U13的一与门输入端与三输入一反相与门U9的输出端相连；反相器U3输入端接收码型控制位Code1；反相器U1输入端接收数据信号Data；三输入与或门U13的另一与门输入端接收控制信号odd-b；D型触发器S6输出数据转换信号Data_cnt；反相器U12输出数据流信号shift_out。

输入的数据信号Data按每个CLK逐个比特进入移位寄存器，路径是：数据信号Data->反相器U1->二输入与非门U5->D型触发器S1->反相器U6->二输入与非门U7->D型触发器S2->D型触发器S3->三输入二反相与门U10->D型触发器S4->二输入一反相与非门U11->D型触发器S5->D型触发器S6->三输入与或门U13->D型触发器S7->反相器U12->数据流信号shift_out。

在选择B8ZS码型时，码型控制位Code1输入1，码型控制位Code0输入0，三输入一反相与门U9恒为‘0’，三输入与或门U13的输入控制信号odd_b被禁止。数据流中如果出现8位连‘0’，经过7个时钟后，D型触发器S3、D型触发器S4、D型触发器S5、D型触发器S6输出‘0’，四输入四反相与门U8输出4零信号four_zero为‘1’，D型触发器S1、S2输出‘0’，反相器U1、U6输出‘1’，D型触发器S7反相输出‘1’，五输入一反相与门U2输出为‘1’，产生一个时钟周期宽度的高有效信号8零信号eight_zero，送给破坏点形成模块2，同时通过三输入二反相与门U4、二输入与非门U5、二输入与非门U7、三输入二反相与门U10、二输入一反相与非门U11、三输入与或门U13组成的反馈网络在下一时钟节拍将7位寄存器中的D型触发器S7、S6、S5、S4、S3、S2、S1内部值置为‘0011011’；如Data、S1、S2、S3、S4、S5、S6、S7当前值不是全‘0’，五输入一反相与门U2输出为‘0’，8零信号eight_zero为‘0’，三输入二反相与门U4输出‘1’，数据流通过移位寄存器不受影响。

选择HDB3码型时，码型控制位Code1输入1，码型控制位Code0输入1，三输入二反相与门U4恒为‘1’，如果数据流出现4个连‘0’时，经过6个时钟后D型触发器S3、S4、S5、S6输出‘0’，四输入四反相与门U8输出为‘1’，产生一个时钟周期宽度的高有效信号4零信号four_zero，三输入一反相与门U9输出‘1’，通过三输入二反相与门U10、二输入一反相与非门U11、三输入与或门U13组成的网络在下一时钟将寄存器中D型触发器S7、S6、S5、S4的值置为控制信号odd_b+‘001’，控制信号odd_b的值由下面的取代节选择模块4确定；如D型触发器S3、S4、S5、S6输出不是全‘0’，4零信号four_zero为‘0’，三输入一反相与门U9输出‘0’，数据流的移位不受影响。

选择AMI编码时，码型控制位Code1输入0，三输入二反相与门U4输出恒为‘1’，三输入一反相与门U9输出恒为‘0’，移位寄存器的所有反馈环路被禁止，二输入与非门U5、二输入与非门U7、三输入二反相与门U10、二输入一反相与非门U11、三输入与或门U13只是起到连接D型触发器S1、S2、S3、S4、S5、S6、S7成为移位寄存器的作用，即使有8连零或4连零出现，移位寄存器不会插入额外的‘1’。

如图4和图7所示，破坏点形成模块2中：选择器M1输出端与二输入与非门U14一输入端相连；二输入与非门U14输出端与反相器U15输入端相连；反相器U15输出端与二选一E型触发器S10的S端相连；二选一E型触发器S10的输出端与四输入三反相与非门U16的一反相输入端相连；四输入三反相与非门U16的输出端与E型触发器S8、S9的E端，以及二选一E型触发器S10的E端相连；E型触发器S8的输出端与二输入异或非门U17的一输入端相连；二输入异或非门U17的输出端与二输入二反相与非门U20的一输入端、三输入与异或门U21的一与门输入端相连；二输入二反相与非门U20的输出端与二选一E型触发器S9的输入端相连；E型触发器S9的输出端与反相器U19输入端相连；反相器U19输出端与三输入与异或门U21的另一与门输入端相连；三输入与异或门U21的输出端与二选一E型触发器S10的D0端相连；四输入三反相与非门U16的正相输入端与二输入与非门U14输出端、二输入与非门U18的一输入端相连；二输入与非门U18的输出端与E型触发器S8输入端相连；E型触发器S8的输出端与四输入三反相与非门U16的另一个反相输入端、二输入与非门U18的另一输入端相连并输出计数控制信号Vpcnt0；E型触发器S9的输出端四输入三反相与非门U16的另一个反相输入端相连并输出计数控制信号Vpcnt1；二输入二反相与非门U20的另一输入端与反相器U15的输出端相连；二选一E型触发器S10的输出端与三输入与异或门U21的异或输入端相连并输出计数控制信号Vpcnt2；二选一E型触发器S10的D1端接电压VDD；选择器M1触发端接收码型控制位Code0；二输入与非门U14另一输入端接收码型控制位Code1；选择器M1的两个输入端分别接收4零信号four_zero、8零信号eight_zero。

码型控制位Code1输入1，选择HDB3或B8ZS方式，当8零信号eight_zero或者4零信号four_zero有效时，二输入与非门U14输出‘0’，反相器U15、四输入三反相与非门U16、二输入与非门U18、二输入二反相与非门U20输出‘1’，启动一个由二选一E型触发器S10、E型触发器S9、E型触发器S8等组成的3bits的由计数控制信号Vpcnt0、Vpcnt1和Vpcnt2所反映的同步递减计数器vpcnt，初始值为7，只要二选一E型触发器S10、E型触发器S9、S8不是全‘0’，四输入三反相与非门U16输出总为‘1’，只要二选一E型触发器S10、E型触发器S9、E型触发器S8的使能E就为‘1’，保证每个时钟节拍减1，减到000时，四输入三反相与非门U16输出‘0’，停止减法计数，一直保持到下次8零信号eight_zero或4零信号four_zero有效再重新开始计数，计数器的值送给单/双极性变换模块3。在计数的中间过程当中，如果提前收到8零信号eight_zero或4零信号four_zero的有效信号，则计数器不再减1计数，而直接在下一时钟置值为7，这种情况在数据流8连零并且是HDB3编码的时候会出现。正常减1计数的推算如下：

D8＝~Q8；

D9＝~(Q9^Q8)；

D10＝Q10^(~Q9&~(Q9^Q8))＝~(Q10^(Q9+Q8))；

E＝~(~Q10&~Q9&~Q8)＝Q10+Q9+Q8；

其真值表(假设二输入与非门U14输出‘0’)如表1所示：

时钟节拍	n+1	n+2	n+3	n+4	n+5	n+6	n+7	n+8
									Q10Q9Q8	111	110	101	100	011	010	001	000

	3’d7	3’d6	3’d5	3’d4	3’d3	3’d2	3’d1	3’d0
									D10	1	1	1	0	0	0	0	1
D9	1	0	0	1	1	0	0	1
									D8	0	1	0	1	0	1	0	1
E	1	1	1	1	1	1	1	0

表1

根据图5和图7，取代节选择模块4中：二输入二反相与门U22的一输入端接收4零信号four_zero；二输入二反相与门U22的输出端与二输入选择器M2的一输入端相连；二输入选择器M2的输出端与D型触发器S11输入端相连；D型触发器S11的输出端与反相器U23的输入端相连并输出控制信号odd-b；反相器U23的输出端与二输入二反相与门U22的另一输入端、二输入选择器M2的另一输入端相连；二输入选择器M2的控制端接收数据转换信号Data_cnt。

数据转换信号Data_cnt输入‘1’时，D型触发器S11反转；如果4零信号four_zero为‘1’，数据转换信号Data_cnt为‘0’，D型触发器S11被清零；如果4零信号four_zero为‘0’，数据转换信号Data_cnt为‘0’，D型触发器S11保持。这样D型触发器S11起到统计HDB3两个‘V’之间的D型触发器Data_cnt为‘1’的奇偶性，在‘V’信号有效的时候，如果统计的结果为偶数(注：此电路中控制信号odd_b为‘1’表示的是偶数，因为统计的结果包含了前一个‘V’)，则在‘0000’的第一个‘0’的位置插入一个‘1’，即取代节选择为‘B00V’，否则第一个‘0’保持原值，即取代节选择为‘000V’。控制信号odd_b送给图3所示的连零检出模块1，以便HDB3编码有4连零时决定是否插入‘B’比特。

根据图6和图7，单/双极变换输出模块3中：反相器U24的输出端与二输入二反相与门U25的一输入端、二输入选择器M3的一输入端相连；二输入二反相与门U25的输出端与二输入选择器M3的另一输入端相连；二输入选择器M3的输出端与四输入四反相三或与门U26的一或门输入端相连；四输入四反相三或与门U26的输出端与二输入异或非门U29的一输入端相连；四输入四反相三或与门U26的另两个或门输入端分别接收计数控制信号Vpcnt1、码型控制位Code1；二反相与门U25的另一输入端接收码型控制位Code0；二输入选择器M3的控制端接收计数控制信号Vpcnt2；D型触发器S13输入端、四输入四反相三或与门U26的与门输入端接收数据流信号shift_out；D型触发器S13输出端与二输入与门U28的一输入端、二输入一反相与门U27的正相输入端相连；D型触发器S12输出端与二输入一反相与门U27的反相输入端、二输入异或非门U29的另一输入端相连；二输入异或非门U29的输出端与D型触发器S12输入端相连；二输入一反相与门U27的输出端输出编码数据信号DataOut_p；二输入与门U28的输出端输出编码数据信号DataOut_n；

按照传号交替的原则，D型触发器S12将数据流中的‘1’的个数进行奇偶性计数，每接收到一个‘1’，触发器反转一次，以实现将数据流中的‘1’交替输出到正负轨端口的编码数据信号DataOut_p、DataOut_n。D型触发器S13将数据流延迟一个时钟，以便与D型触发器S12的结果同步。该单/双极变换输出模块3还根据不同的编码类型、连零情况、在适当的地方插入传号交替的破坏点。

选择AMI编码时，码型控制位Code1输入0，四输入四反相三或与门U26输出值只跟输入数据流信号shift_out有关，不会引入破坏点。

选择B8ZS编码，码型控制位Code1输入1，码型控制位Code0输入0，同步递减计数器vpcnt等于6或者3时，四输入四反相三或与门U26输出‘0’，D型触发器S12触发器多反转一次；在HDB3方式，码型控制位Code1输入1，码型控制位Code0输入1，同步递减计数器vpcnt等于6时，四输入四反相三或与门U26输出‘0’，D型触发器S12触发器也是多反转一次，下个‘1’来到时D型触发器S12再反转一次，使得这个‘1’输出极性与上个‘1’相同，这就是输出‘V’脉冲。其他情况下，四输入四反相三或与门U26输出值只跟输入数据流信号shift_out有关，与AMI编码相同。

综上所述，如图7所示，数据流的走向为数据信号Data->D型触发器S1->D型触发器S2->D型触发器S3->D型触发器S4->D型触发器S5->D型触发器S6->D型触发器S7->D型触发器S13->编码数据信号DataOut_p、DataOut_n。NRZ数据由数据信号Data输入，编码后的双极性码从编码数据信号DataOut_p、DataOut_n输出，前后延迟9个时钟周期。

Claims (6)

1.一种用于数字通信的编码装置，包括连零检出模块(1)、破坏点形成模块(2)和单/双极变换输出模块(3)，连零检出模块(1)检测数据流的连“0”情况，输出数据流信号(shift_out)和连零信号(all-zero)，破坏点形成模块(2)与单/双极变换输出模块(3)相连，破坏点形成模块(2)根据连零信号是否有效产生相应的计数控制信号，单/双极变换输出模块(3)接收数据流信号(shift_out)并根据计数控制信号输出数据，完成正负双轨输出，其特征在于：还包括取代节选择模块(4)，取代节选择模块(4)根据数据流信号(shift_out)和连零信号(all-zero)的值生成控制信号(odd-b)，送至连零检出模块(1)，以决定是否在移位寄存器中插入“1”。

2.根据权利要求1所述的用于数字通信的编码装置，其特征在于：所述的连零检出模块(1)、破坏点形成模块(2)和单/双极变换输出模块(3)均接收第一、二码型控制位(Code0)、(Code1)。

3.根据权利要求2所述的用于数字通信的编码装置，其特征在于：所述的连零检出模块(1)包括由第一D型触发器(S1)、第二D型触发器(S2)、第三D型触发器(S3)、第四D型触发器(S4)、第五D型触发器(S5)、第六D型触发器(S6)和第七D型触发器(S7)组成的7位的带反馈环路的移位寄存器；该连零检出模块(1)中：

第一反相器(U1)输出端与五输入一反相与门(U2)的一正相输入端相连；

五输入一反相与门(U2)的输出端与第一三输入二反相与门(U4)的正相输入端相连并输出8零信号(eight_zero)；

第一三输入二反相与门(U4)的输出端与第一二输入与非门(U5)的一输入端相连；

第一二输入与非门(U5)的输出端与第一D型触发器(S1)输入端相连；

第一D型触发器(S1)输出端与第二反相器(U6)输入端相连；

第二反相器(U6)输出端与第二二输入与非门(U7)的一输入端相连；

第二二输入与非门(U7)的输出端与第二D型触发器(S2)输入端相连；

第二D型触发器(S2)输出端与第三D型触发器(S3)输入端相连；

第三D型触发器(S3)输出端与四输入四反相与门(U8)的一输入端相连；

四输入四反相与门(U8)的输出端与三输入一反相与门(U9)的一正相输入端相连并输出4零信号(four_zero)；

三输入一反相与门(U9)的输出端与第二三输入二反相与门(U10)的一反相输入端相连；

第二三输入二反相与门(U10)的输出端与第四D型触发器(S4)输入端相连；

第四D型触发器(S4)输出端与二输入一反相与非门(U11)的反相输入端相连；

二输入一反相与非门(U11)的输出端与第五D型触发器(S5)输入端相连；

第五D型触发器(S5)输出端与第六D型触发器(S6)输入端相连；

三输入与或门(U13)输出端与第七D型触发器(S7)输入端相连；

第七D型触发器(S7)输出端与五输入一反相与门(U2)的一正相输入端、第四反相器(U12)输入端相连；

五输入一反相与门(U2)的其它两个正相输入端分别与四输入四反相与门(U8)的输出端、第二反相器(U6)输出端相连；

五输入一反相与门(U2)的反相输入端与第二D型触发器(S2)输出端相连；

第三反相器(U3)输出端与第一三输入二反相与门(U4)的一反相输入端、及三输入一反相与门(U9)的反相输入端相连；

第一三输入二反相与门(U4)的另一反相输入端与三输入一反相与门(U9)的另一正相输入端相连并接收第一码型控制位(Code0)；

第一二输入与非门(U5)的另一输入端与第一反相器(U1)输出端相连；

第二二输入与非门(U7)的另一输入端与第一三输入二反相与门(U4)的输出端、第二三输入二反相与门(U10)的正相输入端、二输入一反相与非门(U11)的正相输入端相连；

四输入四反相与门(U8)的另一个输入端与第六D型触发器(S6)输出端、三输入与或门(U13)的或门输入端相连；

四输入四反相与门(U8)的另二个输入端分别与第五D型触发器(S5)输出端、第四D型触发器(S4)输出端相连；

第二三输入二反相与门(U10)的另一反相输入端与第三D型触发器(S3)输出端相连；

三输入与或门(U13)的一与门输入端与三输入一反相与门(U9)的输出端相连；

第三反相器(U3)输入端接收第二码型控制位(Code1)；

第一反相器(U1)输入端接收数据信号(Data)；

三输入与或门(U13)的另一与门输入端接收控制信号(odd-b)；

第六D型触发器(S6)输出数据转换信号(Data_cnt)；

第四反相器(U12)输出数据流信号(shift_out)。

4.根据权利要求2所述的用于数字通信的编码装置，其特征在于：所述的破坏点形成模块(2)中：

选择器(M1)输出端与第三二输入与非门(U14)一输入端相连；

第三二输入与非门(U14)输出端与第五反相器(U15)输入端相连；

第五反相器(U15)输出端与第一二选一E型触发器(S10)的S端相连；

第一二选一E型触发器(S10)的输出端与四输入三反相与非门(U16)的一反相输入端相连；

四输入三反相与非门(U16)的输出端与第一E型触发器(S8)、第二二选一E型触发器(S9)的E端，以及第一二选一E型触发器(S10)的E端相连；

第一E型触发器(S8)的输出端与二输入异或非门(U17)的一输入端相连；

二输入异或非门(U17)的输出端与二输入二反相与非门(U20)的一输入端、三输入与异或门(U21)的一与门输入端相连；

二输入二反相与非门(U20)的输出端与第二二选一E型触发器(S9)的输入端相连；

第二二选一E型触发器(S9)的输出端与第六反相器(U19)输入端相连；

第六反相器(U19)输出端与三输入与异或门(U21)的另一与门输入端相连；

三输入与异或门(U21)的输出端与第一二选一E型触发器(S10)的D0端相连；

四输入三反相与非门(U16)的正相输入端与第三二输入与非门(U14)输出端、第四二输入与非门(U18)的一输入端相连；

第四二输入与非门(U18)的输出端与第一E型触发器(S8)输入端相连；

第一E型触发器(S8)的输出端与四输入三反相与非门(U16)的另一个反相输入端、第四二输入与非门(U18)的另一输入端相连并输出第一计数控制信号(Vpcnt0)；

第二二选一E型触发器(S9)的输出端与四输入三反相与非门(U16)的另一个反相输入端相连并输出第二计数控制信号(Vpcnt1)；

二输入二反相与非门(U20)的另一输入端与第五反相器(U15)的输出端相连；

第一二选一E型触发器(S10)的输出端与三输入与异或门(U21)的异或输入端相连并输出第三计数控制信号(Vpcnt2)；

第一二选一E型触发器(S10)的D1端接电压(VDD)；

选择器(M1)触发端接收第一码型控制位(Code0)；

第三二输入与非门(U14)另一输入端接收第二码型控制位(Code1)；

选择器(M1)的两个输入端分别接收4零信号(four_zero)、8零信号(eight_zero)。

5.根据权利要求2所述的用于数字通信的编码装置，其特征在于：所述的单/双极变换输出模块(3)中：

第七反相器(U24)的输出端与二输入二反相与门(U25)的一输入端、二输入选择器(M3)的一输入端相连；

二输入二反相与门(U25)的输出端与二输入选择器(M3)的另一输入端相连；

二输入选择器(M3)的输出端与四输入四反相三或与门(U26)的一或门输入端相连；

四输入四反相三或与门(U26)的输出端与二输入异或非门(U29)的一输入端相连；

四输入四反相三或与门(U26)的另两个或门输入端分别接收第二计数控制信号(Vpcnt1)、第二码型控制位(Code1)；

二反相与门(U25)的另一输入端接收第一码型控制位(Code0)；

二输入选择器(M3)的控制端接收第三计数控制信号(Vpcnt2)；

第八D型触发器(S13)输入端、四输入四反相三或与门(U26)的与门输入端接收数据流信号(shift_out)；

第八D型触发器(S13)输出端与二输入与门(U28)的一输入端、二输入一反相与门(U27)的正相输入端相连；

第九D型触发器(S12)输出端与二输入一反相与门(U27)的反相输入端、二输入异或非门(U29)的另一输入端相连；

二输入异或非门(U29)的输出端与第九D型触发器(S12)输入端相连；

二输入一反相与门(U27)的输出端输出编码数据信号(DataOut_p)；

二输入与门(U28)的输出端输出编码数据信号(DataOut_n)。

6.根据权利要求2所述的用于数字通信的编码装置，其特征在于：所述的取代节选择模块(4)中：

二输入二反相与门(U22)的一输入端接收4零信号(four_zero)；

二输入二反相与门(U22)的输出端与二输入选择器(M2)的一输入端相连；

二输入选择器(M2)的输出端与D型触发器(S11)输入端相连；

D型触发器(S11)的输出端与反相器(U23)的输入端相连并输出控制信号(odd-b)；

反相器(U23)的输出端与二输入二反相与门(U22)的另一输入端、二输入选择器(M2)的另一输入端相连；

二输入选择器(M2)的控制端接收数据转换信号(Data_cnt)。

Images