CN100547784C - 多芯片封装结构的内连线 - Google Patents

多芯片封装结构的内连线 Download PDF

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Abstract

本发明涉及一种多芯片封装结构的内连线，包括：第一芯片，具有多个第一接合垫；及一第二芯片，与该第一芯片形成一封装体，该第二芯片具有多个第二接合垫，且该第二接合垫电性连接该第一接合垫；其中，该第一芯片的内部电路具有两种以上的连接方式连接该第一接合垫。本发明于多芯片封装结构内的芯片内部电路形成有两种以上不同的连接方式连接其上的接合垫，以此可选择与不同芯片搭配封装于一封装体中。

Description

多芯片封装结构的内连线
技术领域
本发明涉及一种芯片的连线结构，特别是涉及一种使用于多芯片封装结构中的内连线。
背景技术
集成电路的发展，不断朝着微小化、集成化的方向前进。在-IC(集成电路)里整合多种功能，使其具有系统化的能力乃研发人员的目标。但整合多种功能的IC可能出现制造步骤复杂，晶粒(Die)面积过大而导致产品合格率降低的情况。若将两种制造流程差异较大的芯片或较难整合的功能，分成不同晶粒制造，再利用多芯片封装技术，在一封装体内封装多种不同功能的芯片，如内存、逻辑芯片及微处理器等，以实现系统化的目的，就能避免上述合格率降低的问题。
请参阅图1，为一多芯片封装结构的剖面示意图，其下方的芯片为一逻辑芯片10，而封装于其上的可为一记忆芯片14，其中，逻辑芯片10的接合垫12可通过引线焊接(Wire Bonding)的方式，与记忆芯片14上的接合垫16形成电性连接。而逻辑芯片10的接合垫18则用以连接封装体100的引线20，以作为整个封装体100的输出/输入接脚。
请参阅图2，为图1的多芯片封装结构的俯视示意图，逻辑芯片10上设有一组用以连接记忆芯片14的接合垫12及一组用以连接封装体100的引线20的接合垫18，逻辑芯片10的接合垫12通过引线焊接的方式与记忆芯片14上的接合垫16形成电性连接，如此一来，逻辑芯片10便可存取记忆芯片14上的数据。
为正确存取记忆芯片14上的数据，逻辑芯片10上的接合垫12必须连接到记忆芯片14上对应的接合垫16上。因此逻辑芯片10的接合垫12的布局必须周密设计，让每一接合垫12皆能适当且正确地经由引线焊接方式连接到记忆芯片14对应的接合垫16。但内存厂商提供多种不同型号的记忆芯片，而市场上存在着许多内存厂商，同一厂商不同型号的记忆芯片或不同厂商的记忆芯片，其接合垫16的设计及布局方式不尽相同。请参考图3，其为逻辑芯片10上封装有不同于图2的记忆芯片14’的示意图，记忆芯片14’与记忆芯片具有不同的接合垫16布局，而其脚位定义方式也不尽相同，这使得逻辑芯片10接合垫12的位置布局也要随之改变。例如，当使用记忆芯片14时，其脚位1代表VDD、脚位2代表VSS、脚位3代表CLK，而在使用记忆芯片14’时，其脚位1代表CLK、脚位2代表VSS、脚位3代表VDD。为了使用不同记忆芯片，逻辑芯片厂商必须设计不同的电路布局的接合垫以符合对应的记忆芯片。但每一布局仅服务于一种记忆芯片，且于逻辑芯片制造时就必须确定，于逻辑芯片制造完成后，接合垫的脚位就无法改动了，亦无法选择其它的记忆芯片了。对使用者而言，便失去了选择记忆芯片的能力，也容易陷入受限于某一记忆芯片供货商的窘境。
一般芯片在封装完成后，会再经过测试，确定整个封装后芯片是可正常使用的合格品，以排除封装过程中，因引线的金属线断裂、接触不良等因素，所造成的不良品。但如图2或图3的封装结构，记忆芯片的接脚完全直接连接于逻辑芯片，于封装完成后，便无法直接由外部去测试记忆芯片的好坏，也无法测试逻辑芯片与记忆芯片间的电性连接是否正常，故此种多芯片封装结构中，存在有内部芯片不易测试的缺点。
发明内容
本发明所要解决的主要问题在于提供一种多芯片封装结构的内连线，让此封装体内的芯片的内部电路预先形成多种连接方式以连接接合垫，使其可与不同芯片形成电性连接。
本发明所要解决的次要问题在于提供一种内连线，以测试封装于多芯片封装结构内的芯片。
为实现上述目的，本发明提出一种多芯片封装的内连线，其包括：一第一芯片，具有多个第一接合垫；一第二芯片，与第一芯片形成一封装体，此第二芯片具有多个第二接合垫，且第二接合垫电性连接第一接合垫；其中，第一芯片的内部电路具有两种以上的连接方式连接第一接合垫。
本发明的另一实施例中，提出一种多芯片封装结构的内连线，其包括：一液晶显示器控制芯片，具有多个第一接合垫；一记忆芯片，其与液晶显示器控制芯片形成一封装体，此记忆芯片具有多个第二接合垫，且第二接合垫电性连接第一接合垫；其中，液晶显示器控制芯片的内部电路具有两种以上的连接方式连接第一接合垫。
本发明的另一实施例中，提出一种多芯片封装结构的内连线，其包括：一第一芯片，具有多个第一接合垫；及，一第二芯片，其与第一芯片形成一封装体，第二芯片具有多个第二接合垫，且第二接合垫电性连接第一接合垫；其中，第一芯片具有多个第三接合垫，用以连接此封装体的对外引线，而部份该第三接合垫可选择电性连接第一芯片的内部电路或第二接合垫。
本发明于多芯片封装结构内的芯片内部电路形成有两种以上不同的连接方式连接其上的接合垫，以此可选择与不同芯片搭配封装于一封装体中。
以下将通过实施例配合附图说明，对本发明的技术内容、特点以及所发挥功效做一更详细的阐述。
附图说明
图1为多芯片封装结构的剖面示意图；
图2为多芯片封装结构的俯视示意图；
图3为图2的封装结构中采用不同记忆芯片的示意图；
图4为本发明的内连线的一实施例示意图；
图5为另一种多芯片封装结构的俯视示意图；
图6为本发明的内连线的另一实施例示意图。
其中，附图标记：
100    封装体    10    逻辑芯片
12     接合垫    14    记忆芯片
16     接合垫    18    接合垫
20     引线      14’  记忆芯片
30     选择器    32    选择器
具体实施方式
为使图2中的多芯片封装结构，逻辑芯片10可具有选择多种记忆芯片14的能力，本发明提出在逻辑芯片10的内部电路中，预先设计几组可符合不同脚位布局设计的记忆芯片14的切换电路，该切换电路的功能在于使逻辑芯片10的接合垫12具有不同的脚位功能。当选定搭配的记忆芯片14后，再将逻辑芯片10接合垫12的脚位设定到适当的脚位定义。
在本发明的一实施例中，逻辑芯片10的内部电路针对不同记忆芯片14预先形成两种以上的连接方式连接到一组选择器，选择器再连接到接合垫12。请参阅图4，其为表示逻辑芯片10针对第一种型式记忆芯片(D1)及第二种型式记忆芯片(D2)先形成两种对应的脚位设计，并连接到选择器30中，每一选择器30对应连接到一接合垫12，以便用以连接到记忆芯片14。当逻辑芯片10连接第一种型式的记忆芯片时，通过选择器30的控制机制，选择对应第一种型式记忆芯片的脚位设计，连接到接合垫12，让接合垫12可与第一种型式记忆芯片形成适当的电性连接。而当逻辑芯片12连接第二种型式的记忆芯片时，通过选择器30的控制机制，选择对应第二种型式记忆芯片的脚位设计，连接到接合垫12，让接合垫12可与第二种型式记忆芯片形成适当的电性连接。
上述实施例中的选择器，还可为切换开关或其它能实现切换/选择多种连接方式连接到接合垫的装置或机制，使逻辑芯片能实现设定不同脚位，以连接不同的记忆芯片的目的。
请参阅图5，在本发明的一实施例中，为了让其它装置也能存取此封装体内部的记忆芯片14，记忆芯片14的接合垫16部分的连接到逻辑芯片10对外的接合垫18上，此对外接合垫18通过引线焊接等方式与封装体的引线形成电性连接，而外部装置就能通过这些接合垫18存取封装体内的记忆芯片14。而逻辑芯片10的内部电路也形成有两种以上的脚位布局以连接到对内接合垫12上，以搭配不同的记忆芯片14。
在本发明的一实施例中，本发明的内连线结构可应用于一液晶显示器控制芯片结合一记忆芯片的多芯片封装结构中。液晶显示器控制芯片为了提高画质、加速液晶的反应速度，需要搭配高容量的记忆芯片，以供数据的存取。如上述的逻辑芯片，在此液晶显示器控制芯片的内部电路中，预先形成两种以上的连接方式连接到接合垫上，再利用选择器或切换开关等机制选择适当的脚位设计，以使此接合垫能与记忆芯片形成适当的电性连接，藉此实现选择不同的记忆芯片来搭配此液晶显示器控制芯片的目的。
在图2的多芯片封装结构中，由于记忆芯片14并没有连接到封装体100外，外部装置并无法使用此记忆芯片14，且外部装置也无法对此记忆芯片14做测试。在本发明的一实施例中，逻辑芯片10的内部电路中形成有切换机制，使外部装置可通过逻辑芯片的部分对外接合垫18，连接封装体100内的记忆芯片14，以便存取数据或对此记忆芯片14进行测试。请参阅图6，其为逻辑芯片的内部电路通过选择器32连接到对外的接合垫18或记忆芯片14的示意图。在一般情况下，外部的电性信号通过接合垫18连接到逻辑芯片10的内部电路(S)，而当欲由外部存取或测试此记忆芯片14时，通过选择器32的设定，可让部分的对外接合垫18与记忆芯片14形成电性连接，以实现存取或测试此记忆芯片的目的。
由上述的说明可知，本发明于多芯片封装结构内的芯片内部电路形成有两种以上不同的连接方式(脚位定义)连接其上的接合垫，以此可选择与不同芯片搭配封装于一封装体中。
本发明的多芯片封装结构的内连线已通过较佳实施例详细公开如上，但并不以限定本发明。任何本领域的普通技术人员皆可在不违本发明的精神范围的条件下轻易对其进行修改，如接合垫当可等同于焊垫、焊球等名词。但本发明的范围当视后附的权利要求书定义为准。

Claims (19)

1、一种多芯片封装结构的内连线，其特征在于，包括：
一第一芯片，具有多个第一接合垫；及
一第二芯片，与该第一芯片形成一封装体，该第二芯片具有多个第二接合垫，且该第二接合垫电性连接该第一接合垫；
其中，该第一芯片的内部电路具有两种以上的可切换/选择的连接方式连接该第一接合垫。
2、如权利要求1所述的内连线，其特征在于，该第一芯片具有多个第一选择器，该内部电路通过该第一选择器连接该第一接合垫，以选择其连接方式。
3、如权利要求1所述的内连线，其特征在于，该第一芯片的内部电路可切换其与该第一接合垫的连接方式。
4、如权利要求1所述的内连线，其特征在于，该第一芯片为一液晶显示器控制芯片。
5、如权利要求4所述的内连线，其特征在于，该第二芯片为一记忆芯片。
6、如权利要求1所述的内连线，其特征在于，该第一芯片具有多个第三接合垫，用以连接该封装体的对外引线。
7、如权利要求6所述的内连线，其特征在于，该多个第二接合垫部分与该第一接合垫形成电性连接，而另一部分则与该第三接合垫形成电性连接。
8、如权利要求6所述的内连线，其特征在于，该第一芯片具有多个第二选择器，其分别耦接该第一芯片的内部电路及该第二接合垫，以选择该第一芯片的内部电路及该第二接合垫两者其中之一，使其与部份该第三接合垫形成电性连接。
9、如权利要求1所述的内连线，其特征在于，该第二芯片位于该第一芯片的一表面上。
10、一种多芯片封装的内连线，其特征在于，包括：
一液晶显示器控制芯片，具有多个第一接合垫；及
一记忆芯片，与该液晶显示器控制芯片形成一封装体，该记忆芯片具有多个第二接合垫，且该第二接合垫电性连接该第一接合垫；
其中，该液晶显示器控制芯片的内部电路具有两种以上的可切换/选择的连接方式连接该
第一接合垫。
11、如权利要求10所述的内连线，其特征在于，该液晶显示器控制芯片具有多个选择器，该内部电路通过该选择器连接该第一接合垫，以选择其连接方式。
12、如权利要求10所述的内连线，其特征在于，该液晶显示器控制芯片的内部电路可切换其与该第一接合垫的连接方式。
13、如权利要求10所述的内连线，其特征在于，该液晶显示器控制芯片具有多个第三接合垫，用以电性连接该封装体的对外引线。
14、如权利要求13所述的内连线，其特征在于，该多个第二接合垫部分与该第一接合垫形成电性连接，而另一部分则与该第三接合垫形成电性连接。
15、如权利要求13所述的内连线，其特征在于，该液晶显示器控制芯片具有多个第二选择器，其分别耦接该液晶显示器控制芯片的内部电路及该第二接合垫，以选择该液晶显示器控制芯片的内部电路及该第二接合垫两者其中之一，使其与该第三接合垫形成电性连接。
16、一种多芯片封装的内连线，其特征在于，包括：
一第一芯片，具有多个第一接合垫；及
一第二芯片，其与该第一芯片形成一封装体，该第二芯片具有多个第二接合垫，且该第二接合垫电性连接该第一接合垫；
其中，该第一芯片具有多个第三接合垫，用以连接该封装体的对外引线，而部份该第三接合垫可选择电性连接该第一芯片的内部电路或该第二接合垫。
17、如权利要求16所述的内连线，其特征在于，该第一芯片为一液晶显示器控制芯片，而该第二芯片为一记忆芯片。
18、如权利要求16所述的内连线，其特征在于，该第三接合垫通过多个选择器，选择电性连接该第一芯片的内部电路或该第二接合垫。
19、如权利要求16所述的内连线，其特征在于，该第三接合垫可选择连接部份该第二接合垫。
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