CN100527603C - 集成电路中的高频放大器 - Google Patents

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Abstract

本发明涉及一个集成电路放大器，该放大器被设计为在1到几GHZ频段内提供几百毫瓦功率的放大信号。该放大器的末级包括两个以差分模式接收待放大信号的信号放大输入端(E和E′)和四个具有相同传导类型的主晶体管，每个主晶体管有一个基极、一个发射极和一个集电极，该四个主晶体管包括一个以共发射极配置的方式安装的第一晶体管或输出晶体管(Q1)，其集电极与集成电路的输出端S相连，以电压跟随配置的方式安装在端点E和输出晶体管(Q1)基极之间的第二个晶体管(Q2)，以共发射极配置的方式安装的第三晶体管(Q3)，其集电极与输出晶体管(Q1)的基极相连，以电压跟随配置的方式安装的晶体管(Q4)，其基极与端点E′相连，其发射极与第三晶体管(Q3)的基极相连，该集成电路还包括与第一晶体管(Q1)的基极相连的第一电流源(M2)和与第三晶体管(Q3)的基极相连的第二电流源(M4)。

Description

集成电路中的高频放大器
技术领域
本发明涉及作为硅集成电路制成的放大器，通过利用至少20到30dB的增益和足够的效率(如，大于30％)来放大输入信号，该放大器能够在大约1GHZ或更高频率上提供几百毫瓦量级的功率电平。
技术背景
该放大器主要用于低功率射频传输，低功率射频传输使用尽可能便宜的超小型电路。为了使该放大器的尺寸最小，使用与很小数目的外部元件相连的单集成电路来制造放大器比较可取。实际上，外部元件的存在是一个成本因素，不仅因为外部元件本身的成本及其安装成本，而且主要是因为集成电路上必须提供附加引线，以单独将外部元件与放大器内的端点相连。
工作于射频的放大器一般需要多个放大级，以及通常各级之间的阻抗匹配电感和电容。在所考虑的射频(从大概1GHZ到几GHZ)上，这些电感和电容太大，而不能合并到硅集成电路芯片中。因此，通常有必要提供带有专用引线的集成电路，该专用引线连接用于各级间阻抗匹配的外部的电容和电感。
发明内容
因此，本发明的一个目的是提出一种射频放大电路，该射频放大电路不需要各放大级间的阻抗匹配电容或电感。
为此，提出了一种集成电路，其包括一个放大器，该放大器的末级包括两个以差分模式接收待放大信号的信号放大输入端E和E′，；和四个相同传导类型的主晶体管，其中每个都具有一个基极、一个发射极和一个集电极，该四个主晶体管包括以共发射极配置的方式安装的第一个晶体管或输出晶体管，其集电极与该集成电路的一个输出端口相连；以电压跟随配置的方式安装在端点E和输出晶体管间的第二晶体管；以共发射极配置的方式安装的第三晶体管，其集电极与输出晶体管的基极相连；以电压跟随配置的方式安装的第四晶体管，其基极与端点E′相连，且其发射极与第三晶体管的基极相连，该集成电路还包括一个与第一晶体管的基极相连的第一电流源和与第三晶体管的基极相连的第二电流源。
在输出晶体管的上行线路不采用阻抗匹配电感和电容，而使用一个具有两个相同极性的晶体管(第二和第三晶体管)的以推挽级方式工作的电路。
如果上述晶体管是双极晶体管，则本发明的应用更具有优势。但是，也可以考虑采用MOS场效应晶体管的实现，并且在这种情况下，为了通过使用双极晶体管的简单词汇给出本发明的一个通用定义，可以认为术语基极、发射极和集电极分别对应于MOS晶体管的栅极、源极和漏极。
优选地，第一晶体管的尺寸是第三晶体管尺寸的N倍，第二晶体管尺寸同样是第四晶体管尺寸的N倍，第一电流源和第二电流源提供相同比率N的电流。
优选地，提供一个第五晶体管，其基极由一个固定电压来偏置，其发射极经由一个电阻与地相连，其集电极与第三晶体管的基极和第四个晶体管的发射级相连。第五晶体管的尺寸优选为第三个晶体管尺寸的N分之一。比率N要选择为比较高，比如8或16，以按照相同的比率减少第二、第三、第四和第五晶体管的尺寸以及它们的静电流，第一晶体管的尺寸由所需的输出电流决定，进而由所需的输出功率来决定。
更优选地，根据本发明的放大器包括两个相同的半级放大器，该半级放大器由相同但反相的差分输入电压控制。该集成电路具有两个输出端，每个输出端以反相方式提供所需输出功率的一半。可以在集成电路外部用一个耦合电路来合并这些输出，该耦合电路将这两个输出端提供的电流转换成同相(in phase)，并且必要时匹配其阻抗，然后将它们进行合并。
根据本发明的集成电路可以包括除输出放大器之外的其它元件。在具体应用中，该集成电路是一个频率合成器，该频率合成器包括一个频率受控的振荡器和放大器。该频率合成器产生一个所需的射频频率，将其放大，然后以几百毫瓦的功率电平将其提供给输出端。
附图简述
在读完下面结合附图作出的详细描述后，本发明的其它特征和优点将变得明显，其中：
图1是根据本发明的放大器的示意图；
图2示出了通过连接两个反相工作的放大级而产生的放大器，该两个放大级的输出端通过一个混合耦合器耦合。
最佳实施方式
图1示出了按照本发明的放大器的末级。放大器的各前级，如果有，由于不会产生特别的问题，因此不进行描述。它们在末级的两个输入端E和E′之间为末级提供待放大的差分信号。
输入端E和E′的电压在共模电压Vmc附近反相变化，该共模电压由末级之前的那级的输出偏置来定义。
放大器的末级主要包括四个晶体管Q1到Q4，其连接和功能已经进行了描述。优选地，放大器的末级还包括一个第五辅助晶体管Q5。
这里描述的优选实施例中，所使用的集成电路技术是混合双极CMOS技术(BiCMOS技术)。在这种情况下，五个晶体管Q1到Q5是双极晶体管。只有在其中所使用的技术是纯MOS或CMOS的情况下，这五个晶体管才有必要是场效应晶体管。
第一晶体管Q1是放大器的输出晶体管。其集电极与集成电路的输出引线S相连。该晶体管以共发射极配置的方式(通过基极控制，发射级经由电阻R1与电路的地M相连，在集电极上输出)安装。
由第二晶体管Q2的发射极和第三晶体管Q3的集电极同时控制晶体管Q1的基极。当E的输入电压增加而E′的电压下降时，第二晶体管Q2将一个增加的输入电流提供给输出晶体管Q1的基极。否则，换言之，当E的输入电压下降而E′点的电压增加时，第三晶体管Q3从输出晶体管Q1的基极获取一个增加的电流。
第二晶体管Q2的基极直接与输入端E相连。晶体管Q2以跟随配置的方式(从基极输入，从发射极输出，集电极优选直接与一个正电源Vcc相连)安装。其发射极直接与输出晶体管Q1的基极相连。
第三晶体管Q3以共发射极配置的方式(通过基极控制，发射极通过电阻R3与地M相连，集电极的输出与输出晶体管Q1的基极相连)安装。该第三晶体管的基极与第四晶体管Q4的发射极相连，并由后者控制。
第四晶体管Q4以跟随配置的方式(从基极输入，从发射极输出，集电极与电源Vcc相连)安装。其基极与输入端E′相连。其发射极与第三晶体管Q3的基极相连。
为了使晶体管Q2和Q4正确地工作，在电压跟随配置方式，晶体管Q2和Q4的发射极将优选分别通过各自恒定的电流源与地M相连。每个电流源优选分别包括一个MOS晶体管。对于晶体管Q2，其电流源是一个MOS晶体管M2，该MOS管M2连接在晶体管Q2的发射极和地M之间，并提供电流I2；该晶体管M2的基极由一个恒定的电压Vgn控制；对于晶体管Q4，其电流源是一个MOS晶体管M4，该MOS管M4连接在晶体管Q4的发射极和地M之间，并提供电流I4；晶体管M4的基极也是由与晶体管M2相同的电压Vgn控制。晶体管M2与M4同位相似(homothetic)，这样，电流I2与I4的比率就和晶体管M2与M4的尺寸的比率相同。晶体管M2和M4也可以是双极晶体管。
该集成电路根据下面阐述的方式工作。
对于待放大的差分信号的正半周期(采用如下的正信号参考：相对于共模电位Vmc，输入端E为高电压，输入端E′为低电压)，输出晶体管Q1趋于经由跟随晶体管Q2导电。同时，晶体管Q4趋于截止，晶体管Q3中的电流下降，因此不阻止输出晶体管导电性的增加。
在待放大信号的负半周期，情况有所不同。当E的电压下降，E′的电压上升时，输出晶体管Q1的基极电流趋于降低且晶体管Q1的集电极电流也降低。晶体管Q1的输入电容比较高，并趋于阻止Q1基极电流的下降。但是，晶体管Q3正因为晶体管Q4对它的控制而有更好的导电性，Q3的出现有助于减少晶体管Q1的基极电流。
端点E和E′电压随其变化的共模电压Vmc(相对于地M计算)大约是晶体管的基极—集电极压差的两倍(比如1.3伏)。
输出晶体管Q1的尺寸足够让所有需要的输出电流通过，例如，几百毫安的电流。因为它们必须传导的电流是近似于控制Q1基极所需的电流，所以晶体管Q2和Q3更小。晶体管Q1和晶体管Q3的尺寸的比率优选为小于晶体管Q1的电流增益的平方根。
按照晶体管Q2控制晶体管Q1的相同方式，晶体管Q4控制晶体管Q3：按照晶体管Q1以共发射极配置的方式安装，并由以跟随配置的方式安装的晶体管Q2控制的相同方式，晶体管Q3以共发射极配置的方式安装，并由以跟随配置的方式安装的晶体管Q4控制，。晶体管Q2的尺寸与晶体管Q4的尺寸的比率在理论上等于晶体管Q1的尺寸和晶体管Q3的尺寸的比率N，以产生同位相似电流。电流I2和I4的比率同样是N，且晶体管M2的尺寸和晶体管M4的尺寸的比率也是一样的，这些晶体管由同一个电压Vgn控制它们的栅极。
从端点E来看的输入阻抗(从Q2的基极输入)没有事先就与从端点E′来看的输入阻抗(从Q4的基极输入)相同，因为晶体管Q4事先仅由晶体管Q3和电流源I4充电，而在相同时刻，晶体管Q2由晶体管Q1、电流源I2和晶体管Q3充电。这就是为什么需要优选添加一个辅助晶体管Q5，其按照晶体管Q3相对于Q2放置的相同方式来相对于晶体管Q4进行放置。晶体管Q5的发射极经由一个发射极电阻R5充电，其集电极与晶体管Q4的发射极相连，晶体管Q5的基极由一个与晶体管Q1基极上的平均电压值相等的恒定电压V′mc控制。
晶体管Q5的尺寸为晶体管Q3的尺寸的N分之一，晶体管Q3本身的尺寸为晶体管Q1的尺寸的N分之一。发射极电阻R5是电阻R3的N倍，而电阻R3本身是电阻R1的N倍。
结果是，晶体管Q5为晶体管Q1的N×N分之一。给定晶体管Q1尺寸后，选择比率N使得晶体管Q5不小于技术所允许的尺寸。例如，对于一个其输出晶体管要提供300毫安电流的放大器，比率N＝8或N＝16是理想的。正如前所述，假设输出晶体管Q1的电流增益至少等于N2，换言之，至少等于64或256，这才不会引发任何特别的问题。
赋予晶体管Q5合适的大小，电流密度在结构上是均匀的，因此相对于技术参数的变化，可以保证操作的极佳独立性。
实际上，晶体管尺寸和辅助晶体管的选择确保晶体管的偏置点相同，且确保在两个同位相似的晶体管上的相同基极—发射极电压变化将以晶体管尺寸的比率产生同位相似的电流变化。但是，晶体管电容也开始在高频起作用。现在端点E和E′的输入电流不同且从输入端点来看的电容也不相同。大晶体管的电容比小晶体管的电容大，使得从输入端E来看的电容远大于从输入端E′来看的电容(比率为N)。
现在放大级的正确操作是在理论上预先假设端点E和E′的信号是真正反相的，否则，放大器的效率会大大下降(仅几度的相移会导致几个效率百分点损失)；但是，假如位于输入端E和E′的上行线路的放大级的输出电容不是非常小，则不同输入电容的存在趋于阻止精确的反相。
因此，需要努力解决这个问题，而不要求输入端E和E′上行线路的输出阻抗非常低。为此，放大级分为第一半级A1和第二半级A2，它们接收相同的但相互交叉(crossed over)的输入，以产生严格反相效果。因此，输入信号中的一个将被同时加到第一半级A1的晶体管Q2上和第二半级A2的晶体管Q4上，同时将另一输入信号，以与第一个信号反相的方式，加到第一半级A1的晶体管Q4上和第二半级A2的晶体管Q2上。由于输入交叉而反相，，该两个放大器的输出在合并(以电流方式)之前要重新调整相位，以形成一个单放大器输出。采用这种包括两个对称的半级的结构，就解决了输入电容不平衡的问题，因为现在输入端E或E′都能并行地看到一个半级的大晶体管(Q2)和另一个半级的小晶体管(Q4)。
对于预定的最终输出电流，并且因此对于预定的放大器功率，半级A1和A2采用的晶体管比只有一个放大级时采用的小一半。
图2是适当地拆分的放大器的结构。在所示实施例中，假设存在有一个公共前置放大级PA，用于接收待放大的差分输入信号。在两个输入端In和In′之间施加该输入信号。该前置放大器利用共模电压Vmc为两个端点E和E′提供差分输出，该共模电压可以由前置放大器的输出晶体管的偏置来调整。主放大级包括两个相同的半级放大器A1和A2，每一个的构成如图1所示。假设这两个放大级中的每个都有一个用正号+表示的第一非倒置输入端和一个用负号—表示的第二输入端。例如，+输入端对应于晶体管Q2的基极，而—输入端对应于晶体管Q4的基极。
两个半级放大器的输入端交叉，换言之，端点E连接放大级A1的+输入端和放大级A2的—输入端，相反，端点E′连接放大级A1的—输入端和放大级A2的+输入端。
放大级A1有一个输出端S1，其是集成电路的外部引线。放大级A2有一个相似的输出端S2，其是集成电路的另一外部引线。该集成电路包括两个放大级A1和A2、前置放大器PA和其它没有示出的相关元件。输出端S1和S2提供反相电流。重新调整相位之后，在集成电路的外部合成这些电流。
可以利用不同的装置来实现相位重新调整和合成：带有适当的定向线圈(在低频段)的变压器，或者混合耦合器(在高频段)，或者甚至电磁耦合线(在超高频段)。在放大级A1或A2的输出晶体管正好工作在其输出阻抗不等于负载的阻抗的情况下，这些元件同时提供了匹配阻抗，使得本放大器的输出阻抗和所驱动的负载阻抗匹配。
图2示出了具有电感和电容的混合耦合器CH，它的两个输入端与输出引线S1和S2相连，它的输出端由OUT引线和地形成。相位重新调整后，OUT提供放大器A1和A2的的输出电流之和。
在低功率射频传输应用中，输出端OUT可以直接与射频天线相连。负载可以是50欧姆，频率可以等于或大于917MHZ，如果集成电路采用硅BiCMOS技术制造，电源可以是2.4到3伏。
应该注意的是，利用具有两个反相输出电流的结构，该放大器能够比单输出结构放大器发射出一个更低水平的辐射干扰。实际上，这些反相的半电流趋于抵消它们自己的辐射。
另外，根据本发明的放大器电路可以提供与电源电压Vcc变化相对独立的功率电平，这对于电池供电的应用很有利，因为当放大器工作在最大功率时，电源电压会下降(由于电池的内部电阻)。
集成电路中没有调谐元件，使得放大器能够在一个宽频段内工作。只有外部元件(例如，混合耦合器)要根据所需工作频率来确定。
为了在一个与温度和技术变化无关的共模电压Vmc上对半级放大器A1和A2的输入进行偏置，可以采用一个辅助电路，该辅助电路作用于前置放大器PA的输出偏置。为此，同样的集成电路能并入一个辅助放大器，该辅助放大器等同于放大级A1和A2，但具有更小的尺寸(所有晶体管同位相似于A1和A2的晶体管)。该辅助放大器的输入端有一个共模电压Vmc(辅助放大器的输入端没有差分信号)，其用来偏置前置放大器的输出。尽管温度、电源电压和技术变化，可以通过使辅助放大器中的静电流达到初步稳定的方式来控制共模电压Vmc。通过作用于电压Vmc而为辅助放大器获得的静电流稳定性，将在放大器A1和A2的静电流中产生相似的稳定性，该放大器A1和A2通过相同的共模电压Vmc偏置。
假若在电源Vcc和地之间有少量以串连方式连接的接合点，则集成电路甚至能使用低至2.2伏的电源电压进行工作。
按照本发明的包含放大器的集成电路可以有，或者也可以没有用于待放大信号的外部输入端。如果集成电路有信号放大功能，则有外部输入端；如果集成电路没有信号放大功能，则没有外部输入端。比如，具有在同样的集成电路芯片上形成的振荡器所提供的输入端的频率合成器。

Claims (10)

1.一种集成电路，包括一个放大器，该放大器的末级包括两个以差分模式接收待放大信号的信号放大输入端(E、E′)；和四个相同传导类型的主晶体管，每个主晶体管有一个基极、一个发射极和一个集电极，其中该四个主晶体管包括一个以共发射极配置的方式安装的第一晶体管或输出晶体管(Q1)，其集电极与该集成电路的一个输出端(S)相连，一个以电压跟随配置的方式安装在所述两个信号放大输入端中的其中一端(E)和输出晶体管(Q1)的基极之间的第二晶体管(Q2)，一个以共发射极配置的方式安装的第三晶体管(Q3)，其集电极与输出晶体管(Q1)的基极相连，一个以电压跟随配置的方式安装的第四晶体管(Q4)，其基极与所述两个信号放大输入端中的另一端(E′)相连，其发射极与第三晶体管(Q3)的基极相连，该集成电路还包括与第一晶体管(Q1)的基极相连的第一电流源(M2)以及与第三晶体管(Q3)的基极相连的第二电流源(M4)。
2.如权利要求1所述的集成电路，特征在于，所述四个晶体管都是双极晶体管。
3.如权利要求1或2所述的集成电路，特征在于，所述输出晶体管(Q1)的尺寸是所述第三晶体管(Q3)的尺寸的N倍。
4.如权利要求3所述的集成电路，特征在于，所述第二晶体管(Q2)的尺寸与所述第四晶体管(Q4)的尺寸的比率同样是N。
5.如权利要求4所述的集成电路，特征在于，所述第一电流源和所述第二电流源提供相同比率N的电流。
6.如权利要求3所述的集成电路，特征在于，在所述输出晶体管(Q1)的发射极和地(M)之间安装一个发射极电阻(R1)，以及在所述第三晶体管的发射极和所述地(M)之间安装一个发射极电阻(R3)，所述输出晶体管的发射极电阻(R1)是所述第三晶体管的发射极电阻(R3)的N分之一。
7.如权利要求1所述的集成电路，特征在于，包括一个第五晶体管(Q5)，其基极由一个固定电压(Vmc)偏置，其发射极经由一个发射极电阻(R5)与地相连，且其集电极与所述第三晶体管(Q3)的基极相连。
8.如权利要求7中所述的集成电路，特征在于，所述第五晶体管(Q5)的尺寸比所述第三晶体管(Q3)的尺寸小，它们之间的比率与所述第一和所述第三晶体管的尺寸的比率相同。
9.一种集成电路，特征在于，包括两个如权利要求1到8中任一个权利要求所述的放大器(A1，A2)，该放大器接收相同但反相的输入信号，且具有两个由一个耦合电路(CH)连接的输出端，该耦合电路设计用于合并该放大器的经过相位重新调整的输出电流。
10.如权利要求9中所述的集成电路，特征在于，所述放大器的输出是所述集成电路的输出，且所述耦合电路(CH)位于所述集成电路的外部。
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