CN100527391C - 层叠芯片模块 - Google Patents

Abstract

半导体芯片彼此错开层叠以使沿各芯片两边缘设置的端子露出。芯片具有端子的两边缘可朝向相同方向。电气连接可将一块芯片上的端子连接于另一块芯片上的端子，并且层叠体可被设置在芯片端子可电气连接的布线基板上。

Description

层叠芯片模块

发明背景

如所公知的，半导体芯片一般由形成在诸如砷化硅或砷化镓的半导体材料上的电子电路构成。端子(例如焊点)一般为到达和离开芯片的信号提供接口。经常将多块芯片附着于例如印刷电路板等布线基板，并将它们互连以形成多芯片模块。这类多芯片模块的例子很多。例如，经常将多个存储器芯片在印刷电路板上设置成一行并使它们彼此电气连接并连接于印刷电路板的输入/输出端子，这种配置一般被称为单列式存储器模块。将存储器芯片设置成两行的类似模块经常被称为双列式存储器模块。多芯片模块的又一例子是这样的一种印刷电路板，其中处理器模块和一个或多个存储器芯片附着于印刷电路板并且彼此电气连接和连接于印刷电路板的诸输入/输出端子。以下文献公开了多芯片模块的其它例子：美国专利第5,998,864号；美国专利第6,627,980号；美国专利第6,882,546号；以及美国专利申请公开第2004/01 13250号。前述每个文献均援引全文收录于此。

对于许多应用，增加多芯片模块中的芯片密度是有利的。配置和排列芯片以便芯片彼此互连和连接于印刷电路板也是有利的。

发明内容

在本发明的一个示例性实施例中，多个芯片的端子沿芯片的两边缘设置。诸芯片被层叠设置并且使芯片的两边缘朝向相同方向，并且层叠体中的芯片错开以露出每块芯片的端子。电气接线可将一块芯片上的端子与另一块芯片上的端子相连接。层叠体可被设置在布线基板上，并且诸芯片的端子可电气连接于布线基板上的端子。通过将设于不同芯片上的相似端子电气连接，可形成互连层叠体中的诸芯片的总线。多个芯片层叠体可被设置在一块布线基板上并电气连接以形成模块，例如存储器模块。芯片层叠体可被设置于多层的布线基板的腔穴内并电气连接于布线基板的端子。

附图说明

图1示出一示例性芯片层叠体的立体图。

图2示出图1的芯片层叠体的俯视图。

图3示出图1和图2的芯片层叠体的横截面侧视图。

图4示出图1-3的芯片层叠体的一种示例性配置。

图5示出图1-3的芯片层叠体的另一种示例性配置。

图6示出图1-3的芯片层叠体的芯片上的原有焊点位置的示例性重分布。

图7A示出示例性多层叠体模块的俯视图。

图7B示出图7A中的示例性多层叠体模块没有芯片层叠体或其它电子元件的形式。

图7C示出取自图7A的多层叠体模块的一个示例性芯片层叠体。

图8示出一具有散热元件的示例性多层叠体模块。

图9示出具有配置成容纳芯片层叠体的腔穴的布线基板的局部立体图。

图10示出图9的布线基板的局部俯视图，包括设置在腔穴中的芯片层叠体。

图11示出取自图10的横截面侧视图。

图12示出另一示例性芯片层叠体的立体图。

具体实施方式

本说明书描述了本发明的示例性实施例和应用。然而，本发明不局限于这些示例性实施例和应用或是这些示例性实施例和应用工作的方式或在本文中描述的方式。

图1-3示出本发明的一个示例性实施例，其中多个半导体器件被层叠以形成多器件模块。(图1示出立体图，图2示出俯视图，而图3示出横截面侧视图。在图1-图3中，布线基板112均以局部视图形式示出。)尽管在图1-3的层叠体100中示出三个半导体器件102、104和106，然而层叠体100中可以有更多或更少的半导体器件。例如，层叠体100可仅包括两个半导体器件或一个半导体器件。或者，层叠体100可包括四个、五个、六个或更多的半导体器件。另外，层叠体100中的半导体器件可以是裸芯片(例如已知的好芯片)或可以是封装芯片，或者可以是裸芯片和封装芯片的组合。在图1-3所示的例子中，半导体器件102、104和106是裸芯片并将在下文中称为芯片。

在如图1-3所示的示例性层叠体100中，芯片106直接附着于布线基板112(在局部视图中示出)，芯片104被附着于并层叠在芯片106的上方，而芯片102被附着并层叠于芯片104的上方。附着件108将芯片102和104彼此附着，而附着件110将芯片104和106彼此附着。附着件108和110可以是芯片焊接材料。或者，附着件108和110可包括芯片焊接材料以及设计成在芯片之间提供特定空间的间隔件两者。尽管在图1-3中未示出，但是芯片106可使用相似的附着件附着于布线基板112。布线基板112可以是适于支承一个或多个芯片层叠体100并提供往来于一个或多个层叠体100中的芯片的电气连接的任何类型的布线基板。这类布线基板的非限定性例子包括印刷电路板、可柔性电路材料、陶瓷基板等。此类布线基板可包括在布线基板的一个或多个层上的导电迹线，并且如有必要还可包括导电通路以互连不同层上的迹线。

如图1-3所示，芯片102、104和106上的端子(例如焊点)沿每块芯片的两边缘排列，并且芯片102、104和106彼此错开以露出焊点。更具体地说，芯片102包括两行焊点114、122，它们沿芯片102的两边缘设置。芯片104类似地包括两行焊点116和124，它们也沿芯片104的两边缘设置，而芯片106包括沿芯片106的两边缘设置的两行焊点118和126。如图2中清楚看到的那样，芯片102、104和106以错开方式层叠以使各芯片上的两行焊点露出。具体地说，芯片104与芯片106错开以使芯片106上的两行焊点118和126露出。类似地，芯片102与芯片104错开以使芯片104上的两行焊点116和124露出。以此方式，层叠体100中的每块芯片102、104和106上的诸焊点能容易地彼此连接和/或连接于布线基板112上的端子(在图1-3中，示出布线基板112上有两行端子120和128)。

诸焊点(例如行114、116、118、122、124、126)的布置靠近芯片102、104和106的边缘，而诸芯片错开层叠有利于在不同芯片上的焊点之间以及在芯片上的焊点与布线基板112上的端子之间的电气连接。例如图1-3所示，接线148将端子行128中的端子与焊点行122中的芯片102上的焊点相连接。接线146和144类似地将端子行128中的端子分别与芯片104上的焊点行124中的焊点以及芯片106上的焊点行126中的焊点相连接。接线138将芯片104上的焊点行124中的焊点与芯片102上的焊点行122中的焊点相连接。接线140将芯片102上的焊点行122中的焊点与芯片106上的焊点行126中的焊点相连接，而接线142连接分别在芯片102、104和106上的焊点行122、124和126之一中的三个焊点。

如接线130、132、134和136所示，相邻芯片上的焊点容易地连接成总线结构，该总线结构还能连接于布线基板112上的诸端子。例如，如图1和图2中所清楚看到的那样，接线130、132、134和136形成四位总线，其中每条接线130、132、134和136将每块芯片102、104和106上的三个焊点与布线基板112上的端子互连。层叠体100的芯片102、104和106由此容易地连接成总线结构。各芯片102、104和106上的焊点和布线基板112上的端子优选被定向成使与每块芯片上共有信号类型或功能对应的焊点与布线基板112上的端子对齐。例如，由接线130、132、134和136形成的四位总线可以是地址总线，而行114、116和118的每行中最左面的焊点和行120中最左面的端子可与地址中的最低有效位对应，在行114、116、118和120中向右移的每个焊点或端子可与地址中的下一位对应，每行114、116、118和120中向右移的下一焊点或端子可对应于地址中的下一位，而行114、116、118和120中的最右面的焊点或端子可与地址中的最高有效位对应。行122、124、126和128中的焊点或端子可类似地根据共有功能对齐。以利于接线138、140、142、144、146和148的连接。

图1-3中所示的接线130、132、134、136、138、140、142、144、146和148仅为示例性的，并且可在图1-3所示的焊点和或端子中的任何一个或多个之间形成任何接线。另外，接线130、132、134、136、138、140、142、144、146和148可以任何适当方式形成。例如，这些接线可使用公知的导线焊接技术形成。即，接线130、132、134、136、138、140、142、144、146和148可包括焊接到图1-3所示的焊点和/或端子中的一个或多个的导线。实际上，三个或多个焊点和/或端子之间的连接可使用自动点焊来实现。例如，形成如上所述的总线结构的每条接线130、132、134和136可以下述方式形成：与端子行120中的端子之一形成第一焊接，随后不切断导线地将同一导线自动点焊至芯片106上的焊点行118中的一焊点，随后不切断导线地将同一导线焊接至芯片104上的焊点行116中的一焊点，随后将同一导线焊接到芯片102上的焊点行114中的一焊点，如图1-3所示。优选地，芯片102、104和106在层叠体100中彼此充分错开以允许导线焊接工具够到每行114、116、118、122、124和126中的各焊点，以将导线焊接到那些焊点中的任何一个以及端子行120和128中的任何端子。

图4和图5示意地示出图1-3的示例性层叠体100的两种示例性连接结构。在图4所示的例子和图5所示的例子中，芯片102、104和106均是存储器芯片，并且每块芯片具有四个数据输入和/或输出、三个地址输入和一个片选输入。为简明起见，图4和图5被示意地示出，并且未明显地示出芯片102、104和106。不过如图1-3所示，焊点行114和122在芯片102上，焊点行116和124在芯片104上，而焊点行118和126在芯片106上。端子行120和128中的端子如图1-3所示那样设于布线基板112上。

如图4和图5所示，芯片102上的焊点行114包括焊点402、404、406和408；而同样在芯片102上的焊点行122包括焊点426、428、430和432。类似地，芯片104上的焊点行116包括焊点410、412、414和416；而同样在芯片104上的焊点行124包括焊点434、436、438和440。芯片106上的焊点行118和126类似地分别包括焊点418、420、422、424、442、444、446和448。

在图4和图5所示的例子中，数据输入和/或输出焊点沿每块芯片的一边缘设置，而地址和命令焊点沿每块芯片的另一边缘设置。更具体地说，焊点行114中的每个焊点是芯片102的数据输入和/或输出焊点；行122中的焊点428、430和432是芯片102的地址输入；焊点426是芯片102的片选输入。类似地，焊点行116中的每个焊点是芯片104的数据输入和/或输出焊点；而行124中的焊点436、438和440是芯片104的地址输入；并且焊点434是芯片104的片选输入。类似地，焊点行118中的每个焊点是芯片106的数据输入和/或输出焊点；行126中的焊点444、446和448是芯片106的地址输入；而焊点442是芯片106的片选输入。如上所述，与共有数据或控制信号或其它共有功能对应的每块芯片上的焊点和布线基板上的端子可被对齐以便于形成诸芯片之间以及芯片和布线基板之间的电气连接。例如，可将诸芯片层叠以使焊点402、410和418彼此对齐并与布线基板上的行120中对应于同一信号或功能的端子对齐。更概括地说，要相互连接的(在相邻芯片和/或布线基板上的)焊点和端子可被设置成彼此相邻和/或以类似形式对齐和定向。

在图4所示的例子中，通过电气连接焊点402、410和418形成数据总线450的一位、电气连接焊点404、412和420形成数据总线450的第二位、电气连接焊点406、414和422形成数据总线450的第三位、并电气连接焊点408、416和424形成数据总线450的第四位来形成四位数据输入和/或输出总线450，。前述连接可由图1-3所示的接线130、132、134和136实现。以此方式，可形成数据总线450，并使层叠体100中的芯片102、104和106中的每一块连接于数据总线450。同样如图4所示，通过电气连接地址焊点428、436和444形成形成地址总线454的第一位、电气连接地址焊点430、438和446形成地址总线454的第二位、电气连接地址焊点432、440和448以形成地址总线454的第三位来类似地形成三位地址总线454。地址焊点428、436和438可用图1和图2中所示的例如连线130等的连接方式进行连接。地址焊点430、438和446还可象地址焊点432、440和448那样用如图1和图2所示的接线130那样的接线进行连接。三路片选信号(总地由452表示)连接于片选焊点426、434和442。每个焊点426、434和442可使用如图1-3中的接线144、146和148等连接方式连接于印刷电路板上的三个控制端之一。在图4所示的示例性接线结构中，层叠体100被配置成使每块芯片102、104和106连接于同一数据总线450和地址总线454，并且每块芯片102、104和106由不同控制信号452单独片选。如图4所示那样配置，层叠体100存储四位字，并所能存储的四位字的数目是芯片102、104和106的任何一个所能存储的三倍。

在图5所示的示例性例子中，层叠体100被连接以存储与芯片102、104和106的任何一个相同数目的字，但每个所存储的字的宽度是芯片102、104或106之一中所能存储的字的三倍(例如12位宽)。如图5所示，片选焊点426、434和442被电气连接以使所有三块芯片102、104和106由同一片选信号552一次片选。片选焊点426、434和442可使用如图1和图2中的接线130的连接接方式进行互连。与图4的结构相同，图5中的每块芯片102、104和106上的地址焊点被互连以使每块芯片102、104和106上的地址焊点经由总线结构554连接，该数据总线554对每块芯片102、104和106呈现同一地址。芯片102、104和106上的每个数据焊点402、404、406、408、410、412、414、416、418、420、422和424连接于不同的接线，这些接线形成12位数据总线550。每个数据焊点402、404、406、408、410、412、414、416、418、420、422和424可由如图1-3的接线144、146或148那样的连接方式连接于布线基板的一端子。如图5所示那样配置，层叠体100存储12位字，每块芯片102、104和106中四位。

半导体芯片的原有焊点不象图1和图2中所示的芯片102、104和106那样沿芯片的两边缘设置。因此，可在芯片上包括一层或多层重分布迹线以将这些原有焊点连接到边缘焊点。图6示出一个例子，其中芯片102的焊点行114和122中的焊点被添加至芯片102并由重分布迹线694电气连接于诸原有焊点692。以此方式，可沿芯片的两边缘设置焊点而不管芯片的原有焊点的位置如何。在图6所示的例子中，芯片102的原有焊点692被设置成引线居中(lead-on-center)的结构，并且一层重分布迹线694将原有焊点692连接到边缘焊点114和122。当然，也可替换地使用多层重分布迹线。另外，使用重分布迹线将芯片的原有焊点连接到边缘焊点不局限于原有焊点为引线居中结构的芯片。当然，可以设计一种芯片以使其原有焊点沿芯片的两边缘设置并避免重分布迹线的需要。

图7A示出一种示例性多层叠体模块700，它包括四个芯片层叠体704、710、716和722。芯片层叠体704、710、716和722附着于布线基板702(总体上与布线基板112相似)，该布线基板702包括多个边缘连接端728，四条数据总线730、732、734和736以及地址/控制总线738。寄存器(即，缓冲器)芯片740也附着于布线基板702。图7B示出没有层叠体704、710、716、722或寄存器芯片740的布线基板702；图7B仅包括外形以指示那些芯片层叠体的位置。图7A所示的示例性多层叠体模块700示出例如结合图1-6示出和说明的芯片层叠体100的芯片层叠体的一种示例性使用。当然，多层叠体模块700仅为示例性的，并且多种不同排列、数目和类型的半导体芯片可被层叠并构造成一个多层叠体模块。

作为一个非限定的例子，图7A所示的多层叠体模块700可以是具有四个相同芯片层叠体704、710、716和722的只读存储器模块，每个层叠体包括三个只读存储器芯片。图7C示出芯片层叠体710，而芯片层叠体704、716和722是相似的。如图7C所示，芯片层叠体710包括三个只读存储器芯片602、604和606，它们象图1-3所示和上述的芯片层叠体100那样排列和层叠。附着件608和610可以与图1和图2中的附着件108和110相似。每块芯片包括沿芯片两边缘设置的两行焊点；有四个数据输出焊点的一行，以及具有三个地址焊点和一个片选焊点的第二行。芯片602上的行614、芯片604上的行616以及芯片606上的行618是数据输出焊点。芯片602上的行622包括三个地址焊点和一个片选焊点623。芯片604上的行624以及芯片606上的行626类似地分别包括三个地址焊点和一个片选焊点625和627.

同样如图7C所示，接线630将每块芯片602、604和606上的一个数据焊点互相连接并连接到数据总线732的一条迹线。接线632、634和636类似地将每块芯片602、604和606上的一个数据焊点相互电气连接并连接到布线基板702上的数据总线732的一条迹线。层叠体710中的每块芯片602、604和606的数据输出焊点因此都以四位总线结构连接到数据总线732。每个芯片层叠体704、716和722中的三块芯片的数据输出焊点类似地以四位总线结构电气连接到数据总线730、734和736。如图7A所示那样，数据总线730、732、734和736电气连接于布线基板702上的边缘连接端728。

再次参阅图7C，接线638将每块芯片602、604和606上的一个地址焊点相互电气连接并连接到地址/命令总线738的一条迹线。接线640和642类似地将每块芯片602、604和606上的一个地址焊点相互电气连接并连接到地址/命令总线738的一条迹线。芯片层叠体710中的每块芯片602、604和606的地址焊点因此都以三位总线结构连接于地址/命令总线738的三条迹线。另外如图7C所示那样，总线738的其它三条迹线电气连接于芯片602、604和606的片选焊点623、625或627之一。应当注意，每个芯片层叠体704、710、716和722中的每块芯片的数据焊点优选地如图7C所例示地那样定向，即，设置成与数据总线730、732、734或736之一的迹线相邻。类似地，每个芯片层叠体704、710、716和722中的每块芯片的地址焊点和片选焊点优选地如图7C1所例示地那样定向，即，设置成与地址/命令总线738的迹线相邻。因此，如上面讨论的那样，每个层叠体704、710、716和722中的芯片可被排列成使每块芯片上与共有信号类型或功能对应的诸焊点(例如地址字中的位2，数据字中的位4，读控制信号等)彼此对齐，并且每个层叠体704、710、716和722可被设置在布线基板702上以使那些具用共有信号类型或功能的焊点与布线基板702上具有该共有信号类型或功能的迹线对齐。

如图7A所示那样，地址/命令总线738的每条迹线可由设置在布线基板702内层上的导电内部迹线706和708以及从内部迹线706和708延伸至地址/命令总线738的迹线的通路电气连接于边缘连接端728之一。(注意，迹线706和708在图7A中以虚线示出以表示它们位于布线基板702内)。显然，图7A的布线基板702由此可仅使用两层布线来提供至/自芯片层叠体704、710、716和726中的各芯片以及这些芯片之间的所有需要的电气连接。

如图7B中特别示出的那样，示例性地址/命令总线738在芯片层叠体710和716下方延伸，层叠体710和716可附着于布线基板702以绝缘于地址/命令总线738的迹线并且不与之相互干扰。模块700中可包括其它电子元件。例如，可包括用于缓冲地址/命令总线738上的地址和命令信号的寄存器芯片740。如图7A所示，可将寄存器芯片740设置在地址/命令总线738的一条或多条迹线上方以电气连接于所选迹线然而与地址/命令总线738上的其它迹线绝缘从而不与其上的信号相互干扰。另外可包括其它电子器件(未图示)，非限定性地包括电阻器和去耦电容器。

在工作时，图7A所示的示例性多层叠体模块700操作如下。将三位地址和片选信号置于地址/命令总线738上，由其选择每个层叠体704、710、716和722中的一块芯片并使每块所选芯片将与置于地址/命令总线738上的地址对应的四位字输出至数据输出总线730、732、734或736。因此，如图7A-7C所配置的那样，响应于地址/命令总线738上的三位地址和片选信号，多层叠体模块700将十六位数据字输出到数据总线730、732、734和736上。

接线630、632、634、636、638、640和642可与图1和图2中的接线130、132、134和136相似，而接线644、646和648可与图1-3中的接线144、146和148相似。

如上所述，图7A-7C所示的示例性多层叠体模块700仅为示例性的，并且不一定需要是只读存储器模块。例如，多层叠体模块700可以是任何形式的存储器模块，非限定地包括任何类型的随机存取存储器(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、非易失性随机存取存储器(NVRAM))、任何类型的闪存或任何其它类型的存储器。又如，多层叠体模块700不一定需要是存储器模块。多层叠体模块700其实可以是任何类型的多芯片模块。例如，每个层叠体可包括一个微处理器以及一个或多个存储器芯片，并因此每个层叠体可以是自含的处理单元。例如，一块芯片可以是处理器，另一块芯片可以是用于存储由处理器执行的程序代码的只读存储器，而另一块芯片可以是读/写存储器(例如，所谓的随机存取存储器)。再如，芯片层叠体不一定需要是相同的。例如，芯片层叠体704的芯片类型可不同于芯片层叠体710。因此，芯片层叠体704例如可包括一处理器芯片和两块存储器芯片，而芯片层叠体710、716和722可包括所有存储器芯片，从而为芯片层叠体704中的处理器提供附加存储。又如，层叠体704、710、716、722中的一个或多个可具有不同数目的芯片。例如，芯片层叠体704包括三块芯片，芯片层叠体710可包括两块芯片，芯片层叠体716可包括一块芯片，而芯片层叠体722可包括十块芯片。

图8示出包括散热元件而其它方面与多层叠体模块700总体上相似的多层叠体模块800的局部视图。图8的局部视图中示出两个芯片层叠体804和806，每个层叠体包括芯片810、814、816和818。附着件812(可以是如上面图3中的附着件108和110)将芯片810、814、816和818如图8所示地彼此固定在一起。导热件820被设置在每个层叠体804、806中的外层芯片810上并热连接于放热件808以散发由每个层叠体中的芯片产生的热。另一导热件820可将每个层叠体804和806中的另一外层芯片818连接于布线基板802(该基板总体上类似于布线基板112)以将热从芯片散发至布线基板802。附着件812也可以是导热性的，以帮助将热量传离芯片层叠体804和806并传向放热件808和布线基板802.

图9、图10和图11示出在多层布线基板1002中的示例性分层腔穴1004中的芯片层叠体1012的布置。图9说明了示出其中没有放芯片层叠体的一个腔穴1004的布线基板1002局部视图。图10示出腔穴1004中设有芯片层叠体1012的布线基板1002局部俯视图，而图11示出图10的横截面侧视图。

图9-11中所示的示例性布线基板1002包括三个层1102、1104和1106。每个层可包括任何类型的布线基板(例如，印刷电路板等)。腔穴1004的底部是层1106的上表面1010，而两行端子1038和1032被设置在腔穴1004内在层1106的上表面1010的上方，如图9-11所示。迹线1056(见图10)使端子行1038中的各端子电气连接于布线基板1002的其它部件，而迹线1050(见图10)类似地使端子行1032中的各端子电气连接于布线基板1002的其它部件。(图11中示出了迹线组1050的一条迹线1112。)

同样如图9-11所示那样，层1104的上表面1008的一部分露出以形成凸缘，并且两行端子被设置在该凸缘上：即端子行1040和端子行1034。另外两行端子1042和1036被设置在层1102的表面1006靠近腔穴1004的位置：即端子行1036和端子行1040。迹线1058(见图10)将端子行1040中的诸端子电气连接于布线基板1002的其它部件，并且迹线1052类似地将端子行1034中的端子电气连接于布线基板1002的其它部件。(图11中示出了迹线组1052的一条迹线1110。)类似地，迹线1060(见图10)将端子行1042中的诸端子电气连接于布线基板1002的其它部件，而迹线1054类似地将端子行1036中的诸端子电气连接于布线基板1002的其它部件。(图11中示出了迹线组1054的一条迹线1108。)

从图10中可以最清楚地看出，芯片层叠体1012包括三块芯片1014、1016和1018，每块芯片包括沿其边缘设置的两行焊点，并且芯片1014、1016和1018如上面结合图1-3中的芯片层叠体100一般地描述的那样以错开的方式层叠。(芯片层叠体1012可与芯片层叠体100总体相似。)仍然参照图10，芯片1014包括焊点行1020和1022；芯片1016包括焊点行1024和1026；而芯片1018包括焊点行1028和1030。尽管在图9-11中未示出任何接线，然而焊点行1020、1022、1024、1026、1028和1030中的任何焊点可相互电气连接和/或连接到端子行1032、1034、1036、1038、1040和1042中的任何端子。这样的接线可与图1-3中示出并在上文中讨论的接线130、132、134、136、138、140、142、144、146和148相似。即，接线130、132、134、136、138、140、142、144、146和148可包括导线焊接。

使用具有本文所述那些芯片层叠体和/或具有分层腔穴的布线基板具有若干优点。例如，此类芯片层叠体和/或布线基板可与裸芯片、未封装芯片的使用兼容。又如，将诸芯片彼此以及与布线基板互连的复杂度可得以降低。如图7B中可见，可使布线基板702上必须相互交越的迹线数目最小化。例如在图7B中，在布线基板702上只有六条迹线706、708交越地址/命令总线738。由此布线基板702只需要两个不同的布线层。另外最小化交越迹线数目同样最小化诸层之间所需通路的数目，由于通路一般比迹线宽数倍，因此这样显著减小了布线基板702的尺寸。如图7C中可见，一层叠体中的诸芯片之间必须彼此交越的互连线的数目同样得以最小化。这能减少串扰问题以及其它问题。

实际上，通过将层叠体中每块芯片相对于层叠体中的其它芯片和相对于布线基板上的导电迹线恰当地定向，布线基板的成本可得以降低或最小化。影响布线基板成本的因素非限定地包括信号迹线的层数(例如，如上所讨论的，图7B中的示例性布线基板702具有两层信号迹线)、互连设置在布线基板不同层上的信号迹线所需的导电通路的数目、布线基板上和布线基板内的信号迹线的最大允许宽度、以及布线基板的尺寸。当然，信号层数越少、通路数越少、布线基板越小、以及信号迹线最大允许宽度越大，布线基板的成本就越低。因此，通过减少迹线层数、通路数和/或布线基板的尺寸，布线基板的成本或成本函数得以减小或最小化，并且替换地或附加地，通过增大布线基板上的迹线的最大允许宽度，布线基板的成本或成本函数也可得以减小。

本文中讨论的两个示例性、非限定性的用来降低或最小化布线基板成本的定向技术如下：参照图7A-7C，且如前所述那样，每个层叠体704、710、716和722中的芯片被定向成使每块芯片上与共有信号类型或功能(例如，地址字中的位2、数据字中的位4、读取控制信号等)对应的焊点彼此对齐，并且每个层叠体704、710、716和722被设置在布线基板702上以使那些具有共有信号类型或功能的焊点与布线基板702上同样具有该共有信号类型或功能的迹线对齐。

图12示出另一示例性芯片层叠体1200，它如图所示地包括多块芯片1202(图示为两块但一个层叠体1200中可包括更多或更少的芯片1202)。芯片1202总体上与图1的芯片102、104和106相似。如图所示，每块芯片1202包括沿芯片1202的两边缘中的每一条设置的一行焊点1204。在图12中，芯片1202由附着件1214彼此附着和附着于布线基板1212。布线基板1212可与图1的布线基板112相似并包括与图1的迹线120、128相似的导电迹线1206。附着件1214可与图1中的附着件108、110相似。如图12所示，多条接线1208(可与图1的任一接线130、132、134、136、138、140、142、144、146、148相似)将一个或多个焊点1204电气连接于一条或多条迹线1206。然而，与图1所示的芯片层叠体100不同，图12的层叠体1200中的芯片1202的边缘1210不错开，而是对齐以使层叠体1200中的上方芯片1202的各边缘1210直接位于层叠体1200中的下方芯片1202的相应边缘1210上方。尽管在图12中未示出，然而层叠体1200可替换地被配置成使上方芯片1202的两边缘1210中的一条直接位于下方芯片1202的相应边缘1210的上方(如图12所示那样)而上方芯片1202的另一边缘1210与下方芯片1202的相应边缘1210错开(如图1所示那样)。无论是哪种配置，芯片层叠体1200均可用于取代附图中示出和/或本文中描述的任何芯片层叠体。另外尽管未示出，然而焊点1204可包括在一块或多块芯片1202的两侧，实际上，焊点1204可包括在任何一张附图中公开的任一芯片的两侧。

尽管已在本文中对本发明的示例性实施例和应用进行了说明，然而并不视图将本发明局限于这些示例性实施例和应用、或这些示例性实施例和应用工作的方式以及在本文所描述的方式。

Claims (36)

1.一种多芯片模块，包括：

包括多块半导体芯片的层叠体，每块所述半导体芯片包括：

置于所述芯片表面上的多个焊点，

沿所述芯片的第一边缘设置成第一行和沿所述芯片的第二边缘设置成第二行的置于所述芯片的所述表面上的多个端子，

所述芯片的所述表面上的多个导电的重分布迹线，每个所述的迹线电连接所述焊点中的一个至所述端子中的一个；

其中，所述多块半导体芯片在所述层叠体中被配置成使所述层叠体中的每块所述芯片的所述第一边缘朝向相同方向，而所述层叠体中的每块所述芯片的所述第二边缘朝向相同方向，并且所述多个端子中与共有功能对应的那些端子在所述层叠体中的每块所述芯片上被设置成相同朝向。

2.如权利要求1所述的多芯片模块，其特征在于，用作地址信号的端子在每块所述芯片上被设置成相同朝向。

3.如权利要求1所述的多芯片模块，其特征在于，用作数据信号的端子在每块所述芯片上被设置成相同朝向。

4如权利要求1所述的多芯片模块，其特征在于，用作控制信号的端子在每块所述芯片上被设置成相同朝向。

5.如权利要求1所述的多芯片模块，其特征在于，所述层叠体中的所述多块芯片彼此错开以露出每块所述芯片上的所述第一行端子和所述第二行端子。

6.如权利要求1所述的多芯片模块，其特征在于，所述多块半导体芯片包括至少三块芯片。

7.如权利要求1所述的多芯片模块，其特征在于，还包括一布线基板，其中所述层叠体被设置在所述布线基板上。

8.如权利要求7所述的多芯片模块，其特征在于：

所述布线基板包括多条导电迹线；以及

所述层叠体在所述布线基板上被设置成一定的朝向，所述朝向使所述多块芯片的所述端子中与特定信号对应的那些被设置成与所述迹线中对应于所述特定信号的那些迹线相同的朝向。

9.如权利要求8所述的多芯片模块，其特征在于，还包括多个电气连接，每个所述电气连接将所述布线基板的所述多条迹线之一与每块所述芯片上的多个所述端子之一电气连接。

10.如权利要求8所述的多芯片模块，其特征在于，所述迹线之一包括信号总线，其中所述多芯片模块还包括多个电气连接，每个所述电气连接将所述总线的所述迹线之一电气连接到所述芯片的多个端子。

11.如权利要求1所述的多芯片模块，其特征在于，还包括热连接于至少一块所述芯片的散热元件。

12.一种多芯片模块，包括：

包括多块半导体芯片的层叠体，每块所述半导体芯片包括：

置于所述芯片表面上的多个焊点，

沿所述芯片的第一边缘设置成第一行和沿所述芯片的第二边缘设置成第二行的置于所述表面上的多个端子，

所述芯片的所述表面上的多个导电的重分布迹线，每个所述的迹线电连接所述焊点中的一个至所述端子中的一个，

其中所述多块半导体芯片在所述层叠体中被配置成使所述层叠体中的每块所述芯片的所述第一边缘朝向相同方向，并且所述层叠体的每块所述芯片的第二边缘朝向相同方向；以及

多个第一电气连接，每个所述第一电气连接将每块所述芯片上具有相同信号功能的端子相连接，其中所述第一电气连接形成连接每一所述芯片的第一总线。

13.如权利要求12所述的多芯片模块，其特征在于，还包括多个第二电气连接，每个所述第二电气连接将每块所述芯片上具有相同信号功能的端子相连接，其中所述第二电气连接形成连接每块所述芯片的第二总线。

14.如权利要求13所述的多芯片模块，其特征在于，所述第一总线是地址总线而所述第二总线是数据总线。

15.如权利要求12所述的多芯片模块，其特征在于，还包括一布线基板，所述布线基板包括与所述第一总线对应的第一多条迹线，其中所述第一多个电气连接被电气连接于所述第一多条迹线。

16.如权利要求15所述的多芯片模块，其特征在于，所述层叠体在所述布线基板上被定向成使所述第一多个电气连接中的每一个的长度最小化。

17.如权利要求15所述的多芯片模块，其特征在于，所述第一总线是地址总线或数据总线之一。

18.如权利要求12所述的多芯片模块，其特征在于，所述层叠体中的所述多块芯片彼此错开以露出每块所述芯片上的所述第一行端子和所述第二行端子。

19.如权利要求12所述的多芯片模块，其特征在于，所述多块半导体芯片包括至少三块芯片。

20.一种多芯片模块，包括：

包括多条迹线的基板；

设置在所述基板上的多个芯片层叠体，每个所述芯片层叠体包括多块半导体芯片，

每块所述半导体芯片包括：

置于所述芯片表面上的多个焊点，

沿所述芯片的第一边缘设置于所述表面上的第一行端子，以及

沿所述芯片的第二边缘设置于所述表面上的第二行端子，

所述芯片的所述表面上的多个导电的重分布迹线，每个所述的迹线电连接所述焊点中的一个至所述端子中的一个；

其中所述芯片被层叠成彼此错开以露出每块所述芯片上的所述第一行端子和所述第二行端子；以及

多个电气连接，所述电气连接将所述芯片层叠体内的各芯片彼此连接并电气连接于所述迹线；

其中所述芯片在所述层叠体内被定向成、且所述层叠体在所述布线基板上被定向成使所述端子中的一些与所述迹线中具有共有信号功能的一些迹线对齐。

21.如权利要求20所述的多芯片模块，其特征在于，所述芯片是裸露的和未封装的。

22.如权利要求20所述的多芯片模块，其特征在于，一个和多个所述层叠体内的所述芯片彼此电气连接以形成存储器模块。

23.如权利要求20所述的多芯片模块，其特征在于，具有共有功能的端子在每块所述芯片上的每一所述第一行端子中被设置成相同朝向。

24.如权利要求23所述的多芯片模块，其特征在于，具有共有功能的端子在每块所述芯片上的每一所述第二行端子中被设置成相同朝向。

25.如权利要求20所述的多芯片模块，其特征在于，每个所述层叠体中的每块所述芯片上的所述第一行端子中的所述端子中的一些是数据端子。

26.如权利要求25所述的多芯片模块，其特征在于，每个所述层叠体在所述基板上被设置成使所述数据端子与所述基板上的数据总线对齐。

27.如权利要求26所述的多芯片模块，其特征在于，每个层叠体还包括形成数据总线并将每块芯片上的相应数据端子电气连接于所述基板上的所述数据总线的多个第一电气连接。

28.如权利要求27所述的多芯片模块，其特征在于，地址和控制端子被设置在每个所述层叠体中的每块所述芯片上的所述第二行端子中。

29.如权利要求28所述的多芯片模块，其特征在于，还包括设置在所述基板上的地址和控制总线。

30.如权利要求29所述的多芯片模块，其特征在于，每个层叠体还包括将所述层叠体的所述各芯片上的所述地址和控制端子中的一些电气连接于所述地址和控制总线的多个第二电气连接。

31.如权利要求20所述的多芯片模块，其特征在于，每个所述层叠体中的每块芯片的所述第一边缘和所述第二边缘朝向相同方向。

32.一种布线基板，包括：

相互层叠地设置的多层基板材料；

所述布线基板中的多个腔穴，每个所述腔穴包括位于所述的多个层之一的外部并露出多个表面区域的通路，每个所述表面区域与所述多个层之一对应；多个端子组，每个所述端子组被设置在所述露出的表面区域中的一个上；以及

多个芯片层叠，每个所述层叠置于一个所述的腔穴内，以便通过所述腔穴之一的所述通路可以直接访问置于被所述腔穴之一露出的所述露出的表面区域上的所述端子组中的每个端子。

33.如权利要求32所述的布线基板，其特征在于，每个所述层叠体的所述多块芯片的每一块上的芯片端子沿所述芯片的第一边缘和所述芯片的第二边缘设置。

34.如权利要求33所述的布线基板，其特征在于，所述多组端子在所述露出的表面区域上设置成与所述芯片上的所述芯片端子对应的朝向。

35.如权利要求34所述的布线基板，其特征在于，还包括电气连接所述芯片端子中的一些与设置在露出的表面区域上的所述端子中的一些的电气连接。

36.如权利要求35所述的布线基板，其特征在于，每个所述层叠体中的所述各芯片彼此错开地层叠以露出每块所述芯片上的所述芯片端子。

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