CN100524443C - 电荷帮浦时脉产生电路与方法 - Google Patents

Abstract

本发明是有关于一种电荷帮浦时脉产生电路与方法，此电路包括：同步计数器，用以根据点时脉累加计数值，当重置讯号致能时，将计数值重设为起始值，当电荷帮浦时脉重置讯号致能时，将计数值重设为起始值并停止累加计数值；比较器，当计数值大于等于预设值，输出重置讯号；时脉产生电路，当重置讯号致能时，转换电荷帮浦时脉的逻辑状态，当显示时脉由第一状态转为第二状态时，设置电荷帮浦时脉为第一预设逻辑状态，当该电荷帮浦时脉重置讯号致能时，设置荷帮浦时脉为与第一预设逻辑状态互斥的第二预设逻辑状态；以及计数器清除控制电路，当重置讯号致能的次数大于等于第二预设值，致能电荷帮浦时脉重置讯号。

Description

电荷帮浦时脉产生电路与方法

技术领域

本发明是有关于一种时脉产生电路，且特别是有关于一种在显示器中的电荷帮浦时脉产生电路与方法。

背景技术

显示器驱动电路中，例如液晶显示器的源极驱动器、闸极驱动器，都会需要电荷帮浦电路，以产生非额定供应电压且驱动电路所需的电压。

一般来说，电荷帮浦需要接收一个时脉讯号以提供电荷帮浦充电。以源极驱动器为例，其具有两个时脉讯号，一为点时脉(dot clock)讯号，另一为水平同步讯号。一般的电荷帮浦无法使用点时脉讯号，由于点时脉讯号用于显示，其频率在10MHz～数百MHz，对于电荷帮浦来说，电荷帮浦内的功率元件无法操作在如此高的频率，另外，若设计此电荷帮浦可以操作在如此高的频率，亦容易造成此电荷帮浦的动态功率消耗过高。

现有习知的电荷帮浦时脉产生电路一般来说是用点时脉讯号直接经过除频器，作除频后得到。图1显示了现有习知电荷帮浦时脉讯号与水平、垂直、点时脉三者的时脉图。在此图1中，Hsync代表水平同步讯号、Vsync代表垂直同步讯号、DOTCLK代表点时脉讯号、CPCK1以及CPCK2分别代表电荷帮浦时脉讯号。在图1时脉图中经由除频的电荷帮浦时脉讯号CPCK1或电荷帮浦时脉讯号CPCK2并不会对准水平同步讯号。从时脉图上看来似乎对电荷帮浦不会有影响。然而电荷帮浦在驱动电路中，常常会产生杂讯，在显示器上也因而会产生类似水波纹的杂讯，此种杂讯即电荷帮浦时脉讯号与水平同步讯号、垂直同步讯号不同步所造成的。

因此，需要有一个电荷帮浦时脉产生装置，使电荷帮浦所产生的杂讯，能够平均的落在每一个显示同步讯号例如水平时脉讯号中。

发明内容

本发明的目的就是在于提供一种电荷帮浦时脉产生电路，用以将电荷帮浦所产生的杂讯，能够平均的落在每一个显示同步讯号中，进一步使得显示器的显示更完美。

本发明的另一目的就是在于提供一种电荷帮浦时脉产生方法，用以避免先前技术中，电荷帮浦所产生的杂讯干扰显示画面，进一步使得显示器的显示更完美。

本发明提出一种电荷帮浦时脉产生电路，此电路包括：一第一同步计数器，接收一点时脉以及一重置讯号，用以根据该点时脉累加一第一计数值，当该重置讯号致能时，将该第一计数值重设为一第一起始值；一第一比较器，接收该第一计数值，输出该重置讯号，当该第一计数值大于等于一第一预设值，致能该重置讯号；一时脉产生电路，接收一显示时脉以及该重置讯号，输出一电荷帮浦时脉，当该重置讯号致能时，转换该电荷帮浦时脉的逻辑状态，当该显示时脉由一第一状态转为一第二状态时，该电荷帮浦时脉为一第一预设逻辑状态；以及一计数器清除控制电路，接收该重置讯号，输出一电荷帮浦时脉重置讯号，当该重置讯号致能的次数大于等于一第二预设值，致能该电荷帮浦时脉重置讯号；其中，所述的第一同步计数器更包括接收该电荷帮浦时脉重置讯号，当该电荷帮浦时脉重置讯号致能时，将该第一计数值重设为一第一起始值并停止累加该第一计数值，其中，所述的时脉产生电路更包括接收该电荷帮浦时脉重置讯号，当该电荷帮浦时脉重置讯号致能时，设置该电荷帮浦时脉为一第二预设逻辑状态，其中该第二预设逻辑状态与该第一预设逻辑状态互斥。

依照本发明的较佳实施例所述的电荷帮浦时脉产生电路，上述的同步计数器更包括接收上述的显示时脉。

依照本发明的较佳实施例所述的电荷帮浦时脉产生电路，更包括显示周期侦测电路以及脉宽计算电路。显示周期侦测电路接收点时脉以及显示时脉，用以计算在显示时脉期间的点时脉的脉冲的个数作为一脉冲值。脉宽计算电路接收脉冲值，用以将脉冲值除以一除频值，计算出预设值。

本发明提出一种电荷帮浦时脉产生方法，此方法包括下列步骤：接收一显示时脉；当该显示时脉致能时，根据一点时脉累加一第一计数值；接收一重置讯号，当该第一计数值大于等于一第一预设值，致能该重置讯号，当该重置讯号致能时，将该第一计数值设定为一第一起始值并转换该电荷帮浦时脉的逻辑状态；当该显示时脉由一第一状态转为一第二状态时，设定该电荷帮浦时脉为一第一预设逻辑状态；输出一电荷帮浦时脉重置讯号，当该重置讯号致能的次数大于等于一第二预设值时，致能该电荷帮浦时脉重置讯号；以及当该电荷帮浦时脉重置讯号致能时，将该电荷帮浦时脉设置为与该第一预设逻辑状态互斥的第二预设逻辑状态，并且将该第一计数值重设为一第一起始值并停止累加该第一计数值。

依照本发明的较佳实施例所述的电荷帮浦时脉产生方法，其中该显示时脉为一水平同步讯号，且在本发明实施例中，该第一起始值、该第二起始值为0。

本发明因采用数位逻辑电路，将电荷帮浦时脉与水平周期讯号同步，因此可以将电荷帮浦所产生的杂讯，平均的落在每一个显示同步讯号中，进一步使得显示器的显示更加完美。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1显示了现有习知电荷帮浦时脉讯号与水平、垂直、点时脉三者的时脉图。

图2显示为本发明实施例电荷帮浦时脉产生电路的电路方块图。

图3显示为本发明图2电荷帮浦时脉产生电路的电路方块实施例的时序图。

图4显示为利用本发明实施例图2的电路经由更改参数后所实施的结果。

图5显示为本发明实施例图2电荷帮浦时脉产生电路的进一步详细实施电路。

图6显示为本发明实施例的电荷帮浦时脉产生方法的流程图。

图7显示为本发明另一实施例的电荷帮浦时脉产生方法的流程图。

Hsync：水平同步讯号、显示时脉

Vsync：垂直同步讯号

DOTCLK：点时脉讯号

CPCK1、CPCK2、CPCK、CPCK-1～CPCK-6：电荷帮浦时脉讯号

201：显示周期侦测电路            202：脉宽计算电路

203：第一同步计数器              204：第一比较器

205：计数器清除控制电路          206：时脉产生电路

CV1：第一计数值                  CV2：第二计数值

CPRST：电荷帮浦时脉重置讯号      RST：重置讯号

PV：脉冲值                       PREV1：第一预设值

PREV2：第二预设值                501：第二同步计数器

502：第二比较器                  503：第一或闸

504：第二或闸                    505：JK触发器

601～606、701～709：本发明实施例的步骤

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的电荷帮浦时脉产生电路与方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

由于先前技术中，电荷帮浦的时脉与显示时脉不同步会造成显示器在显示上的瑕疵，因此本发明提出电荷帮浦时脉产生电路，可以将电荷帮浦所产生的杂讯，平均的落在每一个显示时脉讯号中，进一步使得显示器的显示更加完美。以下便以图配合文字说明。

图2显示为本发明实施例电荷帮浦时脉产生电路的电路方块图。此电路包括显示周期侦测电路201、脉宽计算电路202、第一同步计数器203、第一比较器204、计数器清除控制电路205以及时脉产生电路206。

第一同步计数器203接收电荷帮浦时脉重置讯号CPRST、显示时脉Hsync(在此以水平同步时脉为显示时脉的实施例)、点时脉DOTCLK以及重置讯号RST，用以根据此点时脉DOTCLK累加一第一计数值CV1，当重置讯号RST致能时，同步计数器203将计数值CV1重设为一第一起始值(在此实施例，第一起始值以0作为实施例)。当电荷帮浦时脉重置讯号CPRST致能时，将第一计数值CV1重设为第一起始值并停止累加该第一计数值。显示周期侦测电路201接收点时脉DOTCLK以及显示时脉Hsync，用以计算在显示时脉Hsync期间的点时脉DOTCLK的脉冲的个数作为一脉冲值PV。

脉宽计算电路202接收脉冲值PV，用以将脉冲值PV除以一除频值n，计算出一第一预设值PREV1。比较器204接收第一计数值CV1以及第一预设值PREV1，输出重置讯号RST。当第一计数值CV1大于等于第一预设值PREV1时，比较器204致能重置讯号RST。计数器清除控制电路205接收重置讯号RST，当重置讯号RST致能的次数大于等于一第二预设值PREV2，输出一电荷帮浦时脉重置讯号CPRST。时脉产生电路206接收电荷帮浦时脉重置讯号CPRST、显示时脉Hsync以及重置讯号RST，输出一电荷帮浦时脉CPCK，当重置讯号RST致能时，转换电荷帮浦时脉CPCK的逻辑状态，当显示时脉Hsync由第一状态转为第二状态时，电荷帮浦时脉CPCK被设定为第一预设逻辑状态。

图3显示为本发明实施例图2的电路实施例的时序图。请同时参考图2与图3，在此假设显示周期侦测电路201算出在水平同步时脉中的脉冲值PV为4N+K，其中N、K为自然数，且K小于N，另外假设除频值n为4，因此脉宽计算电路202计算出第一预设值为N，另外第二预设值设计为4-1＝3。首先，同步计数器203在t0时间开始计数。当同步计数器203的第一计数值CV1计数到N时(t1、t3、t5)，比较器204接收第一计数值CV1与第一预设值N，将两值作比较后，致能重置讯号RST。同步计数器203接收到致能的重置讯号RST，便将第一计数值CV1归0(t2、t4、t6)。

当时脉产生电路206接收到显示时脉Hsync由逻辑高电位转为逻辑低电位时(t0)，时脉产生电路206被负缘触发，便设置电荷帮浦时脉CPCK为高电位。当重置讯号RST致能时(t2、t4、t6)，时脉产生电路206被负缘触发，便转换电荷帮浦时脉CPCK的逻辑状态。当重置讯号RST致能3次时(t6)，便表示在显示时脉Hsync中已经经过3N个点时脉DOTCLK脉冲了，此时计数器清除控制电路205致能电荷帮浦时脉重置讯号CPRST。当电荷帮浦时脉重置讯号CPRST致能时，同步计数器203便维持其输出的第一计数值CV1＝0，且时脉产生电路206将电荷帮浦时脉CPCK设置为逻辑低电位，直到接收到下一个显示时脉Hsync。

在此实施例中便可以看出，由于本发明实施例将电荷帮浦时脉与水平周期讯号同步，因此可以将电荷帮浦所产生的杂讯，平均的落在每一个显示时脉(例如水平)中，使得每一个水平线的杂讯亮暗皆相同，便可进一步使得显示器的显示更加完美。另外，此实施例所举的例子为一个显示时脉Hsync中有2个电荷帮浦时脉CPCK，然而熟知此技术者参考本发明的实施例后，应当能推知，若要如图4中产生0、1、2、3、4、8等等...个电荷帮浦时脉CPCK-1～CPCK-6，可调整设计参数(例如除频值、第二预设值等等)以因应不同的需求。

图5显示为本发明实施例图2的进一步详细实施电路。在此实施例中，更进一步的揭示计数器清除控制电路205以及时脉产生电路206的逻辑电路。计数器清除控制电路205包括第二同步计数器501以及第二比较器502。第二同步计数器501接收重置讯号RST以及电荷帮浦时脉重置讯号CPRST，根据重置讯号RST累加一第二计数值CV2，当电荷帮浦时脉重置讯号CPRST致能时，将计数值CV2重设为一第二起始值(例如0)。第二比较器502接收计数值CV2。当计数值CV2大于等于第二预设值PREV2(以上述的实施例来说是3)，第二比较器502便输出电荷帮浦时脉重置讯号CPRST。

时脉产生电路包括第一或闸503、第二或闸504以及JK触发器505。第一或闸503接收显示时脉Hsync以及重置讯号RST。第二或闸504接收重置讯号RST与电荷帮浦时脉重置讯号CPRST。JK触发器505的J输入端耦接第一或闸503的输出端。JK触发器505的K输入端耦接第二或闸504的输出端。JK触发器505的Q输出端输出电荷帮浦时脉CPCK。

上述实施例提供电荷帮浦时脉产生电路的实施例，以下提供一种电荷帮浦时脉产生方法，图6显示为本发明实施例的电荷帮浦时脉产生方法的流程图。请参考图6所示，首先，接收一显示时脉，例如水平同步讯号Hsync(步骤601)。当显示时脉Hsync致能时，根据点时脉累加第一计数值(步骤602)。接下来判断第一计数值是否大于等于第一预设值(步骤603)。若判断为否，则回到步骤602继续计数；当判断为是时，将第一计数值重设为第一起始值，例如为0，并转换电荷帮浦时脉的逻辑状态(步骤604)。接下来判断显示时脉是否由第一状态转为第二状态(步骤605)。当判断为是时，设定电荷帮浦时脉为第一预设逻辑状态，例如上述实施例设定电荷帮浦时脉为逻辑低电位(步骤606)。

图7显示为本发明另一实施例的电荷帮浦时脉产生方法的流程图。请参考图7所示，首先输入水平周期讯号(步骤701)。接下来根据点时脉累加一第一计数值(步骤702)。下一步骤，判断第一计数值是否大于等于第一预设值(步骤703)。若判断为否，则回到步骤702继续计数；当判断为是时，将第一计数值重设为第一起始值，例如为0，转换电荷帮浦时脉的逻辑状态，并且致能重置讯号RST(步骤704)。接下来，将重置讯号RST的致能次数纪录为第二计数值(步骤705)。

接下来，判断第二计数值是否大于等于第二预设值(步骤706)。当判断为是时，第一、第二计数值重设为第一、第二起始值(例如为0)，并停止记数(步骤707)。下一步骤，判断显示时脉Hsync是否由第一状态转为第二状态(步骤708)。当判断为是时，设置电荷帮浦时脉CPCK为第一预设逻辑状态(步骤709)，并回到步骤702。

综上所述，本发明因采用数位逻辑电路，将电荷帮浦时脉与水平周期讯号同步，因此可以将电荷帮浦所产生的杂讯，平均的落在每一个显示同步讯号中，进一步使得显示器的显示更加完美。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (14)

1、一种电荷帮浦时脉产生电路，其特征在于其包括：

一第一同步计数器，接收一点时脉以及一重置讯号，用以根据该点时脉累加一第一计数值，当该重置讯号致能时，将该第一计数值重设为一第一起始值；

一第一比较器，接收该第一计数值，输出该重置讯号，当该第一计数值大于等于一第一预设值，致能该重置讯号；

一时脉产生电路，接收一显示时脉以及该重置讯号，输出一电荷帮浦时脉，当该重置讯号致能时，转换该电荷帮浦时脉的逻辑状态，当该显示时脉由一第一状态转为一第二状态时，该电荷帮浦时脉为一第一预设逻辑状态；以及

一计数器清除控制电路，接收该重置讯号，输出一电荷帮浦时脉重置讯号，当该重置讯号致能的次数大于等于一第二预设值，致能该电荷帮浦时脉重置讯号；

其中，所述的第一同步计数器更包括接收该电荷帮浦时脉重置讯号，当该电荷帮浦时脉重置讯号致能时，将该第一计数值重设为一第一起始值并停止累加该第一计数值，

其中，所述的时脉产生电路更包括接收该电荷帮浦时脉重置讯号，当该电荷帮浦时脉重置讯号致能时，设置该电荷帮浦时脉为一第二预设逻辑状态，其中该第二预设逻辑状态与该第一预设逻辑状态互斥。

2、根据权利要求1所述的电荷帮浦时脉产生电路，其特征在于其中所述的第一同步计数器更包括接收该显示时脉。

3、根据权利要求1所述的电荷帮浦时脉产生电路，其特征在于其更包括一显示周期侦测电路，接收该点时脉以及该显示时脉，用以计算在该显示时脉期间的该点时脉的脉冲的个数作为一脉冲值。

4、根据权利要求3所述的电荷帮浦时脉产生电路，其特征在于其更包括一脉宽计算电路，接收该脉冲值，用以将该脉冲值除以一除频值，计算出该第一预设值。

5、根据权利要求1所述的电荷帮浦时脉产生电路，其特征在于其中所述的计数器清除控制电路包括：

一第二同步计数器，接收该重置讯号以及该电荷帮浦时脉重置讯号，用以根据该重置讯号累加一第二计数值，当该电荷帮浦时脉重置讯号致能时，将该第二计数值重设为一第二起始值；以及

一第二比较器，接收该第二计数值，当该第二计数值大于等于该第二预设值，输出该电荷帮浦时脉重置讯号。

6、根据权利要求1所述的电荷帮浦时脉产生电路，其特征在于其中所述的时脉产生电路包括：

一第一或闸，包括第一输入端、第二输入端以及输出端，其第一输入端接收该显示时脉，其第二输入端接收该重置讯号；

一第二或闸，包括第一输入端、第二输入端以及输出端，其第一输入端接收该重置讯号，其第二输入端接收该电荷帮浦时脉重置讯号；以及

一JK触发器，包括一J输入端、一K输入端以及一Q输出端，该J输入端耦接该第一或闸的输出端，该K输入端耦接该第二或闸的输出端，该Q输出端用以输出该电荷帮浦时脉。

7、根据权利要求1所述的电荷帮浦时脉产生电路，其特征在于其中所述的显示时脉为一水平同步讯号。

8、根据权利要求1所述的电荷帮浦时脉产生电路，其特征在于其中所述的第一起始值为0。

9、根据权利要求8所述的电荷帮浦时脉产生电路，其特征在于其中所述的该第二起始值为0。

10、一种电荷帮浦时脉产生方法，其特征在于其包括以下步骤：

接收一显示时脉；

当该显示时脉致能时，根据一点时脉累加一第一计数值；

接收一重置讯号，当该第一计数值大于等于一第一预设值，致能该重置讯号，当该重置讯号致能时，将该第一计数值设定为一第一起始值并转换该电荷帮浦时脉的逻辑状态；

当该显示时脉由一第一状态转为一第二状态时，设定该电荷帮浦时脉为一第一预设逻辑状态；

输出一电荷帮浦时脉重置讯号，当该重置讯号致能的次数大于等于一第二预设值时，致能该电荷帮浦时脉重置讯号；以及

当该电荷帮浦时脉重置讯号致能时，将该电荷帮浦时脉设置为与该第一预设逻辑状态互斥的第二预设逻辑状态，并且将该第一计数值重设为一第一起始值并停止累加该第一计数值。

11、根据权利要求10所述的电荷帮浦时脉产生方法，其特征在于输出一电荷帮浦时脉重置讯号，当该重置讯号致能的次数大于等于一第二预设值时，致能该电荷帮浦时脉重置讯号的步骤包括：

提供一第二计数值，用于根据该重置讯号累加该第二计数值以表示该重置讯号的致能次数；以及

当该第二计数值大于等于该第二预设值，致能该电荷帮浦时脉重置讯号，且设定该第二计数值为一第二起始值并停止累加该第二计数值。

12、根据权利要求11所述的电荷帮浦时脉产生方法，其特征在于其中所述的显示时脉为一水平同步讯号。

13、根据权利要求10所述的电荷帮浦时脉产生方法，其特征在于其中所述的第一起始值为0。

14、根据权利要求11所述的电荷帮浦时脉产生方法，其特征在于其中所述的第二起始值为0。

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