CN100514304C - 监视计时器致能电路及其方法 - Google Patents
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Abstract
本发明公开了一种监视计时器致能电路及其方法，设置于微处理器内，以输出重置信号来重置微处理器，包括：控制及运算电路，连结于微处理器的监视计时器，以输出致能控制信号致能该监视计时器，使该监视计时器输出重置信号；硬件控制单元，连结于控制及运算电路，用以输入硬件致能信号至控制及运算电路，来决定致能控制信号的状态；软件控制单元，连结于控制及运算电路，以输入软件致能信号致控制及运算电路，来决定致能控制信号的状态。本发明整合硬件控制单元及软件控制单元，来增加防止微处理器因外在环境因素造成监视计时器失效的能力，即使其中一种致能方法失效，仍能致能监视计时器，以进行微处理器的系统重置的动作。
Description
技术领域
本发明涉及一种监视计时器，特别是涉及一种监视计时器致能电路及其方法。
背景技术
软件执行的稳定度对任何工作平台(work platform)来说都是很重要的基本要求。然而，像微处理器当机(crash)或程序执行出问题等却也常常是使用者最常碰见的问题。因此，需要在微处理器中设置监视计时器(watchdogtimer)，来防止微处理器执行应用程序时，发生问题，即应用程序跳到未知的地方或无法跳出无穷循环等。
当微处理器正常地执行应用程序时，监视计时器不会计数到终值，且会在计数到终值前，清除计数内容，使监视计时器重置到初值，因此不会输出重置信号来重置微处理器。当微处理器在执行应用程序发生问题时，监视计时器则会发生溢位，并输出一个重置信号使系统重置，使微处理器恢复正常工作，此即为热重置(warm reset)。
在过去，设计者会在微处理器中设置一个监视计时器致能电路来致能监视计时器，以重新启动系统。然而，过去的监视计时器致能电路仅靠一个硬件控制单元所输出的一个位的硬件致能信号来致能或失能。当微处理器系工作在有噪声的环境中时，硬件致能信号很容易受到干扰而由致能变成失能，因此造成微处理器无法恢复正常工作。
发明内容
本发明所要解决的问题在于，提供一监视计时器致能电路及其方法，以结合硬件致能方法及软件致能方法，来增加防止微处理器因外在环境因素造成监视计时器失效的能力，即使其中一种致能方法失效，仍能致能监视计时器，以进行微处理器的系统重置的动作。
为了实现上述目的，本发明公开了一种监视计时器致能电路，设置于一微处理器内，用以输出一重置信号来重置该微处理器，包括：
一控制及运算电路，连结于该微处理器的一监视计时器，用以输出一致能控制信号，来致能该监视计时器，使该监视计时器输出该重置信号；
一硬件控制单元，连结于该控制及运算电路，用以输入一硬件致能信号至该控制及运算电路，来决定该致能控制信号的状态；以及
一软件控制单元，连结于该控制及运算电路，用以输入一软件致能信号至该控制及运算电路，来决定该致能控制信号的状态。
所述硬件控制单元还进一步包括：一存储单元，用以预先储存一硬件致能值；以及一硬件缓存单元，用以根据一第一频率信号来读取该硬件致能值，其中，该第一频率信号为该硬件缓存单元的工作频率。
所述存储单元为一一次可编程存储单元。
所述存储单元为一可抹除程序化只读存储器。
所述硬件缓存单元为一触发器。
所述硬件控制单元还包括至少一缓冲电路，用以缓冲该硬件致能值。
所述软件控制单元进一步包括：
多个软件缓存单元；以及
一译码单元，连结于该些软件缓存单元，用以根据所述软件缓存单元所输入的多个软件致能值，来决定该软件致能信号的状态。
所述软件缓存单元为触发器。
所述译码单元进一步包括：
至少一个反向电路，连结于部分的所述软件缓存单元，用以将部分的所述软件致能值反向；及
一致能控制电路，连结于所述反向电路及所述多个软件缓存单元中未与所述反向电路相连的软件缓存单元，用以根据所述反向电路及所述未与反向电路相连的软件缓存单元的输出，来控制该软件致能信号的状态。
所述致能控制电路为一与非门。
所述控制及运算电路由至少一逻辑电路所组成。
本发明还公开了一种监视计时器的致能方法，包括：
启动硬件致能，并撷取至少一预先设定的硬件致能值，以产生一硬件致能信号；
启动软件致能，并接收一系统内的多个数据线所提供的多个软件致能值，以产生一软件致能信号；以及
运算所述硬件致能信号及所述软件致能信号，产生一致能控制信号，根据该致能控制信号，致能该监视计时器，以进行系统重置。
所述的监视计时器的致能方法进一步包括，根据一第一频率信号来撷取该硬件致能值，以产生该硬件致能信号。
所述于启动硬件致能的步骤进一步包括，根据该第一频率信号来撷取该硬件致能值后，缓冲该硬件致能值，以产生该硬件致能信号。
所述第一频率信号为暂存该硬件致能值所需的工作频率，且由系统进行电源重置时所产生。
所述硬件致能值预先储存在一存储单元内。
所述于启动软件致能的进一步包括，根据一第二频率信号来接收该些软件致能值，并进行译码，来产生该软件致能信号。
所述启动软件致能的步骤进一步包括，将部分的所述软件致能值反向后，配合另一部份的所述软件致能值，以完成译码动作，产生该软件致能信号。
所述第二频率信号为暂存所述软件致能值所需的工作频率，为预先设定。
所述的监视计时器的致能方法，先启动硬件致能，再启动软件致能。
所述的监视计时器的致能方法，先启动软件致能，再启动硬件致能。
所述的监视计时器的致能方法，同时启动硬件致能及软件致能。
本发明的优点在于，增加软件致能，使监视计时器致能电路不易受到环境因素的影响，造成监视计时器失能。硬件致能值预先烧录在微处理器内的存储单元中。用以产生软件致能信号的多字节由微处理器内的多个数据线所提供，且为零或壹所组成的任意值。软件控制单元由多个软件缓存单元及一个由至少一个反向电路及一个致能控制电路所组成的译码单元所组成，而软件缓存单元的数量随着使用者的需求而调整。硬件致能信号、软件致能信号及致能控制信号可以高电位致能或低电位致能，且随使用者需求而调整。
附图说明
图1为本发明的监视计时器致能电路的方块示意图；
图2为本发明的监视计时器致能电路内的硬件控制单元的方块示意图；
图3为本发明的监视计时器致能电路内的软件控制单元的方块示意图；
图4为本发明第一实施例的监视计时器致能电路执行系统重置的流程图；
图5为本发明的第二实施例的监视计时器致能电路执行系统重置的流程图；以及
图6为本发明第三实施例的监视计时器致能电路执行系统重置的流程图。
其中，附图标记：
硬件控制单元 10 记忆单元 110
缓冲电路 130 硬件缓存单元 150
软件控制单元 20 第一软件缓存单元 212
第二软件缓存单元 214 第三软件缓存单元 216
第四软件缓存单元 218 译码单元 240
第一反向电路 241 第二反向电路 243
致能控制电路 245 监视计时器 40
数据线 D0，D1，D2，D3 控制及运算电路 30
具体实施方式
请参考图1所示，为本发明的监视计时器致能电路的方块示意图。本发明的监视计时器致能电路可设置于微处理器内，包括一硬件控制单元(hardwarecontrol unit)10、一软件控制单元(software control unit)20、一控制及运算电路30及一监视计时器(watchdog timer)40。
硬件控制单元10连结于控制及运算电路30，用以输出一硬件致能信号(hardware enable signal)至控制及运算电路30。顾名思义，硬件控制单元10内的硬件致能值(hardware enable value)于设计者在设计微处理器(未绘示)时就已设定完成，且烧录在微处理器内的存储单元(未绘示)中。当微处理器通电重置(power-on reset)后，便会产生一频率信号(clock)至硬件控制单元10内的缓存器(未绘示)，用以控制硬件控制单元10来撷取存储单元中的硬件致能值至缓存器中，以进一步地产生硬件致能信号。此外，每通电重置一次，硬件控制单元10就由存储单元中撷取至少一个位(bit)的硬件致能值至缓存器中。硬件致能值可以为零(0)或壹(1)。
软件控制单元20连结于控制及运算电路30，用以输出一软件致能信号至控制及运算电路30。软件控制单元20内的软件致能值(software enable value)由微处理器内的多个数据线(data bus)所提供，再配合由设计者在设定软件控制单元20内的缓存器(未绘示)的值所产生的频率信号，以进一步地产生软件致能信号。其中，软件致能值为零或壹的任意值。
控制及运算电路30连结于监视计时器40。用以当微处理器执行应用程序发生错误时，将硬件致能信号及软件致能信号作运算，来产生一致能控制信号(enable control signal)，并利用此致能控制信号来致能监视计时器40，以进一步地输出一重置信号(reset signal)来重置微处理器，即系统重置(chipreset)。此外，由于控制及运算电路30用于运算，由硬件控制单元10所提供的硬件致能信号及由软件控制单元20所提供的软件致能信号，以产生致能控制信号，因此控制及运算电路30由至少一个逻辑电路所组成，例如由异或门(NOR)或与非门(NAND)所组成。
举例来说，请参考图2所示，为本发明内容的硬件控制单元的方块示意图。硬件控制单元10包括一存储单元110、至少一缓冲电路(buffer circuit)130及至少一硬件缓存单元(hardware register)150。由于执行硬件致能所需的硬件致能值预先储存在硬件控制单元10内的存储单元110中，因此硬件控制单元10中的硬件缓存单元150会根据一第一频率信号来撷取存储单元110中的硬件致能值，其中，此第一频率信号为硬件缓存单元150的工作频率(loadclock)，每当微处理器通电重置一次，微处理器就会产生此第一频率信号。
另外一方面，在撷取硬件致能值至硬件缓存单元150的过程中，会先将硬件致能值先传送至缓冲电路130来作缓冲放大的动作，以增加硬件致能值的驱动能力(driving ability)。因此，存储单元110可以为一次可编程存储单元(one-time programmable cell，OTP cell)，即非挥发性内存(non-volatilememory)或可抹除程序化只读存储器(Erasable Programmed Read Only Memory，EPROM)。硬件缓存单元150可以由触发器所组成的逻辑电路。
请参考图3所示，其为本发明内容的软件控制单元的方块示意图。软件控制单元20包括一第一软件缓存单元(software register)212、一第二软件缓存单元214、一第三软件缓存单元216、一第四软件缓存单元218及一译码单元(decoding unit)240。
首先，根据一第二频率信号，由每一缓存单元(第一软件缓存单元212至第四软件缓存单元218)所对应的数据线(D0～D3)撷取软件致能值，以组成一多字节。此第二频率信号为设计者在设计这些软件缓存单元时所产生的工作频率。此多字节由多个零或壹所组成。因此第一软件缓存单元212、第二软件缓存单元214、第三软件缓存单元216及第四软件缓存单元218皆可以为触发器。
接着，译码单元240中的第一反向电路(inversion circuit)241会将由第一软件缓存单元212撷取出来的软件致能值反向，第二反向电路243会将由第三软件缓存单元216撷取出来的软件致能值反向，并且配合由其它两个软件缓存单元(第二软件缓存单元214及第四软件缓存单元218)所撷取的软件致能值，以提供致能控制电路245来作运算，产生一软件致能信号。因此，第一反向电路241及第二反向电路243皆为非门(NOT)，致能控制电路245则可以为与非门(NAND)。
请参考图4所示，为本发明内容的第一实施例的监视计时器致能电路运作的流程图，且一并参考图1、2、3。设计者在设计微处理器时，会预先设定执行硬件致能所需要的硬件致能值，并烧录在微处理器内的存储单元110中。
首先，当微处理器启动电源后，如步骤S410，监视计时器致能电路会先启动硬件致能，如步骤S420。监视计时器致能电路根据第一频率信号，来控制硬件控制单元10由微处理器内的存储单元110中，撷取1个位的硬件致能值至所对应的硬件缓存单元。也就是说，存储单元110中的硬件致能值将经由缓冲电路130，传送至硬件缓存单元150，以产生硬件致能信号。其中，第一频率信号为设计者在设计这些硬件缓存单元时所产生的工作频率。硬件致能信号的位数根据使用者的需要来作调整，而本实施例以1个位为例。硬件致能值为零或壹。
接着，监视计时器致能电路会启动软件致能，如步骤S430。监视计时器致能电路会根据一第二频率信号，来控制软件控制单元20由微处理器内的数据线D0～D3中，分别撷取1个位的软件致能值至数据线D0～D3所对应的软件缓存单元。也就是说，数据线D0上的软件致能值将传送至第一软件缓存单元212，数据线D1上的软件致能值将传送至第二软件缓存单元214，数据线D2上的软件致能值将传送至第三软件缓存单元216，以及数据线D3上的软件致能值将传送至第四软件缓存单元218。其中，第二频率信号为设计者在设计这些软件缓存单元时所产生的工作频率。
译码单元240中的第一反向电路241会将第一软件缓存单元212内的软件致能值反向，第二反向电路243亦会将第三软件缓存单元216内的软件致能值反向。最后，这两个反向后的软件致能值及其它两个未反向的软件致能值会传送至致能控制电路245中作运算，以产生软件致能信号。其中，这四个位的软件致能值皆为任意值，即可以零或壹。
假设，软件控制单元20为高电位致能(high enable)。当数据线D0～D3所提供的任意的多字节为(1111)，经过第一反向电路241及第二反向电路243的反向后，形成(1010)的多字节。当软件控制单元20预设解除致能组为(1111)时，软件致能信号将会为一，因此不会将软件控制单元20失能，且致能控制电路245会使监视计时器40进行系统重置。当数据线D0～D3所提供的任意的多字节为(1010)，经过第一反向电路241及第二反向电路243的反向后，形成(1111)的多字节。当软件控制单元20预设解除致能组为(1010)时，则软件致能信号将会为零，因此会使软件控制单元20失能，且致能控制电路245不一定会使监视计时器40进行系统重置。
因此，软件控制单元20内的反向电路的数量可随解除致能组而作调整。而解除致能组随着多字节及致能控制电路245调整。多字节则随着使用者的需要，由微处理器内的多个数据线中选择部分数据线，作为软件致能值的来源。
当监视计时器致能电路皆完成了软件致能及硬件致能的设定后，分别将硬件控制单元10所输出的硬件致能信号及软件控制单元20所输出的软件致能信号传送至监视计时器致能电路内的控制及运算电路30。控制及运算电路30会将硬件致能信号及软件致能信号作运算，以产生致能控制信号，如步骤S440。致能控制信号可以高电位致能或低电位致能。
其中，软件致能及硬件致能可以高电位致能或低电位致能(low enable)，而高电位致能利用位状态为一时致能，低电位致能则利用位状态为零时致能。致能控制信号则可根据控制及运算电路、硬件致能信号及软件致能信号，来决定高电位致能或低电位致能。
最后，监视计时器致能电路会判断微处理器是否发生异常，如步骤S450。当微处理器未发生任何异常时，监视计时器致能电路会进一步地将监视计时器内的计数内容清除，即执行热重置的动作，如步骤S460。当微处理器发生了异常状态，监视计时器致能电路会使监视计时器产生重置信号，以重置微处理器，如步骤S470。
请参考图5，为本发明的第二实施例的监视计时器致能电路运作的流程图，且一并参考图1、2、3。首先，当微处理器启动电源后，如步骤S510，监视计时器致能电路会先启动软件致能，如步骤S520。
监视计时器致能电路会根据一第二频率信号，控制软件控制单元20由微处理器内的数据线D0～D3中，分别撷取1个位的软件致能值至数据线D0～D3所对应的软件缓存单元。译码单元240中的第一反向电路241会将第一软件缓存单元212内的软件致能值反向，第二反向电路243亦会将第三软件缓存单元216内的软件致能值反向。最后，这两个反向后的软件致能值及其它两个未反向的软件致能值会传送至致能控制电路245中作运算，以产生软件致能信号。
接着，监视计时器致能电路会启动硬件致能，如步骤S530。监视计时器致能电路根据第一频率信号，来控制硬件控制单元10由微处理器内的存储单元110中，撷取1个位的硬件致能值至所对应的硬件缓存单元。也就是说，存储单元110中的硬件致能值将经由缓冲电路130，传送至硬件缓存单元150，以产生硬件致能信号。
当监视计时器致能电路皆完成了软件致能及硬件致能的设定后，分别将硬件控制单元10所输出的硬件致能信号及软件控制单元20所输出的软件致能信号传送至监视计时器致能电路内的控制及运算电路30。控制及运算电路30会将硬件致能信号及软件致能信号作运算，以产生致能控制信号，如步骤S540。
最后，监视计时器致能电路会判断微处理器是否发生异常，如步骤S550。当微处理器未发生任何异常时，监视计时器致能电路会进一步地将监视计时器内的计数内容清除，即执行热重置的动作，如步骤S560。当微处理器发生了异常状态，监视计时器致能电路会使监视计时器产生重置信号，以重置微处理器，如步骤S570。
请参考图6，为本发明的第三实施例的监视计时器致能电路运作的流程图，且一并参考图1、2、3。首先，当微处理器启动电源后，如步骤S610，监视计时器致能电路会同时启动硬件致能及软件致能，如步骤S620。
当监视计时器致能电路启动软件致能时，监视计时器致能电路会根据一第二频率信号，来控制软件控制单元20由微处理器内的数据线D0～D3中，分别撷取1个位的软件致能值至数据线D0～D3所对应的软件缓存单元。译码单元240中的第一反向电路241会将第一软件缓存单元212内的软件致能值反向，第二反向电路243亦会将第三软件缓存单元216内的软件致能值反向。最后，这两个反向后的软件致能值及其它两个未反向的软件致能值会传送至致能控制电路245中作运算，以产生软件致能信号。
当监视计时器致能电路启动硬件致能时，监视计时器致能电路会根据第一频率信号，控制硬件控制单元10由微处理器内的存储单元110中，撷取1个位的硬件致能值至所对应的硬件缓存单元。也就是说，存储单元110中的硬件致能值将经由缓冲电路130，传送至硬件缓存单元150，以产生硬件致能信号。
当监视计时器致能电路皆完成了软件致能及硬件致能的设定后，将硬件控制单元10所输出的硬件致能信号及软件控制单元20所输出的软件致能信号传送至监视计时器致能电路内的控制及运算电路30。控制及运算电路30会将硬件致能信号及软件致能信号作运算，以产生致能控制信号，如步骤S630。
最后，监视计时器致能电路会判断微处理器是否发生异常，如步骤S640。当微处理器未发生任何异常时，监视计时器致能电路会进一步地将监视计时器内的计数内容清除，即执行热重置的动作，如步骤S650。当微处理器发生了异常状态，监视计时器致能电路会使监视计时器产生重置信号，以重置微处理器，如步骤S660。
本发明的优点在于，增加软件致能，使监视计时器致能电路不易受到环境因素的影响，造成监视计时器失能。
本发明另一优点在于，硬件致能值预先烧录在微处理器内的存储单元中。
本发明的再一优点在于，用以产生软件致能信号的多字节由微处理器内的多个数据线所提供，且为零或壹所组成的任意值。
本发明的再一优点在于，软件控制单元由多个软件缓存单元及一个由至少一个反向电路及一个致能控制电路所组成的译码单元所组成，而软件缓存单元的数量随着使用者的需求而调整。
本发明的再一优点在于，硬件致能信号、软件致能信号及致能控制信号可以高电位致能或低电位致能，且随使用者需求而调整。
以上所述仅为本发明的最佳可行实施例，非拘限本发明的专利范围，凡运用本发明说明书及附图所做的等效变化，均同理包括于本发明的范围内。
Claims (22)
1、一种监视计时器致能电路，设置于一微处理器内，用以输出一重置信号来重置该微处理器，其特征在于包括：
一控制及运算电路，连结于该微处理器的一监视计时器，用以输出一致能控制信号，来致能该监视计时器，使该监视计时器输出该重置信号；
一硬件控制单元，连结于该控制及运算电路，用以输入一硬件致能信号至该控制及运算电路，来决定该致能控制信号的状态；以及
一软件控制单元，连结于该控制及运算电路，用以输入一软件致能信号至该控制及运算电路，来决定该致能控制信号的状态。
2、如权利要求1所述的监视计时器致能电路，其特征在于该硬件控制单元还进一步包括：
一存储单元，用以预先储存一硬件致能值；以及
一硬件缓存单元，用以根据一第一频率信号来读取该硬件致能值，其中，该第一频率信号为该硬件缓存单元的工作频率。
3、如权利要求2所述的监视计时器致能电路，其特征在于该存储单元为一一次可编程存储单元。
4、如权利要求2所述的监视计时器致能电路，其特征在于该存储单元为一可抹除程序化只读存储器。
5、如权利要求2所述的监视计时器致能电路，其特征在于该硬件缓存单元为一触发器。
6、如权利要求2所述的监视计时器致能电路，其特征在于硬件控制单元还进一步包括至少一缓冲电路，用以缓冲该硬件致能值。
7、如权利要求1所述的监视计时器致能电路，其特征在于该软件控制单元进一步包括：
多个软件缓存单元；以及
一译码单元，连结于该些软件缓存单元，用以根据所述软件缓存单元所输入的多个软件致能值，来决定该软件致能信号的状态。
8、如权利要求7所述的监视计时器致能电路，其特征在于所述软件缓存单元为触发器。
9、如权利要求7所述的监视计时器致能电路，其特征在于该译码单元进一步包括：
至少一个反向电路，连结于部分的所述软件缓存单元，用以将部分的所述软件致能值反向；及
一致能控制电路，连结于所述反向电路及所述多个软件缓存单元中未与所述反向电路相连的软件缓存单元，用以根据所述反向电路及所述未与反向电路相连的软件缓存单元的输出，来控制该软件致能信号的状态。
10、如权利要求9所述的监视计时器致能电路，其特征在于该致能控制电路为一与非门。
11、如权利要求1所述的监视计时器致能电路，其特征在于该控制及运算电路由至少一逻辑电路所组成。
12、一种监视计时器的致能方法，其特征在于包括：
启动硬件致能，并撷取至少一预先设定的硬件致能值，以产生一硬件致能信号；
启动软件致能，并接收一系统内的多个数据线所提供的多个软件致能值，以产生一软件致能信号；以及
运算所述硬件致能信号及所述软件致能信号，产生一致能控制信号，根据该致能控制信号，致能该监视计时器，以进行系统重置。
13、如权利要求12所述的监视计时器的致能方法，其特征在于启动硬件致能的步骤进一步包括，根据一第一频率信号来撷取该硬件致能值，以产生该硬件致能信号。
14、如权利要求13所述的监视计时器的致能方法，其特征在于启动硬件致能的步骤进一步包括，根据该第一频率信号来撷取该硬件致能值后，缓冲该硬件致能值，以产生该硬件致能信号。
15、如权利要求13所述的监视计时器的致能方法，其特征在于该第一频率信号为暂存该硬件致能值所需的工作频率，且由系统进行电源重置时所产生。
16、如权利要求12所述的监视计时器的致能方法，其特征在于该硬件致能值预先储存在一存储单元内。
17、如权利要求12所述的监视计时器的致能方法，其特征在于启动软件致能的步骤进一步包括，根据一第二频率信号来接收所述软件致能值，并进行译码，来产生该软件致能信号。
18、如权利要求17所述的监视计时器的致能方法，其特征在于启动软件致能的步骤进一步包括，将部分的所述软件致能值反向后，配合另一部份的所述软件致能值，以完成译码动作，产生该软件致能信号。
19、如权利要求17所述的监视计时器的致能步骤，其特征在于该第二频率信号为暂存所述软件致能值所需的工作频率，且为预先设定。
20、如权利要求12所述的监视计时器的致能方法，其特征在于先启动硬件致能，再启动软件致能。
21、如权利要求12所述的监视计时器的致能方法，其特征在于先启动软件致能，再启动硬件致能。
22、如权利要求12所述的监视计时器的致能方法，其特征在于同时启动硬件致能及软件致能。
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