CN100478176C - 流体喷射装置 - Google Patents

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Abstract

一种流体喷射装置包括：点火单元，其包含第一组点火单元(1704a-c)和第二组点火单元(1704d-e)；以及控制电路(1700)。控制电路(1700)被配置为响应控制信号而选择性启动适于允许第一组点火单元(1704a-c)激活的第一序列和适于允许第二组点火单元(1704d-e)激活的第二序列。

Description

流体喷射装置
相关申请的引证
本申请涉及专利申请系列号[还未分配]、代理人编号No.200209168-1、标题为“Fluid EjectionDevice(流体喷射装置)”的专利申请；专利申请系列号[还未分配]、代理人编号No.200208780-1、标题为“Fluid Ejection Device With AddressGenerator(带有地址生成器的流体喷射装置)”的专利申请；专利申请系列号[还未分配]、No.200311485-1、标题为“Device With Gates Configured In Loop Structures(带有以循环结构配置的门电路的装置)”的专利申请；专利申请系列号[还未分配]、No.200210152-1、标题为“Fluid Ejection Device(流体喷射装置)”的专利申请；以及专利申请系列号[还未分配]、代理人编号No.200209237-1、标题为“FluidEjection Device With Identification Cells(带有识别单元的流体喷射装置)”的专利申请，其每一个都转让给本申请的受让人并与本申请一起在同一日期提交，而且其每一个在此完全引作参考，就好像它们在本文中完全公开了。
背景技术
作为流体喷射系统的一种具体实施方式，喷墨打印系统可以包括打印头、为打印头提供墨水的墨水源以及控制打印头的电子控制器。作为流体喷射装置的一种实施方式，打印头通过多个喷孔或喷嘴喷射墨滴(ink drop)。墨水被射向打印媒介(print medium)，例如纸张，以便将图像打印到打印媒介上。喷嘴典型地被设置在一个或多个阵列中，以致当打印头和打印媒介彼此相对移动时，墨水从喷嘴的适当排序的喷射引起字符或其它的图像被打印在打印媒介上。
在一种典型的热喷墨打印系统中，通过快速地加热位于汽化室中的少量墨水，打印头通过喷嘴喷射墨滴。墨水利用小型电加热器例如在本文中称为点火电阻器的薄膜电阻器来加热。加热墨水，使得墨水汽化并被通过喷嘴喷射。
为了喷射一滴墨水，控制打印头的电子控制器激活来自打印头外部的电源的电流。电流通过选择的点火电阻，以加热在对应选择的汽化室中的墨水并通过对应的喷嘴喷射墨水。已知的墨滴发生器包括点火电阻、对应的汽化室和对应的喷嘴。
随着喷墨打印头的发展，在打印头中墨滴发生器的数目已经增加到提高打印速度和/或品质。每一打印头的墨滴发生器数目的增加导致打印头模具(printheaddie)上激励增加数量的的点火电阻所需的输入(衬)垫(input pad)数目的相应增加。在一种类型的打印头中，每个点火电阻被耦合到对应的输入垫，以提供功率来激励点火电阻。随着点火电阻数目的增加，每个点火电阻一个输入垫变得不切实际。
每个输入垫的墨滴发生器的数目在另一种类型的具有图元(primitive)的打印头中显著增加。单根电源线在一个图元中给所有点火电阻提供电力。每个点火电阻与电源线和对应场效应晶体管(FET)的漏源通路串联耦合。图元中的每个FET的栅极被耦合到由多个图元共用的单独可激励的地址引线。
制造商继续减少在打印头模具上输入垫的数目和增加墨滴发生器的数目。具有更少输入垫的打印头通常比具有更多输入垫的打印头的成本低。还有，具有更多墨滴发生器的打印头通常以更高的质量和/或打印速度打印。为了保持成本并提供特定的打印行高度(swath height)，打印头模具尺寸可以不随着墨滴发生器数目的增加而显著改变。随着墨滴发生器密度的增加和输入垫数目的减少，打印头模具布局可以变得日益复杂。
由于这些及其它的原因，需要本发明。
附图说明
图1图解喷墨打印系统的一个实施方式。
图2是图解打印头模具的一个实施方式的一部分的图。
图3是图解在打印头模具的一个实施方式中墨滴发生器沿着供墨槽(ink feedslot)定位的布局的图。
图4是图解在打印头模具的一个实施方式中采用的点火单元的一个实施方式的图。
图5是图解喷墨打印头点火单元阵列的一个实施方式的示意图。
图6是图解预充电点火单元的一个实施方式的示意图。
图7是图解喷墨打印头点火单元阵列的一个实施方式的示意图。
图8是图解点火单元阵列的一个实施方式的操作的时序图。
图9是图解在打印头模具中地址生成器的一个实施方式的图。
图10A是图解移位寄存器中的一个移位寄存器单元的图。
图10B是图解方向电路的图。
图11是图解在正向中地址生成器的操作的时序图。
图12是图解在反向中地址生成器的操作的时序图。
图13是图解在打印头模具中两个地址生成器和六个点火组的一个实施方式的方框图。
图14是图解在打印头模具中地址生成器的正向与反向操作的时序图。
图15是图解在打印头模具中的地址生成器、锁存电路和六个点火组的一个实施方式的方框图。
图15是图解在打印头模具中触排(band)选择地址生成器的一个实施方式的图。
图16是图解方向电路的一个实施方式的图。
图17是图解在正向方向中触排选择地址生成器的一个实施例的操作的时序图。
图18是图解在反向方向中触排选择地址生成器的一个实施例的操作的时序图。
图19是图解在打印头模具中两个触排选择地址生成器和六个点火组的一个实施方式的方框图。
图20是图解在打印头模具中两个触排选择地址生成器的一个实施方式的正向操作和反向操作的时序图。
具体实施方式
在下面的详细说明中，参考附图，其形成说明书的一部分，并且其中通过图解示出了其中可以实现本发明的具体实施例。关于这一方面，方向术语例如“顶”、“底”、“前”、“后”、“引导(leading)”、“结尾(trailing)”等等结合所描述的附图方向使用。因为本发明实施方式中的元件可以被设置在许多不同的方向，所以方向术语仅用于图解的目的而决不产生限制。应该理解的是，可以使用其它的实施方式，并且可以作出结构或逻辑的变化而不背离本发明的保护范围。因此，下面的详细说明不应该被理解为具有限制意义，并且本发明的保护范围由附加的权利要求来限定。
图1图解喷墨打印系统20的一个实施方式。喷墨打印系统20构成流体喷射系统的一个实施方式，其包括流体喷射装置例如喷墨打印头组件22和流体源组件，例如墨水源组件24。喷墨打印系统20还包括安装组件26、媒介传送组件28和电子控制器30。至少一个电源32为喷墨打印系统20的各个电气部件供电。
在一个实施方式中，喷墨打印头组件22包括至少一个打印头或者打印头模具40，其通过多个喷孔或喷嘴34朝向打印媒介36喷射墨滴，以便打印在印刷媒介36上。打印头40是流体喷射装置的一个实施方式。打印媒介36可以是任何类型的适当片材，例如纸张、卡片纸、透明胶片、聚酯薄膜、织物等等。典型地，喷嘴34被设置在一个或多个纵列或阵列中，以便当喷墨打印头组件22和打印媒介36彼此相对移动时，墨水从喷嘴34的适当顺序喷射引起字符、符号和/或其它的图形或图像被印刷在打印媒介36上。虽然下面的描述涉及墨水从打印头组件22喷射，但是，应理解的是，其它液体、流体或者可流动材料包括清澈流体都可以从打印头组件22喷射出。
作为流体源组件的一个实施方式的墨水源组件24将墨水提供到打印头组件22并包括用于存储墨水的容器38。这样，墨水从容器38流到喷墨打印头组件22。墨水源组件24和喷墨打印头组件22可以形成单向墨水输送系统或者重复循环墨水输送系统。在单向墨水输送系统中，基本上所有提供给喷墨打印头组件22的墨水在打印期间被耗尽。在再循环墨水输送系统中，提供给喷墨打印头组件22的墨水仅有一部分在打印期间被耗尽。这样，打印期间没有耗尽的墨水返回到墨水源组件24。
在一个实施方式中，喷墨打印头组件22和墨水源组件24被共同收容在一个喷墨盒或者喷墨笔中。喷墨盒或喷墨笔是流体喷射装置的一个实施方式。在另一个实施方式中，墨水源组件24与打印头组件22分离开，并通过诸如供给管(未示出)之类的接口连接将墨水提供给喷墨打印头组件22。在任一实施方式中，墨水源组件24的容器38可以被移除、更换和/或再充填。在一个实施方式中，其中喷墨打印头组件22和墨水源组件24被共同收容在喷墨盒中，容器38包括位于该盒中的本地容器并且也可以包括与该盒分离设置的更大的容器。这样，分离的、更大的容器用于再充填该本地容器。相应地，分离的、更大的容器和/或本地容器可以被移除、更换和/或再充填。
安装组件26确定喷墨打印头组件22相对于媒介输送组件28的位置，并且媒介输送组件28确定打印媒介36相对于喷墨打印头组件22的位置。因此，打印区37被限定为在喷墨打印头组件22和打印媒介36之间的一个区域中靠近喷嘴34。在一种实施方式中，喷墨打印头组件22是扫描类型打印头组件。这样，安装组件26包括一个托架(carriage)(未示出)，用于将喷墨打印头组件22相对于媒介输送组件28移动到扫描打印媒介36。在另一种实施方式中，喷墨打印头组件22是一个非扫描类型的打印头组件。这样，安装组件26将喷墨打印头组件22相对于媒介传送组件28固定在一个指定位置。因此，媒介输送组件28确定打印媒介36相对于喷墨打印头组件22的位置。
电子控制器或者打印机控制器30典型地包括处理器、固件以及其它的电子设备或者其任意组合，用于与喷墨打印头组件22、安装组件26和媒介输送组件28通信并对它们进行控制。电子控制器30从诸如电脑之类的主机系统接收数据39，并且通常包括用于临时储存数据39的存储器。典型地，数据39沿着电子、红外线、光或其它信息传输路径被发送到喷墨打印系统20。数据39代表，例如，需要打印的一份文档和/或文件。这样，数据39形成用于喷墨打印系统20的打印作业并包括一或多个打印作业命令和/或命令参数。
在一种实施方式中，电子控制器30控制喷墨打印头组件22从喷嘴34喷射墨滴。这样，电子控制器30确定喷射的墨滴的图案，所述喷射墨滴在打印媒介36上形成字符、符号和/或其它图形或图像。喷射的墨滴的图案由打印作业命令和/或命令参数确定。
在一种实施方式中，喷墨打印头组件22包括一个打印头40。在另一种实施方式中，喷墨打印头组件22是一个宽阵列或多头的打印头组件。在一个宽阵列的实施方式中，喷墨打印头组件22包括一个载体，其承载打印头模具40，提供打印头模具40和电子控制器30之间的电子通信，并提供打印头模具40和墨水源组件24之间的流体传递。
图2是图解打印头模具40的一个实施方式的一部分的示意图。打印头模具40包括打印或者流体喷射元件42的阵列。打印元件42被形成在一个基片44上，该基片44具有形成在其中的供墨槽46。这样，供墨槽46为打印元件42提供墨水。供墨槽46是流体供给源的一个实施方式。流体供给源的其它实施方式包括但不局限于供给对应汽化室的对应独立供墨孔，和多个较短的供墨沟槽，其每一个供给对应的流体喷射元件组。薄膜结构48具有一个形成在其中的供墨通道54，其与形成在基片44中的供墨槽46连通。喷孔层50具有一个正面50a和一个形成在正面50a中的喷嘴口34。喷孔层50还具有一个形成在其中的喷嘴室或汽化室56，其与喷嘴口34和薄膜结构48的供墨通道54连通。点火电阻52被设置在汽化室56的内部，并且引线58将点火电阻52电耦合到控制通过选定的点火电阻施加电流的电路。在本文中涉及的墨滴发生器60包括点火电阻52、喷嘴室或汽化室56和喷嘴口34。
在打印期间，墨水从供墨槽46经供墨通道54流到汽化室56。喷嘴口34被有效地与点火电阻52相关联，以至于在激励(energize)给点火电阻52时，汽化室56内的墨滴通过喷嘴口34(例如，实质上垂直于点火电阻52的平面)并朝向打印媒介36被喷射。
打印头模具40的实施例包括感热式打印头、压电打印头、静电打印头或者本领域中已知的可以整合成多层结构的任何其它类型的流体喷射装置。基片44由例如由硅、玻璃、陶瓷或者稳定的聚合体构成，薄膜结构48被形成为包括一或多个二氧化硅、碳化硅、氮化硅、钽、多晶硅玻璃或其它适当的材料的钝化或绝缘层。薄膜结构48还包括至少一个导电层，其限定点火电阻52和引线58。在一个实施方式中，导电层包括例如铝、金、钽、钽-铝、或者其它的金属或者金属合金。在一个实施方式中，点火单元电路，例如在下面详细描写的，在诸如基片44和薄膜结构48之类的基片和薄膜层中实现。
在一个实施方式中，喷孔层50包括可成像的环氧树脂，例如被称为SU8的环氧树脂，其由马萨诸塞州牛顿的Micro-Chem公司销售。用于用SU8或者其它聚合物制造喷孔层50的示例性技术在美国专利No.6,162,589中详细描述，该专利在此引作参考。在一个实施方式中，喷孔层50由两个独立的层构成，这两个独立的层被称为阻挡层(例如，干膜光阻阻挡层)和形成在阻挡层上方的金属喷孔层(例如镍、铜、铁/镍合金、钯、金或铑层)。然而，可以采用其它适当的材料来形成喷孔层50。
图3是图解在打印头模具40的一个实施方式中沿着供墨槽46设置的墨滴发生器60的图。供墨槽46包括相对的供墨槽侧46a和46b。墨滴发生器60沿着每个相对的供墨槽侧46a和46b配置。总共n个墨滴发生器60沿着供墨槽46设置，具有沿着供墨槽侧46a的m个墨滴发生器60，和沿着供墨槽侧46b的n-m个墨滴发生器60。在一个实施方式中，n等于200个沿着供墨槽46设置的墨滴发生器60，m等于100个沿着相对的供墨槽侧46a和46b的每一个设置的墨滴发生器60。在其它的实施方式，任何适当数目的墨滴发生器60可以沿着供墨槽46配置。
供墨槽供墨到沿着供墨槽46设置的n个墨滴发生器60。n个墨滴发生器60的每一个包括点火电阻52、汽化室56和喷嘴口34。n个汽化室56的每一个通过至少一个供墨通道54被流体耦合到供墨槽46。墨滴发生器60的点火电阻52以受控的顺序被激励，以便从汽化室56并通过喷嘴34喷射流体，从而在打印媒介36上打印图像。
图4是图解在打印头模具40的一个实施方式中采用的点火单元70一个实施方式的示意图。点火单元70包括点火电阻52、电阻器驱动开关72和存储电路74。点火电阻52是墨滴发生器60的一部分。驱动开关72和存储电路74是控制通过点火电阻52的电流施加的电路的一部分。点火单元70被构成在薄膜结构48中并在基片44上。
在一个实施方式中，点火电阻52是薄膜电阻器，驱动开关72是场效应晶体管(FET)。点火电阻52被电耦合到点火线76和驱动开关72的漏源通路(drain-source path)。驱动开关72的漏源通路还被电耦合到基准线78，基准线78电耦合到基准电压，例如接地。驱动开关72的栅极被电耦合到控制驱动开关72状态的存储电路74。
存储电路74被电耦合到数据线80和使能线82。数据线80接收表示一部分图像的数据信号，使能线82接收使能信号来控制存储电路74的操作。存储电路74当其由使能信号启动时存储一比特(位)数据。存储数据位的逻辑电平设置驱动开关72的状态(例如，接通或断开，导通或不导通)。使能信号可以包括一或多个选择信号和一或多个地址信号。
点火线76接收包括能量脉冲的能量信号并给点火电阻52提供能量脉冲。在一个实施方式中，能量脉冲由电子控制器30提供以具有定时的起始时间和定时的持续时间，以便提供适当的能量来加热和汽化墨滴发生器60的汽化室56中的流体。如果驱动开关72接通(导通)，则能量脉冲加热点火电阻52以从墨滴发生器60加热和喷射流体。如果驱动开关72断开(不导通)，能量脉冲不会加热点火电阻52并且流体保持在墨滴发生器60中。
图5是图解喷墨打印头点火单元阵列的一个实施方式的示意图，标示在100上。点火单元阵列100包括多个设置在n个点火组102a-102n中的点火单元70。在一个实施方式中，点火单元70被设置在六个点火组102a-102n中。在其它的实施方式中，点火单元70可以被设置在任何适当数目的点火组102a-102n，例如四个或更多的点火组102a-102n。
阵列100中的点火单元70被示意地设置成L排和m列。L排的点火单元70被电耦合到接收使能信号的使能线104。每排点火单元70，在本文中被称为点火单元70的排子群或者子群，被电耦合到一组子群使能线106a-106L。该子群使能线106a-106L接收启动点火单元70的相应子群的子群使能信号SG1、SG2……SGL。
m列被电耦合到分别接收数据信号D1、D2……Dm的m条数据线108a-108m。m列的每一个包括在n个点火组102a-102n的每一个中的点火单元70，并且每列点火单元70，在本文中被称作数据线组或者数据组，被电耦合到数据线108a-108m的一条。换句话说，每一条数据线108a-108m被电耦合到一列中的每个点火单元70，包括在每个点火组102a-102n中的点火单元70。例如，数据线108a被电耦合到最左列中的每个点火单元70，包括在每个点火组102a-102n中的点火单元70。数据线108b被电耦合到相邻列中的每个点火单元70，以此类推，直到数据线108m被电耦合到最右列中的每个点火单元70，包括在每一点火组102a-102n中的点火单元70。
在一个实施方式中，阵列100被设置在六个点火组102a-102n中，并且该六个点火组102a-102n的每一个包括13个子群和八个数据线组。在其它实施方式中，阵列100可以被设置在任何适当数目的点火组102a-102n中并被设置在任何适当数目的子群和数据线组中。在任一实施方式中，点火组102a-102n不局限于具有相同数目的子群和数据线组。而是，每一点火组102a-102n可以具有与其它任一点火组102a-102n相比不同数目的子群和/或数据线组。另外，每个子群可以具有与其它任一子群相比不同数目的点火单元70，并且每个数据线组可以具有与其它任一数据线组相比不同数目的点火单元70。
每个点火组102a-102n中的点火单元70被电耦合到点火线110a-110n之一。在点火组102a中，每个点火单元70被电耦合到接收点火信号或能量信号FIRE1的点火线110a。在点火组102b中，每个点火单元70被电耦合到接收点火信号或者能量信号FIRE2的点火线110b，以此类推，直到点火组102n，其中每个点火单元70被电耦合到接收点火信号或者能量信号FIREn的点火线110n。另外，在每个点火组102a-102n中的每个点火单元70被电耦合到一个接地的公共基准线112。
运行中，在子群使能线106a-106L上提供子群使能信号SG1、SG2……SGL以启动点火单元70的一个子群。启动的点火单元70储存在数据线108a-108m上提供的数据信号D1、D2……Dm。数据信号D1、D2……Dm被存储在启动的点火单元70的存储电路74中。每个存储的数据信号D1、D2……Dm设置启动的点火单元70之一中的驱动开关72的状态。驱动开关72基于存储的数据信号值被设置成导通或不导通。
在选定的驱动开关72的状态被设置之后，在对应于点火组102a-102n的点火线110a-110n上提供能量信号FIRE1-FIREn，该点火组102a-102n包括选定的点火单元70的子群。能量信号FIRE1-FIREn包括能量脉冲。在选定的点火线110a-110n上提供能量脉冲，以激励具有导通驱动开关72的点火单元70中的点火电阻52。激活的点火电阻52加热并将墨水喷射到打印媒介36上，以便打印由数据信号D1、D2……Dm表示的图像。启动点火单元70的子群，在启动后的子群中存储数据信号D1、D2……Dm并提供能量信号FIRE1-FIREn以激活在启动的子群中的点火电阻52，持续上述过程，直到打印停止。
在一种实施方式中，当能量信号FIRE1-FIREn被提供到一个选定的点火组102a-102n时，子群使能信号SG1、SG2……SGL变化，以选择并启动不同点火组102a-102n中的另一子群。新启动的子群储存数据线108a-108m上提供的数据信号D1、D2……Dm，并且能量信号FIRE1-FIREn被提供在点火线110a-110n之一上，以便激活在新启动的点火单元70中的点火电阻52。在任一时刻，仅有一个子群的点火单元70由子群使能信号SG1、SG2……SGL启动，以存储数据线108a-108m上提供的数据信号D1、D2……Dm。在这方面，数据线108a-108m上的数据信号D1、D2……Dm为时分多路复用的数据信号。还有，在能量信号FIRE1-FIREn被提供给选定的点火组102a-102n的同时，在选定的点火组102a-102n中仅有一个子群包含被设置成导通的驱动开关72。然而，提供给不同点火组102a-102n的能量信号FIRE1-FIREn可以并且确实重叠。
图6是图解一个预充电点火单元120的实施方式的示意图。预充电点火单元120是点火单元70的一个实施方式。预充电点火单元120包含一个被电耦合到点火电阻52的驱动开关172。在一种实施方式中，驱动开关172是FET，其包括一个漏源通路，其一端被电耦合到点火电阻52的一端而在另一端被藕荷到基准线122。基准线122被接到基准电压，例如接地。点火电阻52的另一端被电耦合到点火线124，该点火线124接收包含能量脉冲的点火信号或者能量信号FIRE。如果驱动开关172接通(导通)，则能量脉冲激活点火电阻52。
驱动开关172的栅极构成一个存储结点电容126，其起着存储元件的作用，以按照预充电晶体管128和选择晶体管130的依次激活来存储数据。预充电晶体管128的漏源通路和栅极被电耦合到接收预充电信号的预充电线132。驱动开关172的栅极被电耦合到预充电晶体管128的漏源通路和选择晶体管130的漏源通路。选择晶体管130的栅极被电耦合到接收选择信号的选择线134。存储结点电容126以虚线示出，其是驱动开关172的一部分。作为选择，可以使用与驱动开关172分立的电容作为存储元件。
数据晶体管136、第一地址晶体管138和第二地址晶体管140包含被并联电耦合的漏源通路。数据晶体管136、第一地址晶体管138和第二地址晶体管140的并联组合被电耦合在选择晶体管130的漏源通路和基准线122之间。串联电路，其包括耦合到数据晶体管136、第一地址晶体管138和第二地址晶体管140的并联组合的选择晶体管130，所述串联电路被电耦合在驱动开关172的结点电容126上。数据晶体管136的栅极被电耦合到接收数据信号～DATA的数据线142。第一地址晶体管138的栅极被电耦合到接收地址信号～ADDRESS1的地址线144，第二地址晶体管140的栅极被电耦合到接收地址信号～ADDRESS2的第二地址线146。下文中当在信号名的前面标出tilda(～)时，数据信号～DATA和地址信号～ADDRESS1以及～ADDRESS2是有效的。结点电容126、预充电晶体管128、选择晶体管130、数据晶体管136和地址晶体管138以及140构成存储单元。
运行中，通过在预充电线132上提供高电平电压脉冲经预充电晶体管128给结点电容126预充电。在一种实施方式中，在预充电线132上提供高电平电压脉冲之后，在数据线142上提供数据信号～DATA以设定数据晶体管136的状态，并且在地址线144和146上提供地址信号～ADDRESS1和ADDRESS2以设定第一地址晶体管138和第二地址晶体管140的状态。在选择线134上提供足够大小的电压脉冲以接通选择晶体管130，并且如果数据晶体管136、第一地址晶体管138和/或第二地址晶体管140接通，则结点电容126放电。作为选择，如果数据晶体管136、第一地址晶体管138和第二地址晶体管140全部断开，则结点电容126保持被充电。
如果地址信号～ADDRESS1和～ADDRESS2都低，则预充电点火单元120是寻址的点火单元，并且如果数据信号～DATA高，则结点电容126放电，或者如果数据信号～DATA低，则结点电容126保持被充电。如果至少地址信号～ADDRESS1和～ADDRESS2之一是高的，则预充电点火单元120不是寻址的点火单元，并且结点电容126不管数据信号～DATA的电压电平为多少都放电。第一和第二地址晶体管136和138包含地址解码器，并且如果预充电点火单元120被寻址，则数据晶体管136控制结点电容126上的电压电平。
预充电点火单元120可以采用任何数量的其它的布局或者布置，只要保持上述的操作关系。例如，″或″门可以被耦合到地址线144和146，其输出端被藕荷到单独的晶体管。
图7是图解喷墨打印头点火单元阵列200的一个实施方式的示意图。点火单元阵列200包括多个设置成6个点火组202a-202f的预充电点火单元120。在每个点火组202a-202f中的预充电点火单元120被示意性地排列成为13排和八列。在阵列200中的点火组202a-202f和预充电点火单元120被示意性地排列成78排和八列，虽然预充电点火单元的数目和它们的布局可以随要求的变化而变化。
八列预充电点火单元120被各自电耦合到接收数据信号～D1、～D2……～D8的八条数据线208a-208h。该八列中的每一个，在本文中被称作数据线组或者数据组，包含在六个点火组202a-202f的每一个中的预充电点火单元120。在每列预充电点火单元120中的每个点火单元120被电耦合到数据线208a-208h中的一个。在一个数据线组中的全部预充电点火单元120都被电耦合到同样的数据线208a-208h，数据线208a-208h被电耦合到该列预充电点火单元120中的数据晶体管136的栅极。
数据线208a被电耦合到最左列中的每个预充电点火单元120，包括在每个点火组202a-202f中的预充电点火单元。数据线208b被电连接到相邻列中的每个预充电点火单元120，以此类推，直到数据线208h被电连接到最右列中的每个预充电点火单元120，包括在每个点火组202a-202f中的预充电点火单元120。
成排的预充电点火单元120被分别电耦合到接收地址信号～A1、～A2...～A7的地址线206a-206g。在一排预充电点火单元120中的每个预充电点火单元120，在本文中被称作预充电点火单元120的排子群或者子群，被电耦合到地址线206a-206g中的两条。在排子群中的全部预充电点火单元120被电耦合到同样的两条地址线路206a-206g。
点火组202a-202f的子群被标识为点火组一(FG1)202a中的子群SG1-1至SG1-13、点火组二(FG2)202b中的子群SG2-1至-SG2-13，以此类推，直到点火组六(FG6)202f中的子群SG6-1至SG6-13。在其它的实施方式中，每个点火组202a-202f可以包含任意适当数目的子群，例如14个或更多的子群。
预充电点火单元120的每个子群被电耦合到两条地址线206a-206g。对应于一个子群的两条地址线206a-206g被电耦合到该子群的全部预充电点火单元120中的第一和第二地址晶体管138和140。一条地址线206a-206g被电耦合到第一和第二地址晶体管138和140中一个的栅极，另一条地址线206a-206g被电耦合到第一和第二地址晶体管138和140中另一个的栅极。地址线206a-206g接收地址信号～A1、～A2...～A7，并被耦合以便为阵列200的子群提供地址信号～A1、～A2...～A7，如下表所述：
  排子群地址信号   排子群
  ～A1、～A2   SG1-1，SG2-1...SG6-1
  ～A1、～A3   SG1-2，SG2-2...SG6-2
  ～A1、～A4   SG1-3，SG2-3...SG6-3
  ～A1、～A5   SG1-4，SG2-4...SG6-4
  ～A1、～A6   SG1-5，SG2-5...SG6-5
  ～A1、～A7   SG1-6，SG2-6...SG6-6
  ～A2、～A3   SG1-7，SG2-7...SG6-7
  ～A2、～A4   SG1-8，SG2-8...SG6-8
  ～A2、～A5   SG1-9，SG2-9...SG6-9
  ～A2、～A6   SG1-10，SG2-10...SG6-10
  ～A2、～A7   SG1-11，SG2-11...SG6-11
  ～A3、～A4   SG1-12，SG2-12...SG6-12
  ～A3、～A5   SG1-13，SG2-13...SG6-13
预充电点火单元120的子群通过在地址线206a-206g上提供地址信号～A1、～A2...～A7而被寻址。在一种实施方式中，地址线206a-206g被电耦合到一个或多个在打印头模具40上提供的地址生成器。
预充电线210a-210f接收预充电信号PRE1、PRE2..PRE6，并提供预充电信号PRE1、PRE2……PRE6到相应的点火组202a-202f。预充电线210a被电耦合到FG1 202a中所有的预充电点火单元120。预充电线210b被电耦合到FG2 202b中全部的预充电点火单元120，以此类推，直到预充电线210f被电耦合到FG6202f中全部的预充电点火单元120。每个预充电线210a-210f被电耦合到对应点火组202a-202f中所有的预充电晶体管128的栅极和漏源通路，并且在点火组202a-202f中的所有预充电点火单元120被电耦合到仅仅一条预充电线210a-210f。因此，在点火组202a-202f中的所有预充电点火单元120的结点电容126通过提供相应的预充电信号PRE1、PRE2……PRE6到相应的预充电线210a-210f而被充电。
选择线212a-212f接收选择信号SEL1、SEL2……SEL6并提供选择信号SEL1，SEL2……SEL6给相应的点火组202a-202f。选择线212a被电耦合到FG1202a中的所有预充电点火单元120。选择线212b被电耦合到FG2 202b中的所有预充电点火单元120，以此类推，直到选择线212f被电耦合到FG6 202f中的全部预充电点火单元120。每条选择线212a-212f被电耦合到对应点火组202a-202f中的所有选择充电晶体管130的栅极，并且在点火组202a-202f中的所有预充电点火单元120被电耦合到仅仅一条选择线212a-212f。
点火线214a-214f接收点火信号或者能量信号FIRE1、FIRE2……FIRE6，并且提供能量信号FIRE1、FIRE2……FIRE6给相应的点火组202a-202f。点火线214a被电耦合到FG1 202a中所有的预充电点火单元120。点火线214b被电耦合到FG2 202b中全部的预充电点火单元120，以此类推，直到点火线214f被电耦合到FG6 202f中全部的预充电点火单元120。每条点火线214a-214f被电耦合到对应点火组202a-202f中所有的选择点火点火电阻52，并且在点火组202a-202f中所有的预充电点火单元120被电耦合到仅仅一条点火线214a-214f。点火线214a-214f通过适当的界面垫(interface pad)被电耦合到外部电源电路。(见图25)。阵列200中所有的预充电点火单元120被电耦合到基准线216，该基准线216连接到基准电压，例如接地。因此，在预充电点火单元120的排子群中的预充电点火单元120被电耦合到相同的地址线206a-206g、预充电线210a-210f、选择线212a-212f和点火线214a-214f。
运行中，在一种实施方式中，选择点火组202a-202f以连续地点火。FG1 202a在FG2 202b之前被选中，FG2 202b在FG3之前被选中，以此类推，直到选中FG6202f。在FG6 202f之后，点火组循环由FG1 202a重新开始。然而，也可以使用其它顺序以及不按顺序的选择。
地址信号～A1、～A2……～A7在重复排子群地址之前循环通过13排子群地址。在通过点火组202a-202f的每个循环期间，在地址线206a-206g上提供的地址信号～A1、～A2……～A7被设定到一个排子群地址。对于通过点火组202a-202f的一个循环，地址信号～A1～A2...～A7选择每个点火组202a-202f中的一个排子群。对于通过点火组202a-202f的下一个循环，地址信号～A1、～A2...～A7改为选择每个点火组202a-202f中的另一个排子群。这持续到地址信号～A1、～A2……～A7选择点火组202a-202f中最后的排子群。在选择最后的排子群之后，地址信号～A1、～A2……～A7选择第一排子群，以再次开始地址循环。
在运行的另一方面，点火组202a-202f之一通过在一个点火组202a-202f的预充电线210a-210f上提供预充电信号PRE1、PRE2...PRE6而被操作。预充电信号PRE1、PRE2…PRE6确定了预充电时间间隔或者周期，在此时间期间，在一个点火组202a-202f中的每个驱动开关172上的结点电容126被充电到高电压电平，以便对该一个点火组202a-202f预充电。
在地址线206a-206g上提供地址信号～A1、～A2……～A7，以寻址每个点火组202a-202f中的一个排子群，包括在预充电点火组202a-202f中的一个排子群。在数据线208a-208h上提供数据信号～D1、～D2……～D8，以便提供数据给所有的点火组202a-202f，包括在预充电组202a-202f中被寻址的一排子群。
然后，在预充电点火组202a-202f的选择线212a-212f上提供选择信号SEL1、SEL2...SEL6，以便选择预充电点火组202a-202f。选择信号SEL1、SEL2......SEL6确定了一个放电时间间隔，用于对预充电点火单元120中每个驱动开关172上的结点电容126放电，该预充电点火单元120或者不在选定的点火组202a-202f中的被寻址的排子群中，或者在选定的点火组202a-202f中被寻址并接收高电平数据信号～D1、～D2...～D8。结点电容126不在预充电点火单元120中放电，所述预充电点火单元120在选定的点火组202a-202f中被寻址并接收低电平数据信号～D1、～D2……～D8。结点电容126上的高电压电平接通驱动开关172(导通)。
在将选定的点火组202a-202f中的驱动开关172设置为导通或非导通之后，在选定的点火组202a-202f的点火线214a-214f上提供能量脉冲或者电压脉冲。具有导通驱动开关172的预充电点火单元120传导电流通过点火电阻52，以便加热墨水并从相应的墨滴发生器60喷射墨水。
由于点火组202a-202f连续运行，用于一个点火组202a-202f的选择信号SEL1、SEL2……SEL6被用作用于下一点火组202a-202f的预充电信号PRE1、PRE2……PRE6。对于一个点火组202a-202f的预充电信号PRE1、PRE2……PRE6存在于用于这一个点火组202a-202f的选择信号SEL1、SEL2……SEL6和能量信号FIRE1、FIRE2……FIRE6之前。在预充电信号PRE1、PRE2……PRE6之后，数据信号～D1，～D2……～D8随时间被多路复合并由选择信号SEL1、SEL2……SEL6存储在点火组202a-202f的定址排子群中。用于选定的点火组202a-202f的选择信号SEL1、SEL2……SEL6也是用于下一点火组202a-202f的预充电信号PRE1、PRE2……PRE6。在用于选定的点火组202a-202f的选择信号SEL1、SEL2……SEL6结束之后，提供用于下一点火组202a-202f的选择信号SEL1、SEL2……SEL6。随着向选定的点火组202a-202f提供能量信号FIRE1、FIRE2……FIRE6，包括能量脉冲，在选定的子群中的预充电点火单元120基于存储的数据信号～D1、～D2……～D8点火或者加热墨水。
图8是图解一个点火单元阵列200实施方式的运行的时序图。点火组202a-202f被连续地选择，以便基于标记为300的数据信号～D1、～D2……～D8激活预充电点火单元120。300处的数据信号～D1、～D2……～D8根据要喷射流体的喷嘴而变化，喷嘴标记为302，用于每排子群地址和点火组202a-202f组合。在304处的地址线206a-206g上提供地址信号～A1、～A2……～A7，以便从每个点火组202a-202f寻址一个排子群。304处的地址信号～A1，～A2……～A7被设置到一个地址，该地址标记为306，用于通过点火组202a-202f的一个循环。在该循环完成之后，304处的地址信号～A1、～A2……～A7在308处被改变，以便从每个点火组202a-202f寻址不同的排子群。304处的地址信号～A1、～A2……～A7经由所述各排子群而加1，以便以从1到13然后回到1的连续次序寻址所述各排子群。在其它的实施方式中，304处的地址信号～A1、～A2……～A7可以被设定以任意适当的次序寻址各个子群。
在通过点火组202a-202f的一个循环期间，连接到FG6 202f的选择线212f和连接到FG1 202a的预充电线210a接收SEL6/PRE1信号309，包括SEL6/PRE1信号脉冲310。在一种实施方式中，选择线212f和预充电线210a被电耦合在一起以便接收相同的信号。在另一种实施方式中，选择线212f和预充电线210a没有被电耦合在一起，但是接收类似的信号。
预充电线210a上的310处SEL6/PRE1信号脉冲给FG1 202a中的所有点火单元120进行预充电。FG1 202a中每个预充电点火单元120的结点电容126被充电到一个高电压电平。在标记为311的一排子群SG1-K中对于预充电点火单元120的结点电容126在312处被预充电到一个高电压电平。在306处，所述排子群地址选择子群SG1-K，并且在314处设置的数据信号被提供到所有点火组202a-202f的所有预充电点火单元120中的数据晶体管136，包括地址选定的排子群SG1-K。
用于FG1 202a的选择线212a和用于FG2 202b的预充电线210b接收SEL1/PRE2信号315，包括SEL1/PRE2信号脉冲316。选择线212a上的SEL1/PRE2信号脉冲316接通在FG1 202a中的每个预充电点火单元120中的选择晶体管130。不在地址选定的排子群SG1-K内的FG1 202a中的所有预充电点火单元120的结点电容126被放电。在地址选定的排子群SG1-K中，314处的数据被存储在排子群SG1-K中驱动开关172的结点电容126中，标记为318，以使驱动开关接通(导通)或断开(非-导通)。
预充电线210b上316处的SEL1/PRE2信号脉冲给FG2202b中的所有点火单元120进行预充电。FG2202b中每个预充电点火单元120的结点电容126被充电到高电压电平。在一个排子群SG2-K中对于预充电点火单元120的结点电容126，标记为319，在320处被预充电到的高电压电平。在306处的排子群地址选择子群SG2-K，并且在328处设置的数据信号被提供到在所有点火组202a-202f的所有预充电点火单元120中的数据晶体管136，包括地址选定的排子群SG2-K。
点火线214a接收能量信号FIRE1，标记为323，包括322处的能量脉冲，以激活FG1202a中具有导通的驱动开关172的预充电点火单元120的点火电阻52。FIRE1能量脉冲322变成高电平，同时SEL1/PRE2信号脉冲316是高电平并且同时在非导通的驱动开关172上的结点电容126正在被有效地降低，关于能量信号FIRE1 323标记为324。在结点电容126被有效降低的同时将能量脉冲322转换成高电平，防止结点电容126在能量脉冲322变成高电平时通过驱动开关172被无意中充电。SEL1/PRE2信号315变成低电平，并且在预定时间向FG1 202a提供能量脉冲322，以加热墨水并通过对应于导通的预充电点火单元120的喷嘴34喷射墨水。
用于FG2 202b的选择线212b和用于FG3 202c的预充电线210c接收SEL2/PRE3信号325，包括SEL2/PRE3信号脉冲326。在SEL1/PRE2信号脉冲316变成低电平之后并且在能量脉冲322是高电平时，选择线212b上的SEL2/PRE3信号脉冲326接通FG2 202b中每个预充电点火单元120的选择晶体管130。FG2202b中不在所述地址选定的排子群SG2-K中的所有预充电点火单元120上的结点电容126被放电。对于子群SG2-K的数据信号组328被存储在子群SG2-K的预充电点火单元120中，标记为330，以便将驱动开关172接通(导通)或关闭(非导通)。预充电线210c上的SEL2/PRE3信号脉冲给FG3202c中的所有预充电点火单元120进行预充电。
点火线214b接收能量信号FIRE2，标记为331，包括能量脉冲332，以便激活FG2202b中具有导通驱动开关172的预充电点火单元120的点火电阻52。FIRE2能量脉冲332变成高电平，同时SEL2/PRE3信号脉冲326为高电平，标记为334。SEL2/PRE3信号脉冲326变成低电平，FIRE2能量脉冲332保持高电平，以便从相应的墨滴发生器60加热和喷射墨水。
在SEL2/PRE3信号脉冲326变成低电平之后，且在能量脉冲332为高电平时，提供SEL3/PRE4信号，以选择FG3 202c和预充电FG4 202d。预充电、选择并提供包括能量脉冲在内的能量信号的过程不断持续，直到FG6 202f。
预充电线210f上的SEL5/PRE6信号脉冲给FG6 202f中的所有点火单元120进行预充电。FG6 202f中每个预充电点火单元120的结点电容126被充电到一个高电压电平。一个排子群SG6-K中预充电点火单元120的结点电容126，标记为339，在341处被预充电到的高电压电平。在306处的一排子群地址选择子群SG6-K，并且数据信号组338被提供到所有点火组202a-202f的所有预充电点火单元120中的数据晶体管136，包括所述地址选定的排子群SG6-K。
用于FG6202f的选择线212f和用于FG1 202a的预充电线210a在336处接收一个第二SEL6/PRE1信号脉冲。选择线212f上的SEL6/PRE1信号脉冲336接通FG6 202f中每个预充电点火单元120中的选择晶体管130。FG6 202f中不在所述地址选定的排子群SG6-K中的所有预充电点火单元120的结点电容126被放电。在所述地址选定的排子群SG6-K中，在340处数据338被存储在每个驱动开关172的结点电容126中，以便将驱动开关接通或关闭。
预充电线210a上的SEL6/PRE1信号将FG1 202a中所有点火单元120中的结点电容126预充电到高电压电平，所述点火单元120包括在排子群SG1-K中的点火单元120，标记为342。FG1 202a中的点火单元120被预充电，同时地址信号～A1、～A2……～A7304选择排子群SG1-K、SG2-K等，直到排子群SG6-K。
点火线214f接收能量信号FIRE6，标记为343，包括344处的能量脉冲，以激活FG6 202f中具有导通驱动开关172的预充电点火单元120的点火电阻52。能量脉冲344变成高电平，同时SEL6/PRE1信号脉冲336是高电平并且在非导通驱动开关172上的结点电容126正在被有效地降低电平，标记为346。在结点电容126被有效降低的同时将能量脉冲344转换成高电平，防止了结点电容126在能量脉冲344变成高电平时通过驱动开关172被无意中充电。SEL6/PRE1信号脉冲336变成低电平，并且能量脉冲344保持预定时间的高电平，以便加热墨水并通过对应于导通的预充电点火单元120的喷嘴34喷射墨水。
在SEL6/PRE1信号脉冲336变成低电平之后，在能量脉冲344为高电平时，地址信号～A1、～A2...～A7304在308处被改变，以选择另一组子群SG1-K+1、SG2-K+1，等等，直到SG6-K+1。用于FG1 202a的选择线212a和用于FG2 202b的预充电线210b接收SEL1/PRE2信号脉冲，标记为348。选择线212a上的SEL1/PRE2信号脉冲348接通在FG1 202a中的每个预充电点火单元120中的选择晶体管130。FG1 202a中不在地址选定的排子群SG1-k+1中的所有预充电点火单元FG120的结点电容FG126被放电。子群SG1-k+1的数据信号组350被存储在子群SG1-k+1的预充电点火单元120中，以便将驱动开关172接通或关闭。预充电线210b上的SEL1/PRE2信号脉冲348给FG2202b中的所有点火单元120进行预充电。
点火线214a接收能量脉冲352，以便激活FG1 202a中具有导通的驱动开关172的点火电阻52和预充电点火单元120。能量脉冲352变成高电平，同时在348处的SEL1/PRE2信号脉冲为高电平。SEL1/PRE2信号脉冲348变成低电平，能量脉冲352保持高电平，以便从相应的墨滴发生器60加热和喷射墨水。继续该过程，直到打印完成。
图9是图解在打印头模具40中的地址生成器400的一种实施方式的示意图。地址生成器400包含移位寄存器402，方向电路404和逻辑阵列406。移位寄存器402通过方向控制线408被电耦合到方向电路404。还有，移位寄存器402通过移位寄存器输出线410a-410m被电耦合到逻辑阵列406。
在如下所述的实施方式中，地址生成器400向点火单元120提供地址信号。在一种实施方式中，地址生成器400接收外部信号，见图25，该外部信号包括控制信号CSYNC和六个定时信号T1-T6，并且响应提供七个地址信号～A1，～A2，……～A7。地址信号～A1，～A2，……～A7在它们处于低电压电平时是有效的，通过在每个信号名前际记～符号来表示。在一个种施方式中，在选择线(例如，图7中示出的选择线212a-212f)上提供定时信号T1-T6。地址生成器400是控制电路的一种实施方式，该控制电路被配置为响应控制信号(例如CSYNC)来启动一个系列(例如，正向或反向顺序的地址～A1、～A2……～A7系列)，以便启动激活点火单元120。
地址生成器400包含接收定时信号T2、T4和T6的电阻器划分网络(dividenetwork)412、414和416。电阻器划分网络412通过定时信号线路418接收定时信号T2，并且递减划分定时信号T2的电压电平，以便在第一评估信号线(evaluationsignal line)420上提供下降的电压电平T2定时信号。电阻器划分网络414通过定时信号线路422接收定时信号T4，并且递减划分定时信号T4的电压电平，以便在第二评估信号线424上提供下降的电压电平T4定时信号。电阻器划分网络416通过定时信号线路426接收定时信号T6，并且递减划分定时信号T6的电压电平，以便在第三评估信号线428上提供下降的电压电平T6定时信号。
移位寄存器402通过控制信号线路430接收控制信号CSYNC，并通过方向信号线路408接收方向信号。还有，移位寄存器402通过定时信号线路432接收定时信号T1，作为第一预充电信号PRE1。下降的电压电平T2通过第一评估信号线420被接收，作为第一评估信号EVAL1。定时信号T3通过定时信号线434被接收作为第二预充电信号PRE2，并且下降的电压电平T4定时信号通过第二评估信号线424被接收作为第二评估信号EVAL2。移位寄存器402在移位寄存器输出线410a-410m上提供移位寄存器输出信号SO1-SO13。
移位寄存器402包含十三个移位寄存器单元403a-403m，它们提供十三个移位寄存器输出信号SO1-SO13。每个移位寄存器单元403a-403m提供十三个移位寄存器输出信号SO1-SO13中的一个。十三个移位寄存器单元403a-403m被串联电耦合，以便提供在正向和反向移位。在其它的实施方式中，移位寄存器402可以包含任意适当数目的移位寄存器单元403，以便提供任意适当数目的移位寄存器输出信号，以便提供任意数目的期望地址信号。
移位寄存器单元403a在移位寄存器输出线410a上提供移位寄存器输出信号SO1。移位寄存器单元403b在移位寄存器输出线路410b上提供移位寄存器输出信号SO2。移位寄存器单元403c在移位寄存器输出线路410c上提供移位寄存器输出信号SO3。移位寄存器单元403d在移位寄存器输出线路410d上提供移位寄存器输出信号SO4。移位寄存器单元403e在移位寄存器输出线路410e上提供移位寄存器输出信号SO5。移位寄存器单元403f在移位寄存器输出线路410f上提供移位寄存器输出信号SO6。移位寄存器单元403g在移位寄存器输出线路410g上提供移位寄存器输出信号SO7。移位寄存器单元403h在移位寄存器输出线路410h上提供移位寄存器输出信号SO8。移位寄存器单元403i在移位寄存器输出线路410i上提供移位寄存器输出信号SO9。移位寄存器单元403j在移位寄存器输出线路410j上提供移位寄存器输出信号SO10。移位寄存器单元403k在移位寄存器输出线路410k上提供移位寄存器输出信号SO11。移位寄存器单元4031在移位寄存器输出线路4101上提供移位寄存器输出信号SO12，并且移位寄存器单元403m在移位寄存器输出线路410m上提供移位寄存器输出信号SO13。
方向电路404接收控制信号线路430上的控制信号CSYNC。定时信号T3在定时信号线路434上被接收作为第四预充电信号PRE4。下降的电压电平T4在评估信号线424上被接收作为第四评估信号EVAL4。定时信号T5在定时信号线路436上被接收作为第三预充电信号PRE3，并且下降的电压电平T6定时信号在第三评估信号线428上被接收作为第三评估信号EVAL3。方向电路404通过方向信号线路408向移位寄存器402提供方向信号。
逻辑阵列406包含地址线预充电晶体管438a-438g、地址评估晶体管440a-440m、评估阻止晶体管442a和442b以及逻辑评估预充电晶体管444。还有，逻辑阵列406包含地址晶体管对446、448……470，它们解码在移位寄存器输出线410a-410m上的移位寄存器输出信号SO1-SO13，以便提供地址信号～A1、～A2……～A7。逻辑阵列406包含地址一晶体管446a和446b，地址二晶体管448a和448b，地址三晶体管450a和450b，地址四晶体管452a和452b，地址五晶体管454a和454b，地址六晶体管456a和456b，地址七个晶体管458a和458b，地址八晶体管460a和460b，地址九晶体管462a和462b，地址十晶体管464a和464b，地址十一晶体管466a和466b，地址十二晶体管468a和468b和地址十三晶体管470a和470b。
地址线预充电晶体管438a-438g被电耦合到T3信号线434和地址线472a-472g。地址线预充电晶体管438a的漏源通路的一侧和栅极被电耦合到T3信号线434。地址线预充电晶体管438a的漏源通路的另一侧被电耦合到地址线472a。地址线预充电晶体管438b的漏源通路的一侧和栅极被电耦合到T3信号线434。地址线预充电晶体管438b的漏源通路的另一侧被电耦合到地址线472b。地址线预充电晶体管438c的漏源通路的一侧和栅极被电耦合到T3信号线434。地址线预充电晶体管438c的漏源通路的另一侧被电耦合到地址线472c。地址线预充电晶体管438d的漏源通路的一侧和栅极被电耦合到T3信号线434。地址线预充电晶体管438d的漏源通路的另一侧被电耦合到地址线472d。地址线预充电晶体管438e的漏源通路的一侧和栅极被电耦合到T3信号线434。地址线预充电晶体管438e的漏源通路的另一侧被电耦合到地址线472e。地址线预充电晶体管438f的漏源通路的一侧和栅极被电耦合到T3信号线434。地址线预充电晶体管438f的漏源通路的另一侧被电耦合到地址线472f。地址线预充电晶体管438g的漏源通路的一侧和栅极被电耦合到T3信号线434。地址线预充电晶体管438g的漏源路的另一侧被电耦合到地址线472g。在一种实施方式中，地址线预充电晶体管438a-438g被电耦合到T4信号线422，而不是T3信号线434。T4信号线422被电耦合到每个地址线预充电晶体管438a-438g的漏源通路的一侧和栅极。
每个地址评估晶体管440a-440m的栅极被电耦合到逻辑评估信号线474。每个地址评估晶体管440a-440m的漏源通路的一侧被电耦合到地。另外，地址评估晶体管440a的漏源通路被电耦合到评估线路476a。地址评估晶体管440b的漏源通路被电耦合到评估线路476b。地址评估晶体管440c的漏源通路被电耦合到评估线路476c。地址评估晶体管440d的漏源通路被电耦合到评估线路476d。地址评估晶体管440e的漏源通路被电耦合到评估线路476e。地址评估晶体管440f的漏源通路被电耦合到评估线路476f。地址评估晶体管440g的漏源通路被电耦合到评估线路476g。地址评估晶体管440h的漏源通路被电耦合到评估线路476h。地址评估晶体管440i的漏源通路被电耦合到评估线路476i。地址评估晶体管440j的漏源通路被电耦合到评估线路476j。地址评估晶体管440k的漏源通路被电耦合到评估线路476k。地址评估晶体管4401的漏源通路被电耦合到评估线路4761。地址评估晶体管440m的漏源通路被电耦合到评估线路476m。
逻辑评估预充电晶体管444的引出-引入通路的一侧和栅极被电耦合到T5信号线436，漏源通路的另一侧被电耦合到逻辑评估信号线474。评估阻止晶体管442a的栅极被电耦合到T3信号线434。评估阻止晶体管442a的漏源通路在其一侧上被电耦合到逻辑评估信号线474，而在另一侧上被连接到478处的基准(reference)。评估阻止晶体管442b的栅极被电耦合到T4信号线422。评估阻止晶体管442b的漏源通路在其一侧上被电耦合到逻辑评估信号线474，而在另一侧上被连接到478处的基准。
地址晶体管对446、448……470的漏源通路被电耦合在地址线472a-472g和评估线路476a-476m之间。地址晶体管对446、448……470的栅极由通过移位寄存器输出信号线410a-410m的移位寄存器输出信号SO1-SO13驱动。
地址一晶体管446a和446b的栅极被电耦合到移位寄存器输出信号线410a。地址一晶体管446a的漏源通路在其一侧上被电耦合到地址线472a，而在其另一侧上被连接到评估线路476a。地址一晶体管446b的漏源通路在其一侧上被电耦合到地址线472b，而在其另一侧上被连接到评估线路476a。移位寄存器输出信号线410a上的高电平移位寄存器输出信号SO1接通地址一晶体管446a和446b，同时地址评估晶体管440a通过逻辑评估信号线474上的高电压电平评估信号LEVAL被接通。地址一晶体管446a和地址评估晶体管440a导通，以便有效地使地址线472a降低到低电压电平。地址一晶体管446b和地址评估晶体管440a导通，以便有效地使地址线472b降低到低电压电平。
地址二晶体管448a和448b的栅极被电耦合到移位寄存器输出信号线410b。地址二晶体管448a的漏源通路在其一侧上被电耦合到地址线472a，而在其另二侧上被连接到评估线路476b。地址二晶体管448b的漏源通路在其一侧上被电耦合到地址线472c，而在其另一侧上被连接到评估线路476b。移位寄存器输出信号线410b上的高电平移位寄存器输出信号SO2接通地址二晶体管448a和448b，同时地址评估晶体管440b通过逻辑评估信号线474上的高电压电平评估信号LEVAL被接通。地址二晶体管448a和地址评估晶体管440b导通，以便有效地使地址线472a降低到低电压电平。地址二晶体管448b和地址评估晶体管440b导通，以便有效地使地址线472c降低到低电压电平。
地址三晶体管450a和450b的栅极被电耦合到移位寄存器输出信号线410c。地址三晶体管450a的漏源通路在其一侧上被电耦合到地址线472a，而在其另一侧上被连接到评估线路476c。地址三晶体管450b的漏源通路在其一侧上被电耦合到地址线472d，而在其另一侧上被连接到评估线路476c。移位寄存器输出信号线410c上的高电平移位寄存器输出信号SO3接通地址三晶体管450a和450b，同时地址评估晶体管440c通过逻辑评估信号线474上的高电压电平评估信号LEVAL被接通。地址三晶体管450a和地址评估晶体管440c导通，以便有效地使地址线472a 降低到低电压电平。地址三晶体管450b和地址评估晶体管440c导通，以便有效地使地址线472d降低到低电压电平。
地址四晶体管452a和452b的栅极被电耦合到移位寄存器输出信号线410d。地址四晶体管452a的漏源通路在其一侧上被电耦合到地址线472a，而在其另一侧上被连接到评估线路476d。地址四晶体管452b的漏源通路在其一侧上被电耦合到地址线472e，而在其另一侧上被连接到评估线路476d。移位寄存器输出信号线410d上的高电平移位寄存器输出信号SO4接通地址四晶体管452a和452b，同时地址评估晶体管440d通过逻辑评估信号线474上的高电压电平评估信号LEVAL被接通。地址四晶体管452a和地址评估晶体管440d导通，以便有效地使地址线472a降低到低电压电平。地址四晶体管452b和地址评估晶体管440d导通，以便有效地使地址线472e降低到低电压电平。
地址五晶体管454a和454b的栅极被电耦合到移位寄存器输出信号线410e。地址五晶体管454a的漏源通路在其一侧上被电耦合到地址线472a，而在其另一侧上被连接到评估线路476e。地址五晶体管454b的漏源通路在其一侧上被电耦合到地址线472f，而在其另一侧上被连接到评估线路476e。移位寄存器输出信号线410e上的高电平移位寄存器输出信号SO5接通地址五晶体管454a和454b，同时地址评估晶体管440e通过逻辑评估信号线474上的高电压电平评估信号LEVAL被接通。地址五晶体管454a和地址评估晶体管440e导通，以便有效地使地址线472a降低到低电压电平。地址五晶体管454b和地址评估晶体管440e导通，以便有效地使地址线472f降低到低电压电平。
地址六晶体管456a和456b的栅极被电耦合到移位寄存器输出信号线410f。地址六晶体管456a的漏源通路在其一侧上被电耦合到地址线472a，而在其另一侧上被连接到评估线路476f。地址六晶体管456b的漏源通路在其一侧上被电耦合到地址线472g，而在其另一侧上被连接到评估线路476f。移位寄存器输出信号线410f上的高电平移位寄存器输出信号SO6接通地址六晶体管456a和456b以导通，同时地址评估晶体管440f通过高电压电平评估信号LEVAL被接通。地址六晶体管456a和地址评估晶体管440f导通，以便有效地使地址线472a降低到低电压电平。地址六晶体管456b和地址评估晶体管440f导通，以便有效地使地址线472g降低到低电压电平。
地址七晶体管458a和458b的栅极被电耦合到移位寄存器输出信号线410g。地址六晶体管458a的漏源通路在其一侧上被电耦合到地址线472b，而在其另一侧上被连接到评估线路476g。地址六晶体管458b的漏源通路在其一侧上被电耦合到地址线472c，而在其另一侧上被连接到评估线路476g。移位寄存器输出信号线410g上的高电平移位寄存器输出信号SO7接通地址六晶体管458a和458b，同时地址评估晶体管440g通过一个高电压电平评估信号LEVAL被接通。地址七晶体管458a和地址评估晶体管440g导通，以便有效地使地址线472b降低到低电压电平。地址七晶体管458b和地址评估晶体管440g导通，以便有效地使地址线472c降低到低电压电平。
地址八晶体管460a和460b的栅极被电耦合到移位寄存器输出信号线410h。地址八晶体管460a的漏源通路在其一侧上被电耦合到地址线472b，而在其另一侧上被连接到评估线路476h。地址八晶体管460b的漏源通路在其一侧上被电耦合到地址线472d，而在其另一侧上被连接到评估线路476h。移位寄存器输出信号线410h上的高电平移位寄存器输出信号SO8接通地址八晶体管460a和460b，同时地址评估晶体管440h通过高电压电平评估信号LEVAL被接通。地址八晶体管460a和地址评估晶体管440h导通，以便有效地使地址线472b降低到低电压电平。地址八晶体管460b和地址评估晶体管440h导通，以便有效地使地址线472d降低到低电压电平。
地址九晶体管462a和462b的栅极被电耦合到移位寄存器输出信号线410i。地址九晶体管462a的漏源通路在其一侧上被电耦合到地址线472b，而在其另一侧上被连接到评估线路476i。地址九晶体管462b的漏源通路在其一侧上被电耦合到地址线472e，而在其另一侧上被连接到评估线路476i。移位寄存器输出信号线410i上的高电平移位寄存器输出信号SO9接通地址九晶体管462a和462b以导通，同时地址评估晶体管440i通过一个高电压电平评估信号LEVAL被接通。地址九晶体管462a和地址评估晶体管440i导通，以便有效地使地址线472b降低到低电压电平。地址九晶体管462b和地址评估晶体管440i导通，以便有效地使地址线472e降低到低电压电平。
地址十晶体管464a和464b的栅极被电耦合到移位寄存器输出信号线410j。地址十晶体管464a的漏源通路在其一侧上被电耦合到地址线472b，而在其另一侧上被连接到评估线路476j。地址十晶体管464b的漏源通路在其一侧上被电耦合到地址线472f，而在其另一侧上被连接到评估线路476j。移位寄存器输出信号线410j上的高电平移位寄存器输出信号SO10接通地址十晶体管464a和464b，同时地址评估晶体管440j通过高电压电平评估信号LEVAL被接通。地址十晶体管464a和地址评估晶体管440j导通，以便有效地使地址线472b降低到低电压电平。地址十晶体管464b和地址评估晶体管440j导通，以便有效地使地址线472f降低到低电压电平。
地址十一晶体管466a和466b的栅极被电耦合到移位寄存器输出信号线410k。地址十一晶体管466a的漏源通路在其一侧上被电耦合到地址线472b，而在其另一侧上被连接到评估线路476k。地址十一晶体管466b的漏源通路在其一侧上被电耦合到地址线472g，而在其另一侧上被连接到评估线路476k。移位寄存器输出信号线410k上的高电平移位寄存器输出信号SO11接通地址十一晶体管466a和466b，同时地址评估晶体管440k通过高电压电平评估信号LEVAL被接通。地址十一晶体管466a和地址评估晶体管440k导通，以便有效地使地址线472b降低到低电压电平。地址十一晶体管466b和地址评估晶体管440k导通，以便有效地使地址线472g降低到低电压电平。
地址十二晶体管468a和468b的栅极被电耦合到移位寄存器输出信号线4101。地址十二晶体管468a的漏源通路在其一侧上被电耦合到地址线472c，而在其另一侧上被连接到评估线路4761。地址十二晶体管468b的漏源通路在其一侧上被电耦合到地址线472d，而在其另一侧上被连接到评估线路4761。移位寄存器输出信号线4101上的高电平移位寄存器输出信号SO12接通地址十二晶体管468a和468b，同时地址评估晶体管4401通过高电压电平评估信号LEVAL被接通。地址十二晶体管468a和地址评估晶体管4401导通，以便有效地使地址线472c降低到低电压电平。地址十二晶体管468b和地址评估晶体管4401导通，以便有效地使地址线472d降低到低电压电平。
地址十三晶体管470a和470b的栅极被电耦合到移位寄存器输出信号线410m。地址十三晶体管470a的漏源通路在其一侧上被电耦合到地址线472c，而在其另一侧上被连接到评估线路476m。地址十三晶体管470b的漏源通路在其一侧上被电耦合到地址线472e，而在其另一侧上被连接到评估线路476m。移位寄存器输出信号线410m上的高电平移位寄存器输出信号SO13接通地址十三晶体管470a和470b，同时地址评估晶体管440m通过高电压电平评估信号LEVAL被接通。地址十三晶体管470a和地址评估晶体管440m导通，以便有效地使地址线472c降低到低电压电平。地址十三晶体管470b和地址评估晶体管440m导通，以便有效地使地址线472e降低到低电压电平。
移位寄存器402将单个高电压电平输出信号从一个移位寄存器输出信号线410a-410m移位到下一个移位寄存器输出信号线410a-410m。移位寄存器402接收在控制线430上控制信号CSYNC中的控制脉冲，并从定时信号T1-T4接收一系列的定时脉冲，以便将接收的控制脉冲移位进入移位寄存器402中。作为响应，移位寄存器402提供单个高电压电平移位寄存器输出信号SO1或者SO13。所有的其它移位寄存器输出信号SO1-SO13被以低电压电平提供。移位寄存器402从定时信号T1-T4接收另一系列的定时脉冲，并将单个的高电压电平输出信号从一个移位寄存器输出信号SO1-SO13移位到下一个移位寄存器输出信号SO1-SO13，而所有其它的移位寄存器输出信号SO1-SO13都以低电压电平提供。移位寄存器402接收一个重复系列的定时脉冲，并且响应每个系列的定时脉冲，移位寄存器402移位单个高电压电平输出信号，以提供一系列高达十三个的高电压电平移位寄存器输出信号SO1-SO13。每个高电压电平移位寄存器输出信号SO1-SO13接通两个地址晶体管对446、448……470，以便向点火单元120提供地址信号～A1、～A2……～A7。地址信号～A1、～A2……～A7在相应于十三个移位寄存器输出信号SO1-SO13的十三个地址时隙中被提供。在另一种实施方式中，移位寄存器402可以包含任意适当数目的移位寄存器输出信号，例如十四个，以便在任意适当数目的地址时隙例如十四个地址时隙中提供地址信号～A1、～A2……～A7。
移位寄存器402通过方向信号线路408从方向电路404接收方向信号。方向信号设置移位寄存器402中的移位方向。移位寄存器402可以被设定以正向方向移位高电压输出信号，即从移位寄存器输出信号SO1到移位寄存器输出信号SO13，或者以反向方向移位，即从移位寄存器输出信号SO13到移位寄存器输出信号SO1。
在正向方向中，移位寄存器402接收控制信号CSYNC中的控制脉冲，并提供高电压电平移位寄存器输出信号SO1。所有的其它移位寄存器输出信号SO2-SO13被以低电压电平提供。移位寄存器402接收下一系列的定时脉冲，并提供高电压电平移位寄存器输出信号SO2，而所有其它的移位寄存器输出信号SO1和SO3-SO13以低电压电平提供。移位寄存器402接收下一系列的定时脉冲，并提供高电压电平移位寄存器输出信号SO3，而所有其它的移位寄存器输出信号SO1、SO2和SO4-SO13以低电压电平提供。移位寄存器402继续响应每个系列的定时脉冲移位高电平输出信号，直至并包括提供高电压电平移位寄存器输出信号SO13，而所有其它的移位寄存器输出信号SO1-SO12以低电压电平提供。在提供高电压电平移位寄存器输出信号SO13以后，移位寄存器402接收下一系列的定时脉冲并为所有的移位寄存器输出信号SO1-SO13提供低电压电平信号。在控制信号CSYNC中的另一个控制脉冲被提供，以便开始或者启动移位寄存器402在正向方向移位，即高电压电平输出信号系列从移位寄存器输出信号SO1到移位寄存器输出信号SO13。
在反向方向中，移位寄存器402接收控制信号CSYNC中的控制脉冲，并提供高电平移位寄存器输出信号SO13。所有的其它移位寄存器输出信号SO1-SO12被以低电压电平提供。移位寄存器402接收下一系列的定时脉冲，并提供高电压电平移位寄存器输出信号SO12，而所有其它的移位寄存器输出信号SO1-SO11和SO13以低电压电平提供。移位寄存器402接收下一系列的定时脉冲，并提供高电压电平移位寄存器输出信号SO11，而所有其它的移位寄存器输出信号SO1-SO10、SO12和SO13以低电压电平提供。移位寄存器402继续响应每个系列的定时脉冲移位高电平输出信号，直至并包括提供高电压电平移位寄存器输出信号SO1，而所有其它的移位寄存器输出信号SO2-SO13以低电压电平提供。在提供了高电压电平移位寄存器输出信号SO1以后，移位寄存器402接收下一系列的定时脉冲并为所有的移位寄存器输出信号SO1-SO13提供低电压电平信号。在控制信号CSYNC中的另一个控制脉冲被提供，以便开始或者启动移位寄存器402以反向方向移位，即高电压电平输出信号系列从移位寄存器输出信号SO13到移位寄存器输出信号SO1。
方向电路404通过方向信号线路408提供两个方向信号。方向信号设置移位寄存器402中正向/反向的移位方向。而且，方向信号可用于从移位寄存器402中清除高电压电平输出信号。
方向电路404从定时信号T3-T6接收一个重复系列的定时脉冲。另外，方向电路404接收控制线430上控制信号CSYNC中的控制脉冲。方向电路404响应接收与来自定时信号T4的定时脉冲相符的控制脉冲，提供正向方向信号。正向方向信号设置移位寄存器402以正向方向从移位寄存器输出信号SO1到移位寄存器输出信号SO13进行移位。方向电路404响应接收与来自定时信号T6的定时脉冲相符的控制脉冲，提供反向方向信号。反向方向信号设置移位寄存器402以反向方向移位，即从移位寄存器输出信号SO13到移位寄存器输出信号SO1。方向电路404响应接收与来自定时信号T4的定时脉冲和来自定时信号T6的定时脉冲都相符的控制脉冲，提供清除移位寄存器402的方向信号。
逻辑阵列406接收移位寄存器输出信号线410a-410m上的移位寄存器输出信号SO1-SO13，并从定时信号线路434、422和436上的定时信号T3-T5接收定时脉冲。响应于移位寄存器输出信号SO1-SO13中的单个高电压输出信号和来自定时信号T3-T5的定时脉冲，逻辑阵列406提供两个出自所述七个地址信号～A1、～A2……～A7的低电压电平地址信号。
逻辑阵列406从定时信号T3接收定时脉冲，其接通评估阻止晶体管442a以便使评估信号线474降低到低电压电平并且关闭地址评估晶体管440。还有，来自定时信号T3的定时脉冲通过地址线预充电晶体管438将地址线472a-472g充电到高电压电平。在一种实施方式中，来自定时信号T3的定时脉冲被来自定时信号T4的定时脉冲所替代，以便通过地址线预充电晶体管438将地址线472a-472g充电到高电压电平。
来自定时信号T4的定时脉冲接通评估阻止晶体管442b，以便将评估信号线474拉到低电压电平并且关闭地址评估晶体管440。移位寄存器输出信号SO1-SO13在来自定时信号T4的定时脉冲期间用于使输出信号有效。在移位寄存器输出信号SO1-SO13中的单个高电压电平输出信号被提供到逻辑阵列406中地址晶体管对446、448……470的栅极。来自定时信号T5的定时脉冲将评估信号线474充电到高电压电平，以接通地址评估晶体管440。当地址评估晶体管440被接通时，逻辑阵列406中接收高电压电平移位寄存器输出信号SO1-SO13的地址晶体管对446、448……或者470导通，从而为相应的地址线472放电。通过导通的地址晶体管对446、448……470和导通的地址评估晶体管440，相应的地址线472被有效地降低电平。其它地址线472保持被充电到高电压电平状态。
在每个地址时隙中，逻辑阵列406提供两个出自所述七个地址信号～A1、～A2……～A7的低电压电平地址信号。如果移位寄存器输出信号SO1处于高电压电平，地址一晶体管446a和446b导通以便将地址线472a和472b拉低到低电压电平并提供有效的低电平地址信号～A1和～A2。如果移位寄存器输出信号SO2处于高电压电平，地址二晶体管448a和448b导通，以便将地址线472a和472c拉低到低电压电平并提供有效的低电平地址信号～A1和～A3。如果移位寄存器输出信号SO3处于高电压电平，地址三晶体管450a和450b导通，以便将地址线472a和472d拉低到低电压电平并提供有效的低电平地址信号～A1和～A4，并且对于每个移位寄存器输出信号SO4-SO13以此类推。在下面的表格中列出了用于十三个地址时隙中的每一个的地址信号～A1、～A2……～A7，它们与移位寄存器输出信号SO1-SO13相关联。
  地址时隙   有效的地址信号
  1   ～A1和～A2
  2   ～A1和～A3
  3   ～A1和～A4
  4   ～A1和～A5
  5   ～A1和～A6
  6   ～A1和～A7
  7   ～A2和～A3
  8   ～A2和～A4
  9   ～A2和～A5
  10   ～A2和～A6
  11   ～A2和～A7
  12   ～A3和～A4
  13   ～A3和～A5
在另一个实施方式中，逻辑阵列406可以为十三个地址时隙的每一个提供有效的地址信号～A1、～A2……～A7，它们在下面的表格中列出：
  地址时隙   有效的地址信号
  1   ～A1和～A3
  2   ～A1和～A4
  3   ～A1和～A5
  4   ～A1和～A6
  5   ～A2和～A4
  6   ～A2和～A5
  7   ～A2和～A6
  8   ～A2和～A7
  9   ～A3和～A5
  10   ～A3和～A6
  11   ～A3和～A7
  12   ～A4和～A6
  13   ～A4和～A7
还有，在其它的实施方式中，逻辑阵列406可以包含这样的地址晶体管：它们为每个高电压电平输出信号SO1-SO13提供任意适当数目的低电压电平地址信号～A1、～A2……～A7以及以任何适当系列的低电压电平地址信号～A1、～A2……～A7。这些例如可以通过适当地设置每个晶体管对446、448……470以便放电任意两个期望的地址线672a-g而实现。
另外，在其它的实施方式中，逻辑阵列406可以包含任意适当数目的地址线，以便在任意适当数目的地址时隙中提供任意适当数目的地址信号。
运行中，从定时信号T1-T6提供重复系列的六个定时脉冲。每个定时信号T1-T6在每个六个定时脉冲的系列中提供一个定时脉冲。来自定时信号T1的定时脉冲的后面跟随着来自定时信号T2的定时脉冲，其后面接着是来自定时信号T3的定时脉冲，再后面接着是来自定时信号T4的定时脉冲，后面接着是来自定时信号T5的定时脉冲，再后面接着是来自定时信号T6的定时脉冲。该六个定时脉冲的系列以重复的六个定时脉冲系列重复。
在一个六个定时脉冲系列中，方向电路404从第四预充电信号PRE4中的定时信号T3接收定时脉冲。在第四预充电信号PRE4中的定时脉冲将方向线408的第一方向线充电到高电压电平。方向电路404从第四评估信号EVAL4中的定时信号T4接收下降的电压电平定时脉冲。如果方向电路404在控制信号CSYNC中接收与第四评估信号EVAL4相符的控制脉冲，则方向电路404使第一方向线408放电。如果方向电路404接收与第四评估信号EVAL4中定时脉冲相一致的低电压电平控制信号CSYNC，则第一方向线408保持被充电到高电压电平。
然后，方向电路404从第三预充电信号PRE3中的定时信号T5接收定时脉冲。在第三预充电信号PRE3中的定时脉冲将方向线408的第二方向线充电。方向电路404从第三评估信号EVAL3中的定时信号T6接收下降的电压电平定时脉冲。如果方向电路404在控制信号CSYNC中接收与第三评估信号EVAL3中的定时脉冲相一致的控制脉冲，则方向电路404使第二方向线408放电到低电压电平。如果方向电路404接收与第三评估信号EVAL3中的定时脉冲相一致的低电压电平控制信号CSYNC，则第二方向电路408保持被充电到高电压电平。
如果第一方向线408被放电到低电压电平并且第二方向线408保持在高电压电平，则第一和第二方向线408上的信号电平使移位寄存器402以正向方向移位。如果第一方向线408保持在高电压电平并且第二方向线408被放电到低电压电平，则方向线408上的信号电平使移位寄存器402以反向方向移位。如果第一和第二方向线408都被放电到低电压电平，则移位寄存器402被阻止提供高电压电平移位寄存器输出信号SO1-SO13。方向线408上的方向信号在每六个定时脉冲的系列期间被设置。
开始时，在六个定时脉冲的一个系列中设定方向，并且移位寄存器402在下一次的六个定时脉冲系列中启动。为了启动移位寄存器402，移位寄存器402从第一预充电信号PRE1中的定时信号T1接收定时脉冲。第一预充电信号PRE1中的定时脉冲为十三个移位寄存器单元的每一个中的内部节点进行预充电，其标示为403a-403m。移位寄存器402从第一评估信号EVAL1中的定时信号T2接收下降的电压电平定时脉冲。如果移位寄存器402接收了与第一评估信号EVAL1中的定时脉冲相一致的控制信号CSYNC中的控制脉冲，则移位寄存器402使十三个移位寄存器单元之一的内部节点放电，以便在放电的内部节点处提供低电压电平。如果控制信号CSYNC保持处于与第一评估信号EVAL1中的定时脉冲相一致的低电压电平，则在十三个移位寄存器单元的每一个中的内部节点保持处于高电压电平。
移位寄存器402从第二预充电信号PRE2中的定时信号T3接收定时脉冲。第二预充电信号PRE2中的定时脉冲为十三个移位寄存器输出线路410a-410m的每一个进行预充电，以提供高电压电平移位寄存器输出信号SO1-SO13。移位寄存器402从第二评估信号EVAL2中的定时信号T4接收下降的电压电平定时脉冲。如果移位寄存器单元403中的内部节点处于低电压电平，例如在从控制信号CSYNC接收了与第一评估信号EVAL1中的定时脉冲相一致的控制脉冲之后，移位寄存器402使移位寄存器输出信号SO1-SO13保持在高电压电平。如果移位寄存器单元403中的内部节点处于高电压电平，例如在所有其它的移位寄存器单元403中，移位寄存器402使移位寄存器输出线路410a-410m放电，以提供低电压电平的移位寄存器输出信号SO1-SO13。移位寄存器402在一个系列的六个定时脉冲中启动。移位寄存器输出信号SO1-SO13在来自第二评估信号EVAL2中定时信号T4的定时脉冲期间有效，并且保持有效直到来自下一系列的六个定时脉冲中定时信号T3的定时脉冲。在每个随后系列的六个定时脉冲中，移位寄存器402将高电压电平移位寄存器输出信号SO1-SO13从一个移位寄存器单元403移位到下一个移位寄存器单元403。
逻辑阵列406接收移位寄存器输出信号SO1-SO13。在一个实施方式中，逻辑阵列406接收来自定时信号T3的定时脉冲，以预充电地址线472和关闭地址评估晶体管440。在一个实施方式中，逻辑阵列406接收来自定时信号T3的定时脉冲以关闭地址评估晶体管440，并接收来自定时信号T4的定时脉冲以预充电地址线472。
逻辑阵列406接收来自定时信号T4的定时脉冲以便关闭地址评估晶体管440，同时移位寄存器输出信号SO1-SO13用于使移位寄存器输出信号SO1-SO13有效。如果移位寄存器402被启动，则在来自定时信号T4的定时脉冲之后，一个移位寄存器输出信号SO1-SO13保持处于高电压电平。逻辑阵列406接收来自定时信号T5的定时脉冲，以便充电评估信号线474并接通地址评估晶体管440。接收高电压电平移位寄存器输出信号SO1-SO13的地址晶体管对446、448……470被接通，以便将七个地址线472a-472g中的两个降低到低电压电平。在地址信号～A1、～A2……～A7中的两个低电压电平地址信号被用于启动激活点火单元120和点火单元子群。在来自定时信号T5的定时脉冲期间，地址信号～A1、～A2……～A7变为有效，并保持有效直到来自下一系列六个定时脉冲中定时信号T3的定时脉冲。
如果移位寄存器402没有被启动，所有的移位寄存器输出线路410被放电，以提供低电压电平移位寄存器输出信号SO1-SO13。低电压电平的移位寄存器输出信号SO1-SO13关闭地址晶体管对446、448……470，并且地址线472保持被充电，以提供高电压电平地址信号～A1、～A2……～A7。高电压电平的地址信号～A1、～A2……～A7防止点火单元120和点火单元子群被允许激活。
虽然图9描述了地址电路的一个实施方式，但是也可以利用采用不同逻辑元器件的其它实施方式。例如，可以利用一个控制器，其接收上述的输入信号，例如信号T1-T6，并且其提供地址信号～A1、～A2……～A7。
图10A是图解移位寄存器402中的一个移位寄存器单元403a的图。移位寄存器402包含提供十三个移位寄存器输出信号SO1-SO13的十三个移位寄存器单元403a-403m。每个移位寄存器单元403a-403m提供移位寄存器输出信号SO1-SO13中的一个，并且每个移位寄存器单元403a-403m类似于移位寄存器单元403a。十三个移位寄存器单元403被串连电连接，以提供正向方向和反向方向的移位。在其它的实施方式中，移位寄存器402可以包含任意适当数目的移位寄存器单元403，以提供任意适当数目的移位寄存器输出信号。
移位寄存器单元403a包含作为输入级的第一级，其在500处以虚线示出，和作为输出级的第二级，其在502处以虚线示出。第一级500包含第一预充电晶体管504、第一评估晶体管506、正向输入晶体管508、反向输入晶体管510、正向晶体管512和反向晶体管514。第二级502包含第二预充电晶体管516、第二评估晶体管518和内部节点晶体管520。
在第一级500中，第一预充电晶体管504的漏源通路的一侧和栅极被电耦合到定时信号线路432。定时信号线路432提供定时信号T1给移位寄存器402作为第一预充电信号PRE1。第一预充电晶体管504的漏源通路的另一侧被电耦合到第一评估晶体管506的漏源通路的一侧，并通过内部节点522被连接到内部节点晶体管520的栅极。内部节点520提供在级500和502之间的移位寄存器内部节点信号SN1给内部节点晶体管520的栅极。
第一评估晶体管506的栅极被电耦合到第一评估信号线420。第一评估信号线420提供下降的电压电平T2定时信号到移位寄存器402作为第一评估信号EVAL1。第一评估晶体管506的漏源通路的另一侧通过内部通路524被电耦合到正向输入晶体管508的漏源通路的一侧和反向输入晶体管510的漏源的一侧。
正向输入晶体管508的漏源通路的另一侧在526处被电耦合到正向晶体管512的漏源通路的一侧，反向输入晶体管510的漏源通路的另一侧在528处被电耦合到反向晶体管514的漏源通路的一侧。正向晶体管512和反向晶体管514的漏源通路在530处被电耦合到一个基准，例如接地。
正向晶体管512的栅极被电耦合到从方向电路404接收正向信号DIRF的方向线408a。反向晶体管514的栅极被电耦合到从方向电路404接收反向信号DIRR的方向线408b。
在第二级502中，第二预充电晶体管516的漏源通路的一侧和栅极被电耦合到定时信号线路434。定时信号线路434提供定时信号T3到移位寄存器402作为第二预充电信号PRE2。第二预充电晶体管516的漏源通路的另一侧被电耦合到第二评估晶体管518的漏源通路的一侧，并被电耦合到移位寄存器输出线路410a。第二评估晶体管518的漏源通路的另一侧在532处被电耦合到内部节点晶体管520漏源通路的一侧。第二评估晶体管518的栅极被电耦合到第二评估信号线424，以便提供下降的电压电平T4定时信号到移位寄存器402作为第二评估信号EVAL2。内部节点晶体管520的栅极被电耦合到内部节点522，而内部节点晶体管520的漏源通路的另一侧在534处被电耦合到一个基准，例如接地。内部节点晶体管520的栅极包含在536处的电容，用于存储移位寄存器单元内部节点信号SN1。移位寄存器输出信号线410a包含在538处的电容，用于存储移位寄存器输出信号SO1。
在一系列的十三个移位寄存器单元403中的每个移位寄存器单元403a-403m都类似于移位寄存器单元403a。在每个移位寄存器单元403a-403m中的正向晶体管508的栅极被电耦合到控制线430或者移位寄存器输出线路410a-4101之一，以便以正向移位。在每个移位寄存器单元403a-403m中的反向晶体管510的栅极被电耦合到控制线430或者移位寄存器输出线路410b-410m之一，以便以反向移位。移位寄存器输出信号线410被电耦合到一个正向晶体管508和一个反向晶体管510，其中移位寄存器输出信号线410a和410m除外。移位寄存器输出信号线410a被电耦合到移位寄存器单元403b中的正向晶体管508，而不被电耦合到反向晶体管510。移位寄存器输出信号线410m被电耦合到移位寄存器单元4031中的反向晶体管510，而不被电耦合到正向晶体管508。
移位寄存器单元403a是在移位寄存器402正向移位时在一系列十三个移位寄存器403中的第一移位寄存器403。移位寄存器单元403a中正向输入晶体管508的栅极被电耦合到控制信号线路430以接收控制信号CSYNC。第二移位寄存器单元403b包含被电耦合到移位寄存器输出线路410a的正向输入晶体管的栅极，以接收移位寄存器输出信号SO1。第三移位寄存器单元403c包含被电耦合到移位寄存器输出线路410b的正向输入晶体管的栅极，以接收移位寄存器输出信号SO2。第四移位寄存器单元403d包含被电耦合到移位寄存器输出线路410c的正向输入晶体管的栅极，以接收移位寄存器输出信号SO3。第五移位寄存器单元403e包含被电耦合到移位寄存器输出线路410d的正向输入晶体管的栅极，以接收移位寄存器输出信号SO4。第六移位寄存器单元403f包含被电耦合到移位寄存器输出线路410e的正向输入晶体管的栅极，以接收移位寄存器输出信号SO5。第七移位寄存器单元403g包含被电耦合到移位寄存器输出线路410f的正向输入晶体管的栅极，以接收移位寄存器输出信号SO6。第八移位寄存器单元403h包含被电耦合到移位寄存器输出线路410g的正向输入晶体管的栅极，以接收移位寄存器输出信号SO7。第九移位寄存器单元403i包含被电耦合到移位寄存器输出线路410h的正向输入晶体管的栅极，以接收移位寄存器输出信号SO8。第十移位寄存器单元403j包含被电耦合到移位寄存器输出线路410I的正向输入晶体管的栅极，以接收移位寄存器输出信号SO9。第十一移位寄存器单元403k包含被电耦合到移位寄存器输出线路410j的正向输入晶体管的栅极，以接收移位寄存器输出信号SO10。第十二移位寄存器单元4031包含被电耦合到移位寄存器输出线路410k的正向输入晶体管的栅极，以接收移位寄存器输出信号SO11。第十三移位寄存器单元403m包含被电耦合到移位寄存器输出线路4101的正向输入晶体管的栅极，以接收移位寄存器输出信号SO12。
当移位寄存器402以反向方向移位时，移位寄存器单元403a是一系列十三个移位寄存器单元403中最后的移位寄存器单元403。移位寄存器单元403a中反向输入晶体管510的栅极被电耦合到在前移位寄存器输出线路410b，以接收移位寄存器输出信号SO2。移位寄存器单元403b包含被电耦合到移位寄存器输出线路410c的反向输入晶体管的栅极，以接收移位寄存器输出信号SO3。移位寄存器单元403c包含被电耦合到移位寄存器输出线路410d的反向输入晶体管的栅极，以接收移位寄存器输出信号SO4。移位寄存器单元403d包含被电耦合到移位寄存器输出线路410e的反向输入晶体管的栅极，以接收移位寄存器输出信号SO5。移位寄存器单元403e包含被电耦合到移位寄存器输出线路410f的反向输入晶体管的栅极，以接收移位寄存器输出信号SO6。移位寄存器单元403f包含被电耦合到移位寄存器输出线路410g的反向输入晶体管的栅极，以接收移位寄存器输出信号SO7。移位寄存器单元403g包含被电耦合到移位寄存器输出线路410h的反向输入晶体管的栅极，以接收移位寄存器输出信号SO8。移位寄存器单元403h包含被电耦合到移位寄存器输出线路410I的反向输入晶体管的栅极，以接收移位寄存器输出信号SO9。移位寄存器单元403i包含被电耦合到移位寄存器输出线路410j的反向输入晶体管的栅极，以接收移位寄存器输出信号SO10。移位寄存器单元403j包含被电耦合到移位寄存器输出线路410k的反向输入晶体管的栅极，以接收移位寄存器输出信号S011。移位寄存器单元403k包含被电耦合到移位寄存器输出线路4101的反向输入晶体管的栅极，以接收移位寄存器输出信号SO12。移位寄存器单元4031包含被电耦合到移位寄存器输出线路410m的反向输入晶体管的栅极，以接收移位寄存器输出信号SO13。移位寄存器单元403m包含被电耦合到控制信号线路430的反向输入晶体管的栅极，以便接收控制信号CSYNC。移位寄存器输出线路410a-410m还被电耦合到逻辑阵列406。
移位寄存器402接收控制信号CSYNC中的控制脉冲，并提供单个的高电压电平输出信号。如上所述并且如下文中详细描述的，移位寄存器402的移位方向被设置为响应方向信号DIRF和DIRR，方向信号DIRF和DIRR基于控制信号线路430上的控制信号CSYNC在定时信号T3-T6中的定时脉冲期间产生。如果移位寄存器402以正向方向移位，则响应于控制脉冲和定时信号T1-T4上的定时脉冲，移位寄存器402将移位寄存器输出线路410a和移位寄存器输出信号SO1设置为高电压电平。如果移位寄存器402以反向方向移位，则响应于控制脉冲和定时信号T1-T4中的定时脉冲，移位寄存器402将移位寄存器输出线路410m和移位寄存器输出信号SO13设置为高电压电平。响应于定时信号T1-T4中的定时脉冲，高电压电平输出信号SO1或者SO13通过移位寄存器402从一个移位寄存器单元403移位到下一个移位寄存器单元403。
移位寄存器402在控制脉冲中移位，并利用两次预充电操作和两次评估操作将单个高电平输出信号从一个移位寄存器单元403移位到下一个移位寄存器单元403。每个移位寄存器单元403的第一级500接收正向信号DIRF和反向信号DIRR。还有，每个移位寄存器403的第一级500接收正向移位寄存器输入信号SIF和反向移位寄存器输入信号SIR。移位寄存器402中所有的移位寄存器单元403被设置为以与定时脉冲被接收到定时信号T1-T4中的方向相同的方向且同时移位。
每个移位寄存器单元403的第一级500以正向移位寄存器输入信号SIF或者反向移位寄存器输入信号SIR移位。高或低电平的选定的移位寄存器输入信号SIF或者SIR作为移位寄存器输出信号SO1-SO13而被提供。每个移位寄存器单元403的第一级500在来自定时信号T1的定时脉冲期间预充电内部节点522，并且在来自定时信号T2的定时脉冲期间评估选定的移位寄存器输入信号SIF或者SIR。每个移位寄存器单元403中的第二级502在来自定时信号T3的定时脉冲期间预充电移位寄存器输出线路410a-410m，并在来自定时信号T4的定时脉冲期间评估内部节点信号SN(例如，SN1)。
方向信号DIRF和DIRR设置移位寄存器402中移位寄存器单元403a以及其它所有移位寄存器单元403的正向/反向移位。如果正向信号DIRF处于高电压电平而反向信号DIRR处于低电压电平，则移位寄存器402以正向方向移位。如果反向信号DIRR处于高电压电平而正向信号DIRF处于低电压电平，则移位寄存器402以反向方向移位。如果方向信号DIRF和DIRR都处于低电压电平，则移位寄存器402在两个方向中都不移位，并且所有的移位寄存器输出信号SO1-SO13被清空为无效的低电压电平。
在使移位寄存器单元403a以正向方向移位的操作中，正向信号DIRF被设置为高电压电平而反向信号DIRR被设置为低电压电平。高电压电平正向信号DIRF接通正向晶体管512，而低电压电平反向信号DIRR关闭反向晶体管514。来自定时信号T1的定时脉冲在第一预充电信号PRE1中被提供给移位寄存器402，以通过第一预充电晶体管504将内部节点522充电到高电压电平。然后，将来自定时信号T2的定时脉冲提供给电阻器划分网络412，并且将下降的电压电平T2定时脉冲在第一评估信号EVAL1中提供给移位寄存器402。在第一评估信号EVAL1中的定时脉冲接通第一评估晶体管506。如果正向移位寄存器输入信号SIF处于高电压电平，则正向输入晶体管508将被接通，并且由于正向晶体管512已经被接通，内部节点522被放电以提供低电压电平内部节点信号SN1。内部节点522通过第一评估晶体管506、正向输入晶体管508和正向晶体管512被放电。如果正向移位寄存器输入信号SIF处于低电压电平，则正向输入晶体管508被关闭，并且内部节点522保持被充电，以提供高电压电平内部节点信号SN1。反向移位寄存器输入信号SIR控制反向输入晶体管510。然而，反向晶体管514被关闭以致内部节点522不能通过反向输入晶体管510被放电。
内部节点522上的内部节点信号SN1控制内部节点晶体管520。低电压电平的内部节点信号SN1关闭内部节点晶体管520，高电压电平内部节点信号SN1接通内部节点晶体管520。
来自定时信号T3的定时脉冲被提供给移位寄存器402作为第二预充电信号PRE2。第二预充电信号PRE2中的定时脉冲通过第二预充电晶体管516将移位寄存器输出线路410a充电到高电压电平。然后，向电阻器划分网络414提供来自定时信号T4的定时脉冲，并将下降的电压电平T4定时脉冲提供给移位寄存器402作为第二评估信号EVAL2。在第二评估信号EVAL2中的定时脉冲接通第二评估晶体管518。如果内部节点晶体管520关闭，则移位寄存器输出线路410a保持被充电至高电压电平。如果内部节点晶体管520接通，则移位寄存器输出线路410a被放电到低电压电平。移位寄存器输出信号SO1是内部节点信号SN1的高/低反向，这是正向移位寄存器输入信号SIF的高/低反向。正向移位寄存器输入信号SIF的电平被移位到移位寄存器输出信号SO1。
在移位寄存器单元403a中，正向移位寄存器输入信号SIF是控制线430上的控制信号CSYNC。为了将内部节点522放电到低电压电平，在与第一评估信号EVAL1中定时脉冲相同的时间上提供控制信号CSYNC中的控制脉冲被。与来自定时信号T2的定时脉冲相一致的控制信号CSYNC中的控制脉冲启动移位寄存器402，以正向移位。
在使移位寄存器单元403a以反向移位的操作中，正向信号DIRF被设置为低电压电平而反向信号DIRR被设置为高电压电平。低电压电平正向信号DIRF关闭正向晶体管512，而高电压电平反向信号DIRR接通反向晶体管514。来自定时信号T1的定时脉冲被提供在第一预充电信号PRE1中，以通过第一预充电晶体管504将内部节点522充电到高电压电平。然后，来自定时信号T2的定时脉冲被提供给电阻器划分网络412，并且下降的电压电平T2定时脉冲在第一评估信号EVAL1中被提供。在第一评估信号EVAL1中的定时脉冲接通第一评估晶体管506。如果反向移位寄存器输入信号SIR处于高电压电平，则反向输入晶体管510被接通，并且由于反向晶体管514已经被接通，内部节点522被放电，以提供低电压电平内部节点信号SN1。内部节点522通过第一评估晶体管506、反向输入晶体管510和反向晶体管514被放电。如果反向移位寄存器输入信号SIR处于低电压电平，则反向输入晶体管510被关闭，并且内部节点522保持被充电，以提供高电压电平内部节点信号SN1。正向移位寄存器输入信号SIF控制正向输入晶体管508。然而，正向晶体管512被关闭以致于内部节点522不能通过正向输入晶体管508被放电。
来自定时信号T3的定时脉冲被提供在第二预充电信号PRE2中。第二预充电信号PRE2中的定时脉冲通过第二预充电电阻器516将移位寄存器输出线路410a充电到高电压电平。然后，来自定时信号T4的定时脉冲被提供给电阻器划分网络414，并且下降的电压电平T4定时脉冲被提供在第二评估信号EVAL2中。在第二评估信号EVAL2中的定时脉冲接通第二评估晶体管518。如果内部节点晶体管520关闭，移位寄存器输出线路410a保持被充电至高电压电平。如果内部节点晶体管520接通，则移位寄存器输出线路410a被放电到低电压电平。移位寄存器输出信号SO1是内部节点信号SN1的高/低反向，这是反向移位寄存器输入信号SIR的高/低反向。反向移位寄存器输入信号SIR的电平被移位到移位寄存器输出信号SO1。
在移位寄存器单元403a中，反向移位寄存器输入信号SIR是移位寄存器输出线路410b上的移位寄存器输出信号SO2。在移位寄存器单元403m中，反向移位寄存器输入信号SIR是控制线430上的控制信号CSYNC。为了将移位寄存器单元403m中的内部节点522放电到低电压电平，在与第一评估信号EVAL1中定时脉冲的同时，提供控制信号CSYNC中的控制脉冲。与来自定时信号T2的定时脉冲相一致的控制信号CSYNC中的启动脉冲促使移位寄存器402以反向方向移位，即从移位寄存器单元403m向移位寄存器单元403a。
在清除移位寄存器402中的移位寄存器单元403a和所有移位寄存器单元403的操作中，方向信号DIRF和DIRR被设置到低电压电平。低电压电平正向信号DIRF关闭正向晶体管512，低电压电平反向信号DIRR关闭反向晶体管514。来自定时信号T1的定时脉冲被提供在第一预充电信号PRE1中，以使内部节点522充电并且提供高电压电平内部节点信号SN1。来自定时信号T2的定时脉冲被提供作为第一评估信号EVAL1中的下降的电压电平T2定时脉冲，以接通第一评估晶体管506。正向晶体管512和反向晶体管514都被关闭，以致内部节点522不通过正向输入晶体管508或反向输入晶体管510放电。
高电压电平的内部节点信号SN1接通内部节点晶体管520。来自定时信号T3的定时脉冲被提供在第二预充电信号PRE2中，以使移位寄存器输出信号线410a和所有的移位寄存器输出信号线410充电。然后，来自定时信号T4的定时脉冲作为下降的电压电平T4定时脉冲被提供在第二评估信号EVAL2中，以接通第二评估晶体管518。移位寄存器输出线路410a通过第二评估晶体管518和内部节点晶体管520被放电，以提供低电压电平的移位寄存器输出信号SO1。还有，所有其它的移位寄存器输出线路410被放电，以提供不活动的低电压电平移位寄存器输出信号SO2-SO13。
图10B是图解方向电路404的图。方向电路404包含正向信号电路550和反向信号电路552。正向信号电路550包含第三预充电晶体管554、第三评估晶体管556和第一控制晶体管558。反向信号电路552包含第四预充电晶体管560、第四评估晶体管562和第二控制晶体管564。
第三预充电晶体管554的漏源通路的一侧和栅极被电耦合到定时信号线436。定时信号线路436提供定时信号T5到方向电路404作为第三预充电信号PRE3。第三预充电晶体管554的漏源通路的另一侧通过方向信号线路408a被电耦合到第三评估晶体管556的漏源通路的一侧。方向信号线路408a提供正向信号DIRF到移位寄存器402中每个移位寄存器单元403中的正向晶体管的栅极，例如移位寄存器单元403a中的正向晶体管512的栅极。第三评估晶体管556的栅极被电耦合到第三评估信号线428，该第三评估信号线428提供下降的电压电平T6定时信号到方向电路404。第三评估晶体管556的漏源通路的另一侧在566处被电耦合到控制晶体管558的漏源通路。控制晶体管558的漏源通路在568处还被电耦合到一个基准，例如接地。控制晶体管558的栅极被电耦合到控制线路430，以接收控制信号CSYNC。
第四预充电晶体管560的漏源通路的一侧和栅极被电耦合到定时信号线434。定时信号线路434提供定时信号T3到方向电路404作为第四预充电信号PRE4。第四预充电晶体管560的漏源通路的另一侧通过方向信号线路408b被电耦合到第四评估晶体管562的漏源通路的一侧。方向信号线路408b提供反向信号DIRR到移位寄存器402中每个移位寄存器单元403中的反向晶体管的栅极，例如移位寄存器单元403a中反向晶体管514的栅极。第四评估晶体管562的栅极被电耦合到第四评估信号线424，该第四评估信号线424提供下降的电压电平T4定时信号到方向电路404。第四评估晶体管562的漏源通路的另一侧在570处被电耦合到控制晶体管564的漏源通路。控制晶体管564的漏源通路在572处还被电耦合到一个基准，例如接地。控制晶体管564的栅极被电耦合到控制线路430，以接收控制信号CSYNC。
方向信号DIRF和DIRR在移位寄存器402中设置移位方向。如果正向信号DIRF被设置到高电压电平而反向信号DIRR被设置到低电压电平，则正向晶体管，例如正向晶体管512，被接通，而反向晶体管，例如反向晶体管514，被关闭。移位寄存器402以正向方向移位。如果正向信号DIRF被设置到低电压电平而反向信号DIRR被设置到高电压电平，则正向晶体管，例如正向晶体管512，被关闭，而反向晶体管，例如反向晶体管514，被接通。移位寄存器402以反向方向移位。方向信号DIRF和DIRR在来自定时信号T3-T6的每系列的定时脉冲期间被设置，同时移位寄存器402有效地以正向方向或者以反向方向移位。为了终止移位或者防止移位寄存器402的移位，方向信号DIRF和DIRR被设置到低电压电平。这清除了来自移位寄存器输出信号SO1-SO13的单个高电压电平信号，从而所有的移位寄存器输出信号SO1-SO13都处于低电压电平。低电压电平的移位寄存器输出信号SO1-SO13关闭所有地址晶体管对446、448……470，并且地址信号～A1，～A2，......，～A7保持处于不会启动点火单元120的高电压电平。
运行中，定时信号线路434在第四预充电信号PRE4中提供来自定时信号T3的定时脉冲到方向电路404。在第四预充电信号PRE4中的定时脉冲将反向信号线408b充电到高电压电平。来自定时信号T4的定时脉冲被提供到电阻器划分网络414，电阻器划分网络414在第四评估信号EVAL4中向方向电路404提供下降的电压电平T4定时脉冲。在第四评估信号EVAL4中的定时脉冲接通第四评估晶体管562。如果当第四评估信号EVAL4中的定时脉冲被提供给第四评估晶体管562的同时，来自控制信号CSYNC的控制脉冲被提供到控制晶体管564的栅极，则反向信号线408b放电到低电压电平。如果第四评估信号EVAL4中的定时脉冲被提供给第四评估晶体管562时，控制信号CSYNC保持处于低电压电平，则反向信号线408b保持被充电到高电压电平。
定时信号线路436在第三预充电信号PRE3中提供来自定时信号T5的定时脉冲到方向电路404。在第三预充电信号PRE3中的定时脉冲将正向信号线408a充电到高电压电平。来自定时信号T6的定时脉冲被提供给电阻器划分网络416，该电阻器划分网络416提供下降的电压电平T6定时脉冲到方向电路404的第三评估电路EVAL3。在第三评估信号EVAL3中的定时脉冲接通第三评估晶体管556。如果当第三评估信号EVAL3中的定时脉冲被提供到第三评估晶体管556的同时，来自控制信号CSYNC的控制脉冲被提供到控制晶体管558的栅极，正向信号线408a放电到低电压电平。如果当第三评估信号EVAL3中的定时脉冲被提供到第三评估晶体管556时，控制信号CSYNC保持处于低电压电平，则正向信号线408a保持被充电到高电压电平。
图11是图解在正向方向中地址生成器400的操作的时序图。定时信号T1-T6提供一系列的六个重复脉冲。每个定时信号T1-T6提供该系列定时脉冲中的一个脉冲。
在一个系列的六个脉冲中，600处的定时信号T1包含定时脉冲602，604处的定时信号T2包含定时脉冲606，608处的定时信号T3包含定时脉冲610，612处的定时信号T4包含定时脉冲614，616处的定时信号T5包含定时脉冲618，620处的定时信号T6包含定时脉冲622。624处的控制信号CSYNC包含控制脉冲，该控制脉冲设置移位寄存器402中的移位方向并启动移位寄存器402用以产生标记为625的地址信号～A1、～A2……～A7。
600处的定时信号T1的定时脉冲602在第一预充电信号PRE1中被提供给移位寄存器402。在定时脉冲602期间，每个移位寄存器单元403a-403m中的内部节点522充电以提供高电压电平内部节点信号SN1-SN13。标记为626的所有移位寄存器内部节点信号SN在628处被设置到高电压电平。高电压电平内部节点信号SN 626接通在每个移位寄存器单元403a-403m中的内部节点晶体管520。在这个实施例中，所述系列六个定时脉冲在定时脉冲602前已经被提供，并且移位寄存器402没有被启动，使得标记为630的所有移位寄存器输出信号SO被放电到低电压电平，标记为632，并且625处的所有地址信号～A1、～A2……～A7保持处于高电压电平，标记为633。
604处的定时信号T2的定时脉冲606在第一评估信号EVAL1中被提供给移位寄存器402。定时脉冲606接通每个移位寄存器单元403a-403m中的第一评估晶体管506。当控制信号CSYNC624在634处保持处于低电压电平并且所有的移位寄存器输出信号SO 630在636处保持处于低电压电平时，在每个移位寄存器单元403a-403m中的正向输入晶体管508和反向输入晶体管510关闭。非导通正向输入晶体管508和非导通反向输入晶体管510防止每个移位寄存器单元403a-403m中的内部节点522放电到低电压电平。所有移位寄存器内部节点信号SN626在638处保持处于高电压电平。
608处的定时信号T3的定时脉冲610在第二预充电信号PRE2中被提供到移位寄存器402，在第四预充电信号PRE4中被提供到方向电路404，并且被提供到逻辑阵列406中的地址线预充电晶体管438和评估阻止晶体管422a。在第二预充电信号PRE2的定时脉冲610期间，所有的移位寄存器输出信号SO 630在640处充电到高电压电平。还有，在第四预充电信号PRE4中的定时脉冲610期间，反向信号DIRR642在644处充电到高电压电平。另外，定时脉冲610在646处将所有地址信号625充电到高电压电平，并接通评估阻止晶体管422a以使逻辑评估信号LEVAL 648在650处降低到低电压电平。
612处的定时信号T4的定时脉冲614在第二预充电信号EVAL2中被提供到移位寄存器402，在第四评估信号EVAL4中被提供到方向电路404，并且被提供到逻辑阵列406中的评估阻止晶体管422b。第二评估信号EVAL2中的定时脉冲614接通每个移位寄存器单元403a-403m中的第二评估晶体管518。由于处于高电压电平的内部节点信号SN626已经接通了每个移位寄存器单元403a-403m中的内部节点晶体管520，所有的移位寄存器输出信号SO630在652处放电到低电压电平。还有，在第四评估信号EVAL4中的定时脉冲614接通第四评估晶体管562。控制信号CSYNC624在654处的控制脉冲接通控制晶体管564。由于第四评估晶体管562和控制晶体管564被接通，方向信号DIRR 642在656处被放电到低电压电平。另外，定时脉冲614接通评估阻止晶体管442b，以在658处将逻辑评估信号LEVAL 648保持在低电压电平。低电压电平的逻辑评估信号LEVAL648关闭地址评估晶体管440。
616处的定时信号T5的定时脉冲618在第三预充电信号PRE3中被提供到方向电路404，并且被提供到逻辑阵列406中的逻辑评估预充电晶体管444。在第三预充电信号PRE3中的定时脉冲618期间，正向信号DIRF 658在660处充电到高电压电平。高电压电平的正向信号DIRF 658接通每个移位寄存器单元403a-403m中的正向晶体管512，以设置移位寄存器402以正向方向移位。还有，在定时脉冲618期间，逻辑评估信号LEVAL648在662处充电到高电压电平，其接通所有的逻辑评估晶体管440。由于所有的移位寄存器输出信号SO 630处于低电压电平，所有的地址晶体管对446、448……470被关闭，并且所有的地址信号～A1、～A2……～A7在625处保持处于高电压电平。
来自定时信号T6的定时脉冲622被提供到方向电路404作为第三评估信号EVAL3。定时脉冲622接通第三评估晶体管556。因为控制信号CSYNC624在664处保持处于低电压电平，所以控制晶体管558关闭并且正向信号DIRF658保持处于高电压电平。高电压电平正向信号DIRF658和低电压电平反向信号DIRR642设置每个移位寄存器单元403a-403m以正向方向移位。
在下一个系列的六个定时脉冲中，定时脉冲666将所有的内部节点信号SN626充电到高电压电平。定时脉冲668接通每个移位寄存器单元403a-403m中的第一评估晶体管506。控制信号CSYNC624提供在670处的控制脉冲到移位寄存器单元403a中的正向输入晶体管508。由于正向晶体管512已经被接通，移位寄存器单元403a中的内部节点信号SN1放电到低电压电平，标示为672。移位寄存器输出信号SO630在674处处于低电压电平，其关闭移位寄存器单元403b-403m中的正向输入晶体管。由于正向输入晶体管关闭，移位寄存器单元403b-403m中每个其它内部节点信号SN2-SN13保持处于高电压电平，标记为676。
在定时脉冲678期间，所有的移位寄存器输出信号SO 630在680处被充电到的高电压电平，反向信号DIRR 642在682处被充电到高电压电平。另外，在定时脉冲678期间，所有地址信号～A1、～A2……～A7 625在684处被充电到高电压电平，并且逻辑评估信号LEVAL648在686处被放电到低电压电平。低电压电平的逻辑评估信号LEVAL648关闭地址评估晶体管440，其防止地址晶体管对446、448……470使地址信号～A1、～A2……～A7 625降低到低电压电平。
在定时脉冲688期间，移位寄存器输出信号SO2-SO13在690处放电到低电压电平。移位寄存器输出信号SO1保持处于高电压电平，标记为692，由于在672处内部节点信号SN1关闭移位寄存器单元403a的内部节点晶体管520。还有，定时脉冲688接通第二评估晶体管562，并且控制脉冲694接通控制晶体管564，以在696处将反向信号DIRR642放电到低电压电平。另外，定时脉冲688接通评估阻止晶体管442b，以便将逻辑评估信号LEVAL648在698处拉低到低电压电平，并保持评估晶体管440关闭。
在定时脉冲700期间，正向信号DIRF 658被维持在高电压电平，并且逻辑评估信号LEVAL648在702处被充电到高电压电平。高电压电平的逻辑评估信号LEVAL648在702处接通评估晶体管440。692处的高电平移位寄存器输出信号SO1接通地址晶体管对446a和446b，并且625处的地址信号～A1和～A2在704处被有效地拉低到低电压电平。其它移位寄存器输出信号SO2-SO13在690处被拉低到低电压电平，从而地址晶体管448、450……470被关闭并且地址信号～A3-～A7保持处于高电压电平，标记为706。625处的地址信号～A1、～A2……～A7在616处定时信号T5中的定时脉冲700期间变为有效。定时脉冲708接通第三评估晶体管556。然而，控制信号CSYNC624在710处处于低电压电平，正向信号DIRF658在712处保持处于高电压电平。
在下一个系列的六个定时脉冲中，定时脉冲714在716处将所有的内部节点信号SN626充电到高电压电平。如果每个移位寄存器单元403a-403m处的正向输入信号SIF处于高电压电平，定时脉冲718接通每个移位寄存器单元403a-403m中的第一评估晶体管506以允许节点522放电。移位寄存器单元403a处的正向输入信号SIF是控制信号CSYNC624，其在720处处于低电压电平。每个其它的移位寄存器单元403b-403m处的正向输入信号SIF是在前移位寄存器单元403的移位寄存器输出信号SO630。移位寄存器输出信号SO1在692处处于高电压电平并且是第二移位寄存器单元403b的正向输入信号SIF。移位寄存器输出信号SO2-SO23在690处都处于低电压电平。
移位寄存器单元403a和403c-403m接收低电压电平正向输入信号SIF，其关闭在每个移位寄存器单元403a和403c-403m中的正向输入晶体管508，从而内部节点信号SN1和SN3-SN13在722处保持高电平。移位寄存器单元403b接收高电压电平移位寄存器输出信号SO1作为正向输入信号SIF，其接通正向输入晶体管，以便在724处放电内部节点信号SN2。
在定时脉冲726期间，所有的移位寄存器输出信号SO630在728处被充电到高电压电平，反向信号DIRR642在730处被充电到高电压电平。还有，定时脉冲726将所有的地址信号～A1、～A2……～A7 625在732处向高电压电平充电，并且接通评估阻止晶体管442a，以便在734处将LEVAL648拉到低电压电平。
从地址信号～A1，～A2在704处被拉低到低电平的时刻直到所有地址信号～A1、～A2……～A7 625在732处被拉高到高电平，地址信号～A1、～A2……～A7625是有效的。在前系列六个定时脉冲的来自620处的定时信号T6的定时脉冲708期间，以及和在当前系列六个定时脉冲的来自600处的定时信号T1和来自604处的定时脉冲T2的定时脉冲714和718期间，地址信号～A1、～A2……～A7 625是有效的。
定时脉冲736接通每个移位寄存器单元403a-403m中的第二评估晶体管518以评估内部节点信号SN626。内部节点信号SN1和SN3-SN13在722处处于高电压电平而在738处将移位寄存器输出信号SO1和SO3-SO13放电到低电压电平。内部节点信号SN2在724处于低电压电平，其关闭移位寄存器单元403b的内部节点晶体管并在740处将移位寄存器输出信号SO2保持在高电压电平。
当第四评估晶体管562利用定时脉冲736接通，以及CSYNC624中的控制脉冲742接通控制晶体管564时，反向信号DIRR 642在744处放电到低电压电平。方向信号DIRR642和DIRF658在每个系列的六个定时脉冲期间被设置。另外，定时脉冲736接通评估阻止晶体管442b，以在746处将LEVAL 648保持在低电压电平。
在定时脉冲748期间，正向信号DIRF658在750处被维持高电压电平，并且LEVAL648在752处充电到高电压电平。在752处的高电压电平逻辑评估信号LEVAL678接通评估晶体管440。740处的高电压电平移位寄存器输出信号SO2接通向地址晶体管448a和448b，以便将地址信号～A1和～A3在754处拉低到低电压电平。其它地址信号～A2和～A4-～A7在756处被维持在高电压电平。
定时脉冲758接通第三评估晶体管556。控制信号CSYNC624在760处保持处于低电压电平，以关闭控制晶体管558和保持正向信号DIRF642处于高电压电平。
下一系列的六个定时脉冲将高电压电平移位寄存器输出信号SO2移位到下一个移位寄存器单元403c，移位寄存器单元403c提供高电压电平的移位寄存器输出信号SO3。移位随着每个系列的六个定时脉冲继续，直到每个移位寄存器输出信号SO1-SO13已经成为高电平一次。在移位寄存器输出信号SO13已经成为高电平以后，该系列的高电压电平移位寄存器输出信号SO630停止。通过在控制信号CSYNC中提供与来自604处的定时信号T2的定时脉冲相一致的控制脉冲，例如控制脉冲670，移位寄存器402能够被再启动。
在正向操作中，提供与来自612处的定时信号T4的定时脉冲相一致的控制信号CSYNC 624中的控制脉冲，以便将移位方向设置为正向方向。还有，提供与来自604处的定时信号T2的定时脉冲相一致的来自控制信号CSYNC624的控制脉冲，以通过移位寄存器输出信号SO1-SO13开始或者启动移位寄存器402移位高电压信号。
图12是图解在反向方向中地址生成器400的操作的时序图。定时信号T1-T6提供重复的系列六个脉冲。每个定时信号T1-T6提供一系列定时脉冲中的一个脉冲。在一个系列的六个脉冲中，800处的定时信号T1包含定时脉冲802，804处的定时信号T2包含定时脉冲806，808处的定时信号T3包含定时脉冲810，812处的定时信号T4包含定时脉冲814，816处的定时信号T5包含定时脉冲818，并且820处的定时信号T6包含定时脉冲822。824处的控制信号CSYNC包含控制脉冲，这些控制脉冲设置移位寄存器402中的移位方向并启动移位寄存器402用以产生地址信号～A1、～A2……～A7，标示为825。
在第一预充电信号PRE1中向移位寄存器402提供定时脉冲802。在定时脉冲802期间，每个移位寄存器单元403a-403m中的内部节点522充电，以提供相应的高电压电平内部节点信号SN1-SN13。移位寄存器内部节点信号SN826在828被设置为高电压电平。高电压电平内部节点信号SN826接通在移位寄存器单元403中的内部节点晶体管520。在这个实施例中，在定时脉冲802之前已经提供了一系列六个定时脉冲，并且没有启动移位寄存器402，从而所有移位寄存器输出信号SO830被放电到低电压电平，其标示为832，并且825处的所有地址信号～A1、～A2……～A7保持处于高电压电平，标示为833。
在第一评估信号EVAL1中向移位寄存器402提供定时脉冲806。定时脉冲806接通每个移位寄存器单元403a-403m中的第一评估晶体管506。控制信号CSYNC824在834处保持处于低电压电平并且所有移位寄存器输出信号SO830在836处保持处于低电压电平，以关闭每个移位寄存器单元403a-403m中的正向输入晶体管508和反向输入晶体管510。非导通正向和反向输入晶体管508和510防止每个移位寄存器单元403a-403m中的内部节点522放电到低电压电平。所有的移位寄存器内部节点信号SN826在838处保持处于高电压电平。
定时脉冲810在第二预充电信号PRE2中被提供到移位寄存器402，在第四预充电信号PRE4中被提供到方向电路404，并且被提供到逻辑阵列406中的地址线预充电晶体管438和评估阻止晶体管422a。在定时脉冲810期间，所有移位寄存器输出信号SO830在840处被充电到高电压电平。还有，在定时脉冲810期间，反向信号DIRR842在844处充电到高电压电平。另外，定时脉冲810将所有的地址信号825保持在高电压电平，并接通评估阻止晶体管422a以使逻辑评估信号LEVAL 848在850处降低到低电压电平。
定时脉冲814在第二预充电信号EVAL2中被提供到移位寄存器402，在第四评估信号EVAL4中被提供到方向电路404，并且被提供到逻辑阵列406中的评估阻止晶体管422b。定时脉冲814接通每个移位寄存器单元403a-403m中的第二评估晶体管518。由于处于高电压电平的内部节点信号SN826接通了每个移位寄存器单元403a-403m中的内部节点晶体管520，所有的移位寄存器输出信号SO830在852处放电到低电压电平。还有，定时脉冲814接通第四评估晶体管562，并且控制信号CSYNC824提供低电压，以关闭控制晶体管564。由于控制晶体管564被关闭，反向信号DIRR842保持被充电到高电压电平。另外，定时脉冲814接通评估阻止晶体管442b，以在858处将逻辑评估信号LEVAL848保持在低电压电平。低电压电平逻辑评估信号LEVAL848关闭地址评估晶体管440。
定时脉冲818在第三预充电信号PRE3中被提供到方向电路404并且被提供到逻辑阵列406中的逻辑评估预充电晶体管444。在定时脉冲818期间，正向信号DIRF858在860处充电到高电压电平。还有，在定时脉冲818期间，逻辑评估信号LEVAL848在662处充电到高电压电平，以便接通所有的逻辑评估晶体管440。由于所有的移位寄存器输出信号SO830处于低电压电平，所有的地址晶体管对446、448……470被关闭，并且在825处的所有地址信号～A1、～A2……～A7保持处于高电压电平。
定时脉冲822被提供到方向电路404作为第三评估信号EVAL3。定时脉冲822接通第三评估晶体管556。控制信号CSYNC824提供控制脉冲864，以接通控制晶体管558，并且正向信号DIRF858在865处被放电到低电压电平。低电压电平正向信号DIRF858和高电压电平反向信号DIRR842设置每个移位寄存器单元403a-403m以反向方向移位。
在下一个系列的六个定时脉冲中，在定时脉冲866期间，所有的内部节点信号SN826被充电到高电压电平。定时脉冲868接通每个移位寄存器单元403a-403m中的第一评估晶体管506。提供一个控制脉冲870，其可以在控制信号CSYNC中，以接通移位寄存器单元403m中的反向输入晶体管，并且由于反向晶体管被接通，内部节点信号SN13放电到低电压电平，标示为872。移位寄存器输出信号SO830在874处处于低电压电平，其关闭移位寄存器单元403a-4031中的反向输入晶体管。由于反向输入晶体管关闭，每个其它的内部节点信号SN1-SN12保持处于高电压电平，标示为876。
在定时脉冲878期间，所有的移位寄存器输出信号SO830在880处被充电到高电压电平，反向信号DIRR842在882处被维持在高电压电平。另外，定时脉冲878将所有的地址信号～A1、～A2……～A7 825在884处保持在高电压电平，并在886处将逻辑评估信号LEVAL848拉低到低电压电平。低电压电平的逻辑评估信号LEVAL848关闭地址评估晶体管440，其防止地址晶体管对446、448……470使地址信号～A1、～A2……～A7 825降低到低电压电平。
在定时脉冲888期间，移位寄存器输出信号SO1-SO12在890处被放电到低电压电平。基于872处低电压电平内部节点信号SN13，其关闭移位寄存器单元403m的内部节点晶体管520，移位寄存器输出信号SO13保持处于高电压电平。还有，定时脉冲888接通第二评估晶体管并且控制信号CSYNC824关闭控制晶体管564，以便在896处将反向信号DIRR842保持在高电压电平。另外，定时脉冲888接通评估阻止晶体管442b，以便将逻辑评估信号LEVAL848在898处保持在低电压电平并保持评估晶体管440关闭。移位寄存器输出信号SO830在定时脉冲888期间建立(settle)，从而一个移位寄存器输出信号SO13处于高电压电平，并且所有其它的移位寄存器输出信号SO1-SO12处于低电压电平。
在定时脉冲900期间，正向信号DIRF858在901处充电到高电压电平，并且逻辑评估信号LEVAL848在902处充电到高电压电平。在902处的高电压电平逻辑评估信号LEVAL848接通评估晶体管440。892处的高电压电平移位寄存器输出信号SO13接通向地址晶体管470a和470b，并且地址信号～A3和～A5被有效地拉低到低电压电平，标记为904。其它的移位寄存器输出信号SO1-SO12在890处被拉低到低电压电平，从而地址晶体管对446、448……468被关闭，并且地址信号～A1、～A2、～A4、～A6和～A7保持处于高电压电平，标记为906。地址信号～A1、～A2……～A7825在定时脉冲900期间变为有效。定时脉冲908接通第三评估晶体管556，并且控制信号CSYNC 824中的控制脉冲910接通控制晶体管558，以便将正向信号DIRF 858在912处放电到低电压。
在下一个系列的六个定时脉冲中，在定时脉冲914期间，所有的内部节点信号SN826在916处被充电到高电压电平。如果每个移位寄存器单元403a-403m处的反向输入信号SIR处于高电压电平，则定时脉冲918接通每个移位寄存器单元403a-403m中的第一评估晶体管506以便放电节点522。移位寄存器单元403m处的反向输入信号SIR是控制信号CSYNC824，其在920处处于低电压电平。每个其它的移位寄存器单元403a-4031处的反向输入信号SIR是随后移位寄存器单元403的移位寄存器输出信号SO830。移位寄存器输出信号SO13在892处处于高电压电平并且是移位寄存器单元4031的反向输入信号SIR。移位寄存器输出信号SO1-SO12在890处都处于低电压电平。移位寄存器单元403a-403k和403m具有低电压电平反向输入信号SIR，其关闭反向输入晶体管510，从而内部节点信号SN1-SN11和SN13在922处保持处于高电压电平。移位寄存器单元4031接收高电压电平移位寄存器输出信号SO13作为反向输入信号SIR，其接通反向输入晶体管以便在924处放电内部节点信号SN12。
在定时脉冲926期间，所有的移位寄存器输出信号SO830在928处被充电到高电压电平，反向信号DIRR842在930处被维持在高电压电平。还有，在定时脉冲926期间，所有的地址信号～A1、～A2……～A7 825在932处被充电到高电压电平，并且评估阻止晶体管442a被接通以便在934处将LEVAL848拉低到低电压电平。从地址信号～A3和～A5在904处被拉低，直到所有的地址信号～A1、～A2……～A7 825在932处被拉高，地址信号～A1、～A2……～A7 825是有效的。地址信号～A1、～A2……～A7825在定时脉冲908、914和918期间是有效的。
定时脉冲936接通每个移位寄存器单元403a-403m中的第二评估晶体管518以便评估内部节点信号SN826。内部节点信号SN1-SN11和SN13在922处处于高电压电平，以便在938处将移位寄存器输出信号SO1-S011和SO13放电到低电压电平。内部节点信号SN12在924处处于低电压电平，其关闭移位寄存器单元4031的内部节点晶体管并在940处将移位寄存器输出信号SO12保持在高电压电平。
还有，定时脉冲936接通第四评估晶体管562并且控制信号CSYNC 824处于低电压电平以关闭控制晶体管564，以便在944处将反向信号DIRR 842保持在低电压电平。另外，定时脉冲936接通评估阻止晶体管442b，以便在946处将逻辑评估信号LEVAL848保持在低电压电平。
在定时脉冲948期间，正向信号DIRF 858被充电到高电压电平，并且逻辑评估信号LEVAL648在952处被充电到高电压电平。在952处的高电压电平逻辑评估信号LEVAL848接通评估晶体管440。940处的高电压电平移位寄存器输出信号SO12接通向地址晶体管468a和468b以便将地址信号～A3和～A4在954处拉低到低电压电平。其它地址信号～A1、～A2和～A5-～A7在956处被维持在高电压电平。
定时脉冲958接通第三评估晶体管556。控制信号CSYNC 824中的控制脉冲960接通控制晶体管558，并且正向信号DIRF 842在962处放电到低电压电平。
下一系列六个定时脉冲将高电压电平移位寄存器输出信号SO12移位到下一个移位寄存器单元403k，移位寄存器单元403k提供高电压电平移位寄存器输出信号S011。移位随着每个系列六个定时脉冲继续，直到每个移位寄存器输出信号SO1-SO13已经成为高电平一次。在移位寄存器输出信号SO1为高电平以后，该系列高电压电平移位寄存器输出信号SO 830停止。通过提供与来自定时信号T2804的定时脉冲相一致的控制脉冲，例如控制脉冲870，移位寄存器402可以被再启动。
在反向操作中，提供与来自820处的定时信号T6的定时脉冲相一致的来自CSYNC824的控制脉冲，以便将移位方向设置为反向方向。还有，提供与来自804处的定时电平信号T2的定时脉冲相一致的来自控制电平信号CSYNC824的控制脉冲，以便通过移位寄存器输出电平信号SO1-SO13开始或者启动移位寄存器402移位高电压电平信号。
图13是图解两个地址生成器1000和1002以及六个点火组1004a-1004f的一个实施方式的框图。每个地址生成器1000和1002类似于图9的地址生成器400，点火组1004a-1004f类似于在图7中图解的点火组202a-202f。地址生成器1000通过第一地址线1006被电耦合到点火组1004a-1004c。地址线1006提供来自地址生成器1000的地址信号～A1，～A2，……～A7到每个点火组1004a-1004c。还有，地址生成器1000被电耦合到控制线1010。控制线1010接收导通控制信号CSYNC到地址生成器1000。在一个实施方式中，CSYNC信号通过一个外部控制器被提供到打印头模具，在该打印头模具上安装了两个地址发生器1000和1002以及六个点火组1004a-1004f。另外，地址生成器1000被电耦合到选择线1008a-1008f。选择线1008a-1008f类似于图7中图解的选择线212a-212f。选择线1008a-1008f导通选择信号SEL1、SEL2……SEL6到地址生成器1000和相应的点火组1004a-1004f(未示出)。
选择线1008a导通选择信号SEL1到地址生成器1000，在一个实施方式中是定时信号T3定时信号T6。选择线1008b导通选择信号SEL2到地址生成器1000，在一个实施方式中是定时信号T3定时信号T1。选择线1008c导通选择信号SEL3到地址生成器1000，在一个实施方式中是定时信号T3定时信号T2。选择线1008d导通选择信号SEL4到地址生成器1000，在一个实施方式中是定时信号T3定时信号T3。选择线1008e导通选择信号SEL5到地址生成器1000，在一个实施方式中是定时信号T3定时信号T4，并且选择线1008f导通选择信号SEL6到地址生成器1000，在一个实施方式中是定时信号T3定时信号T5。
地址生成器1002通过第二地址线路1012被电耦合到点火组1004d-1004f。地址线1012将地址信号～B1、～B2……～B7从地址生成器1002提供到每个点火组1004d-1004f。还有，地址生成器1002被电耦合到传输控制信号CSYNC到地址生成器1002的控制线1010。另外，地址生成器1002被电耦合到选择线1008a-1008f。选择线1008a-1008f导通选择信号SEL1、SEL2……SEL6到地址生成器1002和相应的点火组1004a-1004f(未示出)。
选择线1008a导通选择信号SEL1到地址生成器1002，其在一个实施方式中是定时信号T3。选择线1008b导通选择信号SEL2到地址生成器1002，其在一个实施方式中是定时信号T4。选择线1008c导通选择信号SEL3到地址生成器1002，其在一个实施方式中是定时信号T5。选择线1008d导通选择信号SEL4到地址生成器1002，其在一个实施方式中是定时信号T6。选择线1008e导通选择信号SEL5到地址生成器1002，其在一个实施方式中是定时信号T1，并且选择线1008f导通选择信号SEL6到地址生成器1002，其在一个实施方式中是定时信号T2。
选择信号SEL1、SEL2……SEL6包含一系列六个脉冲，其以以重复的系列六个脉冲重复。每个选择信号SEL1、SEL2……SEL6包含在该系列六个脉冲中的一个脉冲。在一个实施方式中，选择信号SEL1中的脉冲后面是选择信号SEL2中的脉冲，其后面是选择信号SEL3中的脉冲，其后面是选择信号SEL4中的脉冲，其后面是选择信号SEL5中的脉冲，其后面是选择信号SEL6中的脉冲。在选择信号SEL6中的脉冲之后，这个系列从选择信号SEL1中的脉冲开始重复。控制信号CSYNC包含与选择信号SEL1、SEL2……SEL6中的脉冲相一致的脉冲，以便启动地址生成器1000和1002，并设置地址生成器1000和1002中的移位方向或者地址生成，例如关于图11和12所讨论的。为了从地址生成器1000启动地址生成，控制信号CSYNC包含与定时信号T2中的定时脉冲相一致的控制脉冲，定时信号T2中的定时脉冲对应于选择信号SEL3中的定时脉冲。
地址生成器1000响应于选择信号SEL1、SEL2……SEL6和控制信号CSYNC产生地址信号～A1、～A2……～A7。地址信号～A1，～A2，……～A7通过第一地址线1006提供到点火组1004a-1004c。
在地址生成器1000中，在定时信号T6、T1和T2中的定时脉冲期间，定时信号T6、T1和T2中的定时脉冲对应于选择信号SEL1、SEL2和SEL3中的定时脉冲，地址信号～A1、～A2……～A7是有效的。控制信号CSYNC包含与定时信号T4中的定时脉冲相一致的控制脉冲，定时信号T4中的定时脉冲对应于选择信号SEL5中的定时脉冲，以便设置地址生成器1000以正向方向移位。控制信号CSYNC包含与定时信号T6中的定时脉冲相一致的控制脉冲，其中定时信号T6中的定时脉冲对应于选择信号SEL1中的定时脉冲，以便设置地址生成器1000以反向方向移位。
在选择信号SEL1、SEL2和SEL3的脉冲期间，点火组1004a-1004c接收有效的地址信号～A1、～A2……～A7。当在1004a处的点火组一(FG1)接收地址信号～A1、～A2……～A7和选择信号SEL1中的脉冲时，在选定排子群SG1中的点火单元120由点火信号FIRE1启动激活。当在1004b处的点火组二(FG2)接收地址信号～A1、～A2……～A7和选择信号SEL2中的脉冲时，在选定排子群SG2中的点火单元120由点火信号FIRE2启动激活。当在1004c处的点火组三(FG3)接收地址信号～A1、～A2……～A7和选择信号SEL3中的脉冲时，在选定排子群SG3中的点火单元120被允许利用点火信号FIRE3激活。
地址生成器1002响应于选择信号SEL1、SEL2……SEL6和控制信号CSYNC产生地址信号～B1、～B2……～B7。地址信号～B1、～B2……～B7通过第二地址线路1012被提供到点火组1004d-1004f。在地址生成器1002中，在定时信号T6、T1和T2的定时脉冲期间，其中定时信号T6、T1和T2的定时脉冲对应于选择信号SEL4、SEL5和SEL6中的定时脉冲，地址信号～B1、～B2……～B7是有效的。控制信号CSYNC包含与定时信号T4中的定时脉冲相一致的控制脉冲，其中定时信号T4中的定时脉冲对应于选择信号SEL2中的定时脉冲，以便设置地址生成器1002以正向方向移位。控制信号CSYNC包含与定时信号T6中的定时脉冲相一致的控制脉冲，其中定时信号T6中的定时脉冲对应于选择信号SEL4中的定时脉冲，以便设置地址生成器1002以反向方向移位。为了从地址生成器1002启动地址生成，控制信号CSYNC包含与定时信号T2中的定时脉冲相一致的控制脉冲，其中定时信号T2中的定时脉冲对应于选择信号SEL6中的定时脉冲。
在选择信号SEL4、SEL 5和SEL6的脉冲期间，点火组1004d-1004f接收有效的地址信号～B1、～B2……～B7。当在1004d处的点火组四(FG4)接收地址信号～B1、～B2……～B7和选择信号SEL4中的脉冲时，在选定排子群SG4中的点火单元120允许利用点火信号FIRE4激活。当在1004e处的点火组五(FG5)接收地址信号～B1、～B2……～B7和选择信号SEL5中的脉冲时，在选定排子群SG5中的点火单元120允许利用点火信号FIRE5激活。当在1004f处的点火组六(FG6)接收地址信号～B1、～B2……～B7和选择信号SEL6中的脉冲时，在选定排子群SG6中的点火单元120允许利用点火信号FIRE6激活。
在一个操作实施例中，在一个系列的六个脉冲期间，控制信号CSYNC包含与选择信号SEL2和SEL5中的定时脉冲相一致的控制脉冲，以便设置地址生成器1000和1002以正向方向移位。与选择信号SEL2中的定时脉冲相一致的控制脉冲设置地址生成器1002以正向方向移位。与选择信号SEL5中的定时脉冲相一致的控制脉冲设置地址生成器1000以正向方向移位。
在下一系列的六个脉冲中，控制信号CSYNC包含与选择信号SEL2、SEL3、SEL5和SEL6中的定时脉冲相一致的控制脉冲。与选择信号SEL2和SEL5中的定时脉冲相一致的控制脉冲在地址生成器1000和1002中将移位方向设置为正向。与选择信号SEL3和SEL6中的定时脉冲相一致的控制脉冲启动地址生成器1000和1002，用以产生地址信号～A1、～A2……～A7和～B1、～B2……～B7。与选择信号SEL3中的定时脉冲相一致的控制脉冲启动地址生成器1000，并且与选择信号SEL6中的定时脉冲相一致的控制脉冲启动地址生成器1002。
在第三系列的定时脉冲期间，地址生成器1000产生地址信号～A1、～A2……～A7，它们在选择信号SEL1、SEL2和SEL3中的定时脉冲期间是有效的。有效的地址信号～A1，～A2，……～A7用于启动激活1004a-1004c处点火组FG1、FG2和FG3中的排子群SG1、SG2和SG3中的点火单元120。在第三系列的定时脉冲期间，地址生成器1002产生地址信号～B1、～B2……～B7，它们在选择信号SEL4、SEL5和SEL6中的定时脉冲期间是有效的。有效的地址信号～B1，～B2，……～B7用于启动激活1004d-1004f处点火组FG4、FG5和FG6中的排子群SG4、SG5和SG6中的点火单元120。
在选择信号SEL1、SEL2……SEL6中的第三系列定时脉冲期间，地址信号～A1、～A2……～A7包含对应于十三个地址中的一个地址的低电压电平信号，地址信号～B1、～B2……～B7包含对应于十三个地址中的同一个地址的低电压电平信号。在来自选择信号SEL1、SEL2……SEL6的每个随后系列定时脉冲期间，地址信号～A1、～A2……～A7和地址信号～B1、～B2……～B7包含对应于十三个地址中的同一个地址的低电压电平信号。每个系列定时脉冲是地址时隙，从而在每个系列定时脉冲期间提供十三地址中之一。
在正向操作中，地址一由地址生成器1000和1002首先提供，后面是地址二以此类推直到地址十三。在地址十三以后，地址生成器1000和1002提供全部高电压电平地址信号～A1、～A2……～A7和～B1、～B2……～B7。还有，在来自选择信号SEL1、SEL2……SEL6的每个系列定时脉冲期间，提供与选择信号SEL2和SEL5中的定时脉冲相一致的控制脉冲，以便继续以正方向移位。
在另一个操作实施例中，在一个系列的六个脉冲期间，控制信号CSYNC包含与选择信号SEL1和SEL4中的定时脉冲相一致的控制脉冲，以设置地址生成器1000和1002以反向移位。与选择信号SEL1中的定时脉冲相一致的控制脉冲设置地址生成器1000以反向移位。与选择信号SEL4中的定时脉冲相一致的控制脉冲设置地址生成器1002以反向移位。
在下一系列的六个脉冲中，控制信号CSYNC包含与选择信号SEL1、SEL3、SEL4和SEL6中的定时脉冲相一致的控制脉冲。与选择信号SEL1和SEL4中的定时脉冲相一致的控制脉冲在地址生成器1000和1002中设置移位方向为反向方向。与选择信号SEL3和SEL6中的定时脉冲相一致的控制脉冲启动地址生成器1000和1002，用以产生地址信号～A1、～A2……～A7和～B1、～B2……～B7。与选择信号SEL3中的定时脉冲相一致的控制脉冲启动地址生成器1000，与选择信号SEL6中的定时脉冲相一致的控制脉冲启动地址生成器1002。
在第三系列的定时脉冲期间，地址生成器1000产生地址信号～A1、～A2……～A7，它们在选择信号SEL1、SEL2和SEL3中的定时脉冲期间是有效的。有效的地址信号～A1，～A2，……～A7用于启动激活1004a-1004c处点火组FG1、FG2和FG3中的排子群SG1、SG2和SG3中的点火单元120。在第三系列定时脉冲期间，地址生成器1002产生地址信号～B1、～B2……～B7，它们在选择信号SEL4、SEL5和SEL6中的定时脉冲期间是有效的。有效的地址信号～B1，～B2，……～B7用于启动激活1004d-1004f处点火组FG4、FG5和FG6中的排子群SG4、SG5和SG6中的点火单元120。
在反向操作中，在选择信号SEL1、SEL2……SEL6中的第三系列定时脉冲期间，地址信号～A1、～A2……～A7包含对应于十三个地址中的一个地址的低电压电平信号，地址信号～B1、～B2……～B7包含对应于十三个地址中相同的一个地址的低电压电平信号。在来自选择信号SEL1、SEL2……SEL6的每个随后系列定时脉冲期间，地址信号～A1、～A2……～A7和地址信号～B1、～B2……～B7包含对应于十三个地址中同一个地址的低电压电平信号。每个系列的定时脉冲是一个地址时隙，因此在每个系列的定时脉冲期间提供十三地址中的一个。
反向操作中，地址十三由地址生成器1000和1002首先提供，后面是地址十二以此类推直到地址一。在地址一以后，地址生成器1000和1002提供全部高电压电平的地址信号～A1、～A2……～A7和～B1、～B2……～B7。还有，在来自选择信号SEL1、SEL1……SEL6的每个系列定时脉冲期间，提供与选择信号SEL1和SEL4中的定时脉冲相一致的控制脉冲，以便继续以反向方向移位。
为了终止或者防止地址生成，控制信号CSYNC包含与选择信号SEL1、SEL2、SEL4和SEL5中的定时脉冲相一致的控制脉冲。这清除了地址生成器1000和1002中的移位寄存器，例如移位寄存器402。控制信号CSYNC中的恒定高电压电平或者一系列高电压脉冲也终止或者防止地址生成，并且控制信号CSYNC中的恒定低电压电平将不会启动地址生成器1000和1002。
图14是图解地址生成器1000和1002的正反向操作的时序图。用于以正向方向移位的控制信号是1124处的CSYNC(FWD)，而用于以反向方向移位的控制信号是1126处的CSYNC(REV)。在1128处的地址信号～A1、～A2……～A7由地址生成器1000提供并包含正向和反向的操作地址基准。在1130处的地址信号～B1、～B2……～B7由地址生成器1002提供并包含正向和反向的操作地址基准。
选择信号SEL1、SEL2……SEL6包含一个重复系列的六个脉冲。每个选择信号SEL1、SEL2……SEL6包含在该一系列六个脉冲中的一个脉冲。在重复系列六个脉冲的一个系列中，1100处的选择信号SEL1包含定时脉冲1102，1104处的选择信号SEL2包含定时脉冲1106，1108处的选择信号SEL3包含定时脉冲1110，1112处的选择信号SEL4包含定时脉冲1114，1116处的选择信号SEL5包含定时脉冲1118，并且1120处的选择信号SEL6包含定时脉冲1122。
在正向操作中，控制信号CSYNC(FWD)1124包含与1104处选择信号SEL2中的定时脉冲1106相一致的控制脉冲1132。控制脉冲1132设置地址生成器1002以正向方向移位。还有，控制信号CSYNC(FWD)1124包含与1116处选择信号SEL5中的定时脉冲1118相一致的控制脉冲1134。控制脉冲1134设置地址生成器1000以正向方向移位。
在下一个重复系列六个脉冲中，1100处的选择信号SEL1包含定时脉冲1136，1104处的选择信号SEL2包含定时脉冲1138，1108处的选择信号SEL3包含定时脉冲1140，1112处的选择信号SEL4包含定时脉冲1142，1116处的选择信号SEL5包含定时脉冲1144，并且1120处的选择信号SEL6包含定时脉冲1146。
控制信号CSYNC(FWD)1124包含与定时脉冲1138一致的控制脉冲1148以便继续设置地址生成器1002以正向移位，并包含与定时脉冲1144一致的控制脉冲1152以继续设置地址生成器1000以正向移位。还有，控制信号CSYNC(FWD)1124包含与1108处选择信号SEL3中的定时脉冲1140相一致的控制脉冲1150。控制脉冲1150启动地址生成器1000用于在1128处产生地址信号～A1、～A2……～A7。另外，控制信号CSYNC(FWD)1124包含与1120处选择信号SEL6中的定时脉冲1146相一致的控制脉冲1154。控制脉冲1154启动地址生成器1002用于在1130处产生地址信号～B1、～B2……～B7。
在下一个或者第三系列的六个脉冲中，1100处的选择信号SEL1包含定时脉冲1156，1104处的选择信号SEL2包含定时脉冲1158，1108处的选择信号SEL3包含定时脉冲1160，1112处的选择信号SEL4包含定时脉冲1162，1116处的选择信号SEL5包含定时脉冲1164，并且1120处的选择信号SEL6包含定时脉冲1166。控制信号CSYNC(FWD)1124包含与定时脉冲1158一致的控制脉冲1168以便继续设置地址生成器1002以正向移位，并包含与定时脉冲1164一致的控制脉冲1170以便继续设置地址生成器1000以正向移位。
地址生成器1000在1128处提供地址信号～A1、～A2……～A7。在启动正向操作以后，地址生成器1000和1128处的地址信号～A1、～A2……～A7在1172处提供地址一。在1120处选择信号SEL6中的定时脉冲1146期间，1172处的地址一变为有效并且保持有效直到1112处选择信号SEL4中的定时脉冲1162。在1100、1104和1108处选择信号SEL1、SEL2和SEL3中的定时脉冲1156、1158和1160期间，1172处的地址一是有效的。
地址生成器1002在1130处提供地址信号～B1、～B2……～B7。在启动正向操作以后，地址生成器1002和1130处的地址信号～B1、～A2……～A7在1174处提供地址一。在1108处选择信号SEL3中的定时脉冲1160期间，1174处的地址一变为有效并且保持有效直到1100处选择信号SEL1中的定时脉冲1176。在1112、1116和1120处选择信号SEL4、SEL5和SEL6中的定时脉冲1162、1164和1166期间，1174处的地址一是有效的。
1128处的地址信号～A1、～A2……～A7和1130处的～B1、～B2……～B7提供相同的地址，1172和1174处的地址一。地址一在以定时脉冲1156开始并以定时脉冲1166结束的所述系列六个定时脉冲期间提供，其是用于地址一的地址时隙。在下一系列的六个脉冲期间，从定时脉冲1176开始，1128处的地址信号～A1、～A2……～A7在1178处提供地址二，在1130处的地址信号～B1、～B2……～B7也提供地址二。这样，地址生成器1000和1002以正向方向提供从地址一到地址十三的地址。在地址十三之后，地址生成器1000和1002被重新启动以便以同样的方式通过有效的地址再次循环。
在反向操作中，控制信号CSYNC(REV)1126包含与1100处选择信号SEL1中的定时脉冲1102相一致的控制脉冲1180。控制脉冲1180设置地址生成器1000以反向方向移位。还有，控制信号CSYNC(REV)1126包含与1112处选择信号SEL4中的定时脉冲1114相一致的控制脉冲1182。控制脉冲1182设置地址生成器1002以反向方向移位。
控制信号CSYNC(REV)1126包含与定时脉冲1136相一致的控制脉冲1184以便继续设置地址生成器1002以反向方向移位，并包含与定时脉冲1142一致的控制脉冲1188以便继续设置地址生成器1002以反向方向移位。还有，控制信号CSYNC(REV)1126包含与1108处选择信号SEL3中的定时脉冲1140相一致的控制脉冲1186。控制脉冲1186启动地址生成器1000用于在1128处产生地址信号～A1、～A2……～A7。另外，控制信号CSYNC(REV)1126包含与1120处选择信号SEL6中的定时脉冲1146相一致的控制脉冲1190。控制脉冲1190启动地址生成器1002用于在1130处产生地址信号～B1、～B2……～B7。
控制信号CSYNC(REV)1126包含与定时脉冲1156一致的控制脉冲1192以便继续设置地址生成器1000以反向移位，并包含与定时脉冲1162一致的控制脉冲1194以便继续设置地址生成器1002以反向移位。
地址生成器1000在1128处提供地址信号～A1-～A7。在启动反向操作以后，地址生成器1000和1128处的地址信号～A1、～A2……～A7在1172处提供地址十三。1172处的地址十三在定时脉冲1146期间变为有效并保持有效直到定时脉冲1162。在1100、1104和1108处选择信号SEL1、SEL2和SEL3中的定时脉冲1156、1158和1160期间，1172处的地址十三是有效的。
地址生成器1002在1130处提供地址信号～B1、～B2……～B7。在启动反向操作以后，地址生成器1002和1130处的地址信号～B1、～B2……～B7在1174处提供地址十三。1174处的地址十三在定时脉冲1160期间变为有效并保持有效直到定时脉冲1176。在1112、1116和1120处选择信号SEL4、SEL5和SEL6中的定时脉冲1162、1164和1166期间，1174处的地址十三是有效的。
1128处的地址信号～A1、～A2……～A7和1130处的～B1、～B2……～B7提供相同的地址，1172和1174处的地址十三。地址十三在以定时脉冲1156开始并以定时脉冲1166结束的所述系列六个定时脉冲期间提供，其是用于地址十三的地址时隙。在下一系列的六个脉冲期间，从定时脉冲1176开始，1128处的地址信号～A1、～A2……～A7在1178处提供地址十二，并且1130处的地址信号～B1、～B2……～B7也提供地址十二。地址生成器1000和1002以反向方向从地址十三到地址一提供地址。在地址一以后，地址生成器1000和1002被重新启动以便再次提供有效的地址。
图15是图解在打印头模具40中触排(bank)选择地址生成器1200的一个实施方式的图。触排选择地址生成器1200是打印头模具40中控制电路的一个实施方式。触排选择地址生成器1200被配置为在八个地址信号～A1、～A2……～A8提供二十六个地址信号组合，称为地址1-26。提供小数字的地址1-13，其被称为低触排地址1-13，以启动第一组点火单元中的点火单元，其被称为低触排的点火单元。提供大数字的地址14-26，其被称为高触排地址14-26，以便启动在第二组点火单元中的点火单元，其称为高触排的点火单元。在一个实施方式中，一次八个地址信号～A1、～A2……～A8中的两个有效，以便提供二十六个地址1-26。
触排选择地址生成器1200包含低触排移位寄存器1202、高触排移位寄存器1204、低触排逻辑电路1206、高触排逻辑电路1208和方向电路1210。低触排移位寄存器1202类似于移位寄存器402(如图9所示)，并且，高触排移位寄存器1204也类似于移位寄存器402。低触排移位寄存器1202接收与移位寄存器402不同的定时信号，高触排移位寄存器1204接收与移位寄存器402不同的定时信号。低触排逻辑电路1206包含类似于逻辑电路406(如图9所示)的晶体管逻辑电路，以便提供低触排地址1-13，高触排逻辑电路1208包含类似于逻辑电路406的晶体管逻辑电路，以便提供高触排地址14-26。
低触排移位寄存器1202通过移位寄存器输出线路1212a-1212m被电耦合到低触排逻辑电路1206。移位寄存器输出线路1212a-1212m分别提供移位寄存器输出信号SO1-SO13到逻辑电路1206作为逻辑电路输入信号AI1-AI13。还有，低触排移位寄存器1202被电耦合到控制信号线路1214，控制信号线路1214提供控制信号CSYNC到低触排移位寄存器1202。另外，低触排移位寄存器1202接收触排定时信号BT1、BT4、BT5和BT6中的定时脉冲。
低触排移位寄存器1202被电耦合到定时信号线路1216，定时信号线路1216提供触排定时信号BT6到低触排移位寄存器1202作为第一预充电信号PRE1。低触排移位寄存器1202通过第一评估信号线1220被电耦合到第一电阻器划分网络1218。第一电阻器划分网络1218被电耦合到定时信号线路1222，定时信号线路1222提供触排定时信号BT1到第一电阻器划分网络1218。第一电阻器划分网络1218在第一评估信号线1220上提供一个下降的电压电平BT1定时信号到低触排移位寄存器1202作为第一评估信号EVAL1。低触排移位寄存器1202被电耦合到定时信号线路1224，定时信号线路1224提供触排定时信号BT4到低触排移位寄存器1202作为第二预充电信号PRE2，并且低触排移位寄存器1202通过第二评估信号线1228被电耦合到第二电阻器划分网络1226。第二电阻器划分网络1226被电耦合到定时信号线路1230，定时信号线路1230提供触排定时信号BT5到第二电阻器划分网络1226。第二电阻器划分网络1226通过第二评估信号线1228提供一个下降的电压电平BT5定时信号到低触排移位寄存器1202作为第二评估信号EVAL2。
高触排移位寄存器1204通过移位寄存器输出线路1232a-1232m被电耦合到高触排逻辑电路1208。移位寄存器输出线路1232a-1232m分别提供移位寄存器输出信号SO1-SO13到逻辑电路1208作为逻辑电路输入信号AI14-AI26。还有，高触排移位寄存器1204被电耦合到控制信号线路1214，其提供控制信号CSYNC到高触排移位寄存器1204。另外，高触排移位寄存器1204接收定时信号BT3、BT4、BT5和BT6中的定时脉冲。
高触排移位寄存器1204被电耦合到定时信号线路1216，定时信号线路1216提供触排定时信号BT6到高触排移位寄存器1204作为第一预充电信号PRE1。高触排移位寄存器1204通过第三评估信号线1221被电耦合到第三电阻器划分网络1227。第三电阻器划分网络1227被电耦合到定时信号线路1229，定时信号线路1229提供触排定时信号BT3到第三电阻器划分网络1227。第三电阻器划分网络1227通过第一评估信号线1221提供一个下降的电压电平BT3定时信号到高触排移位寄存器1204作为第一评估信号EVAL1。高触排移位寄存器1204被电耦合到定时信号线路1224，定时信号线路1224提供触排定时信号BT4到高触排移位寄存器1204作为第二预充电信号PRE2。高触排移位寄存器1204被电耦合到第二评估信号线1228，第二评估信号线1228提供一个下降的电压电平BT5定时信号到高触排移位寄存器1204作为第二评估信号EVAL2。
方向电路1210通过方向信号线路1240被电耦合到低触排移位寄存器1202和高触排移位寄存器1204。方向信号线路1240从方向电路1210提供方向信号DIRR和DIRF到低触排移位寄存器1202和高触排移位寄存器1204。还有，方向电路1210被电耦合到控制信号线路1214，控制信号线路1214提供控制信号CSYNC到方向电路1210。另外，方向电路1210接收定时信号BT4-BT6中的定时脉冲。
方向电路1210被电耦合到定时信号线路1224，定时信号线路1224提供定时信号BT4到方向电路1210作为第三预充电信号PRE3。方向电路1210被电耦合到第二评估信号线1228，第二评估信号线1228提供下降的电压BT5定时信号到方向电路1210作为第三评估信号EVAL3。还有，方向电路1210通过评估信号线1248被电耦合到第四电阻器划分网络1246。第四电阻器划分网络1246被电耦合到定时信号线路1216，定时信号线路1216提供触排定时信号BT6到第四电阻器划分网络1246。第四电阻器划分网络1246提供一个下降的电压BT6定时信号到方向电路1210作为第四评估信号EVAL4。
低触排逻辑电路1206分别被电耦合到移位寄存器输出线路1212a-1212m，以便接收移位寄存器输出信号SO1-SO13作为输入信号AI1-AI13。还有，低触排逻辑电路1206被电耦合到地址线1252a-1252h，以便分别提供地址信号～A1，～A2……～A8。另外，低触排逻辑电路1206被电耦合到定时信号线路1224，定时信号线路1224提供定时信号BT4到低触排逻辑电路1206作为定时信号T3，低触排逻辑电路1206被电耦合到定时信号线路1230，定时信号线路1230提供定时信号BT5到低触排逻辑电路1206作为定时信号T4，并且低触排逻辑电路1206被电耦合到定时信号线路1216，定时信号线路1216提供定时信号BT6到低触排逻辑电路1206作为定时信号T5。
高触排逻辑电路1208被电耦合到移位寄存器输出线路1232a-1232m，以便分别接收移位寄存器输出信号SO1-SO13作为输入信号AI14-AI26。还有，高触排逻辑电路1208分别被电耦合到地址线1252a-1252h，以便提供地址信号～A1，～A2……～A8。另外，高触排逻辑电路1208被电耦合到定时信号线路1224，定时信号线路1224提供定时信号BT4到高触排逻辑电路1208作为定时信号T3，高触排逻辑电路1208被电耦合到定时信号线路1230，定时信号线路1230提供定时信号BT5到高触排逻辑电路1208作为定时信号T4，并高触排逻辑电路1208被电耦合到定时信号线路1216，定时信号线路1216提供定时信号BT6到高触排逻辑电路1206作为定时信号T5。
低触排移位寄存器1202和低触排逻辑电路1206在地址信号～A1、～A2……～A8中提供低电压电平的信号，以提供十三个低触排地址1-13。低触排移位寄存器1202和低触排逻辑电路1206提供低触排地址1-13，在正向方向上从地址一到地址十三以及在反向方向上从地址十三到地址一。高触排移位寄存器1204和高触排逻辑电路1208在地址信号～A1、～A2……～A8中提供低电压电平的信号，以便提供十三个高触排地址14-26。高触排移位寄存器1204和高触排逻辑电路1208提供高触排地址14-26，在正向方向上从地址十四到地址二十六以及在反向方向上从地址二十六到地址十四。方向电路1210提供方向信号DIRF和DIRR，它们在低触排移位寄存器1202和高触排移位寄存器1204中设置正向或者反向操作。
十三个移位寄存器单元的每一个都被电耦合以便接收第一预充电信号PRE1、第一评估信号EVAL1、第二预充电信号PRE2和第二评估信号EVAL2。低触排移位寄存器1202通过接收与定时信号BT1中的定时脉冲实质上一致的控制信号CSYNC中的控制脉冲而被启动。作为响应，在SO1或者SO13处提供高电压电平信号。在每个随后系列的六个定时脉冲期间，低触排移位寄存器1202将该高电压电平信号移位到下一个移位寄存器单元403，并且高电压电平信号作为移位寄存器输出信号SO1-SO13的一个。在正向方向上，高电压电平信号从移位寄存器输出信号SO1被移位到移位寄存器输出信号SO2，以此类推，直到并包括移位寄存器输出信号SO13。在反向方向上，高电压电平信号从移位寄存器输出信号SO13被移位到移位寄存器输出信号SO12，以此类推，直到并包含包括移位寄存器输出信号SO1。在一个序列期间，在每个移位寄存器输出间信号SO1-SO13已经被设置为高电压电平之后，所有的移位寄存器输出信号SO1-SO13被设置为低电压电平。
低触排逻辑电路1206包含晶体管逻辑电路，其在地址信号～A1、～A2……～A8中提供低电压电平地址信号。低触排逻辑电路1206在低触排输入信号AI1-AI13之一处接收高电压电平信号并在地址信号～A1、～A2……～A8中提供对应的一组低电压电平地址信号。低触排输入信号AI1-AI13分别相应于低触排地址1-13。在一个实施方式中，响应于高电压电平输入信号AI1，低触排逻辑电路1206在地址信号～A1、～A2……～A8中提供两个低电压电平地址信号，例如～A1和～A2，作为低触排地址1。响应于高电压电平输入信号AI2，低触排逻辑电路1206在地址信号～A2、～A2……～A8中提供两个低电压电平地址信号，例如～A1和～A3，作为低触排地址2。这不断继续，直到低触排逻辑电路1206接收高电压电平输入信号AI13，并在地址信号～A1、～A2……～A8中提供两个低电压电平地址信号作为低触排地址13。
高触排移位寄存器1204包含十三个移位寄存器单元403，它们提供十三个移位寄存器输出信号SO1-SO13。十三个移位寄存器单元的每一个都被电耦合以便接收第一预充电信号PRE1、第一评估信号EVAL1、第二预充电信号PRE2和第二评估信号EVAL2。高触排移位寄存器1204通过接收与定时信号BT3中的定时脉冲实质上一致的控制信号CSYNC中的控制脉冲而被启动。作为响应，在SO1或者SO13处提供一个高电压电平信号。在每个随后系列的六个定时脉冲期间，高触排移位寄存器1204将所述高电压电平信号移位到下一个移位寄存器单元403和移位寄存器输出信号SO1-SO13之一。在正向方向上，所述高电压电平信号从移位寄存器输出信号SO1被移位到移位寄存器输出信号SO2，以此类推，直到并包括移位寄存器输出信号SO13。在反向方向上，高电压电平信号从移位寄存器输出信号SO13被移位到移位寄存器输出信号SO12，以此类推，直到并包括移位寄存器输出信号SO1。在每个移位寄存器输出信号SO1-SO13已经被设置为高电压电平之后，所有移位寄存器输出信号SO1-SO13被设置为低电压电平。
高触排逻辑电路1208包含晶体管逻辑电路，在地址信号～A1、～A2……～A8中提供低电压电平地址信号。高触排逻辑电路1208接收在高触排输入信号AI14-AI26之一处的高电压电平信号并在地址信号～A1、～A2……～A8中提供对应的一组低电压电平地址信号。高触排输入信号AI14-AI26分别相应于高触排地址14-26。在一个实施方式中，响应于高电压电平输入信号AI14，高触排逻辑电路1208在地址信号～A1、～A2……～A8中提供两个低电压电平地址信号作为高触排地址14。响应于高电压电平输入信号AI15，高触排逻辑电路1208在地址信号～A1、～A2……～A8中提供两个低电压电平地址信号作为高触排地址15。这不断继续，直到高触排逻辑电路1208接收高电压电平输入信号AI26，并在地址信号～A1、～A2……～A8中提供两个低电压电平地址信号作为高触排地址26。
方向信号线路1210提供方向信号DIRR和DIRF到低触排移位寄存器1202和高触排移位寄存器1204，以便设置移位方向。如果方向电路1210接收与定时信号BT5中的定时脉冲实质上一致的控制信号CSYNC中的控制脉冲，方向电路1210提供低电压把方向信号DIRR和高电压电平方向信号DIRF，以便以正向方向移位和提供地址。如果方向电路1210没有接收与定时信号BT5中的定时脉冲实质上一致的控制信号CSYNC中的控制脉冲，方向电路1210提供低电压把方向信号DIRR和高电压电平方向信号DIRR，以便以反向方向移位和提供地址。
触排定时信号BT1-BT6提供一个重复系列的六个脉冲。每个定时信号BT1-BT6提供在该系列六个脉冲中的一个脉冲，并且定时信号BT1-BT6按从定时信号BT1到定时信号BT6的顺序提供脉冲。
在低触排移位寄存器1202的正向操作中，方向电路1210接收定时信号BT4中的定时脉冲，以便将方向信号DIRR和DIRF预充电到高电压电平。方向电路1210接收与定时信号BT5中的定时脉冲实质上一致的控制信号CSYNC中的控制脉冲，以便将方向信号DIRR放电到低电压电平。高电压电平方向信号DIRF和低电压电平方向信号DIRR设置低触排移位寄存器1202和高触排移位寄存器1204以正向方向移位。操作方向在定时信号BT1-BT6中的每个系列定时脉冲期间设置。还有，在定时信号BT6中的定时脉冲期间，移位寄存器单元403中的所有内部节点SN在低触排移位寄存器1202和高触排移位寄存器1204中被预充电到高电压电平。
为了在定时信号BT1-BT6中的下一系列六个脉冲中启动低触排移位寄存器1202，提供一个与定时信号BT1中的定时脉冲基本上一致的控制信号CSYNC中的控制脉冲。在基本上与定时信号BT1中的定时脉冲一致的控制信号CSYNC中的控制脉冲期间，低触排移位寄存器1202中的内部节点SN1放电到低电压电平。低触排移位寄存器1202中的内部节点SN2-SN13保持处于高电压电平，高触排移位寄存器1204中的内部节点SN1-SN13保持处于高电压电平。高触排移位寄存器1204没有被启动。
低触排移位寄存器1202和高触排移位寄存器1204接收在定时信号BT4中的定时脉冲，在该定时脉冲期间，在低触排移位寄存器1202和高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13被预充电到高电压电平。低触排移位寄存器1202和高触排移位寄存器1204接收在定时信号BT5中的定时脉冲，在定时脉冲期间，在低触排移位寄存器1202中的移位寄存器输出信号SO2-SO13和在高触排移位寄存器1204中的移位寄存器输出信号SO1-SO13放电。低触排移位寄存器1202中的移位寄存器输出信号SO1保持处于高电压电平，同时内部节点信号SN1处于低电压电平。低触排移位寄存器1202提供高电压电平输出信号SO1到低触排逻辑电路1206。
低触排逻辑电路1206和高触排逻辑电路1208接收定时信号BT4中的定时脉冲以便预充电地址线1252a-1252h。定时信号BT5中的定时脉冲防止逻辑评估晶体管在低触排逻辑电路1206和高触排逻辑电路1208中接通。在一个实施方式中，在定时信号BT5中的定时脉冲期间，而不是在定时信号BT4中的定时脉冲期间，地址线1252a-1252h被预充电。
然后，低触排逻辑电路1206和高触排逻辑电路1208接收定时信号BT6中的定时脉冲以便接通逻辑评估晶体管。低触排逻辑电路1206分别接收一个高电压电平移位寄存器输出信号SO1作为低触排输入信号AI1和接收低电压电平移位寄存器输出信号SO2-SO13作为低触排输入信号AI2-AI13。作为响应，低触排逻辑电路1206有效地将对应于低触排地址1中的低电压电平地址信号的地址线拉低到低电压电平。高触排逻辑电路1208接收低电压电平移位寄存器输出信号SO1-SO13作为高触排输入信号AI14-AI26，并不会放电任一地址线1252a-1252h。
每个随后系列的六个定时脉冲，将该高电压电平信号从低触排移位寄存器1202中的移位寄存器输出信号SO1-SO13之一移位到相邻的一个移位寄存器输出信号SO1-SO13。低触排逻辑电路1206接收每个高电压电平输出信号SO1-SO13，并在地址信号～A1、～A2……～A8中提供相应的低触排地址1-13，从低触排地址1到低触排地址13。在移位寄存器输出信号SO13已经变成高电平之后，所有的移位寄存器输出信号SO1-SO13被设置为低电压电平，地址信号～A1、～A2……～A8保持被充电到高电压电平，除非逻辑电路被再次启动或者地址线被其它触排的逻辑电路放电。
在高触排移位寄存器1204的正向操作中，方向电路1210接收定时信号BT4中的定时脉冲，以便将方向信号DIRR和DIRF预充电到高电压电平。方向电路1210接收与定时信号BT5中的定时脉冲实质上一致的控制信号CSYNC中的控制脉冲，以便将方向信号DIRR放电到低电压电平。方向电路1210接收定时信号BT6中的定时脉冲，并且方向信号DIRR处于低电压电平，方向信号DIRF保持处于高电压电平。高电压电平方向信号DIRF和低电压电平方向信号DIRR设置低触排移位寄存器1202和高触排移位寄存器1204以正向方向移位。操作方向在定时信号BT1-BT6中的每个系列定时脉冲期间设置。还有，在定时信号BT6中的定时脉冲期间，移位寄存器单元403中的所有内部节点SN在低触排移位寄存器1202和高触排移位寄存器1204中被预充电到高电压电平。
为了在定时信号BT1-BT6中的下一系列六个脉冲中启动高触排移位寄存器1204，提供与定时信号BT3中的定时脉冲基本上一致的控制信号CSYNC中的控制脉冲。控制信号CSYNC中的控制脉冲基本上与定时信号BT3中的定时脉冲一致，在该定时脉冲期间高触排移位寄存器1202中的内部节点SN1放电到低电压电平。高触排移位寄存器1204的内部节点SN2-SN13保持处于高电压电平，低触排移位寄存器1202中的内部节点SN1-SN13保持处于高电压电平。低触排移位寄存器1202没有被启动。
低触排移位寄存器1202和高触排移位寄存器1204接收在定时信号BT4中的定时脉冲，在此定时脉冲期间，在低触排移位寄存器1202和高触排移位寄存器1204中的移位寄存器输出信号SO1-SO13被预充电到高电压电平。低触排移位寄存器1202和高触排移位寄存器1204接收在定时信号BT5中的定时脉冲，在定时脉冲期间在低触排移位寄存器1202中的所有移位寄存器输出信号SO1-SO13和在高触排移位寄存器1204中的移位寄存器输出信号SO2-SO13放电。高触排移位寄存器1204中的移位寄存器输出信号SO1保持处于高电压电平，因为内部节点信号SN1处于低电压电平。高触排移位寄存器1204提供高电压电平输出信号SO1到高触排逻辑电路1208。
低触排逻辑电路1206和高触排逻辑电路1208接收定时信号BT4中的定时脉冲以便预充电地址线1252a-1252h。定时信号BT5中的定时脉冲防止逻辑评估晶体管在低触排逻辑电路1206和高触排逻辑电路1208中接通。在一个实施方式中，在定时信号BT5中的定时脉冲期间，而不是在定时信号BT4中的定时脉冲期间，地址线1252a-1252h被预充电。
然后，低触排逻辑电路1206和高触排逻辑电路1208接收定时信号BT6中的定时脉冲以便接通逻辑评估晶体管。高触排逻辑电路1208分别接收一个高电压电平移位寄存器输出信号SO1作为高触排输入信号AI14和低电压电平移位寄存器输出信号SO2-SO13作为高触排输入信号AI15-AI26。作为响应，高触排逻辑电路1208有效地将对应于高触排地址14中的低电压电平地址信号的地址线拉低到低电压电平。低触排逻辑电路1206接收低电压电平移位寄存器输出信号SO1-SO13作为低触排输入信号AI1-AI13，并不会放电任一地址线1252a-1252h。
每个随后系列的六个脉冲，将该高电压电平信号从高触排移位寄存器1204中的移位寄存器输出信号SO1-SO13之一移位到下一个移位寄存器输出信号SO1-SO13。高触排逻辑电路1208接收每个高电压电平输出信号SO1-SO13，并在地址信号～A1、～A2……～A8中提供相应的高触排地址14-26，从高触排地址14到高触排地址26。在高触排移位寄存器1204中的移位寄存器输出信号SO13变成高电平之后，所有的移位寄存器输出信号SO1-SO13被设置为低电压电平，地址信号～A1、～A2……～A8保持被充电到高电压电平，除非逻辑电路被再次启动或者地址线被其它触排的逻辑电路放电。
在低触排移位寄存器1202的反向操作中，在定时信号BT1-BT6中的一个系列六个脉冲中，方向电路1210接收定时信号BT4中的定时脉冲，以便将方向信号DIRR和DIRF预充电到高电压电平。方向电路1210接收与定时信号BT5中的定时脉冲实质上一致的低电压电平控制信号CSYNC，以便将方向信号DIRR保持在高电压电平。方向电路1210接收定时信号BT6中的定时脉冲，并且方向信号DIRR处于高电压电平，然后方向信号DIRF放电到低电压电平。低电压电平方向信号DIRF和高电压电平方向信号DIRR设置低触排移位寄存器1202和高触排移位寄存器1204以反向方向移位。操作方向在定时信号BT1-BT6中的每个系列定时脉冲期间设置。还有，在定时信号BT6中的定时脉冲期间中，在低触排移位寄存器1202和高触排移位寄存器1204中的移位寄存器单元403中的所有内部节点SN被预充电到高电压电平。
为了在定时信号BT1-BT6中的下一系列六个脉冲中启动低触排移位寄存器1202，在控制信号CSYNC中的控制脉冲被提供与定时信号BT1中的定时脉冲基本上一致。控制信号CSYNC中的控制脉冲基本上与定时信号BT1中的定时脉冲一致，低触排移位寄存器1202中的内部节点SN13放电到低电压电平。低触排移位寄存器1202的内部节点SN1-SN12保持处于高电压电平，高触排移位寄存器1204中的内部节点SN1-SN13保持处于高电压电平。高触排移位寄存器1204没有被启动。
低触排移位寄存器1202和高触排移位寄存器1204接收在定时信号BT4中的定时脉冲，在此定时脉冲期间，在低触排移位寄存器1202和高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13预充电到高电压电平。低触排移位寄存器1202和高触排移位寄存器1204接收在定时信号BT5中的定时脉冲，在此定时脉冲期间，在低触排移位寄存器1202中的移位寄存器输出信号SO1-SO12和在高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13放电。低触排寄存器1202中的移位寄存器输出信号SO13保持处于高电压电平，因为内部节点信号SN13处于低电压电平。低触排移位寄存器1202提供高电压电平输出信号SO13到低触排逻辑电路1206。
低触排逻辑电路1206和高触排逻辑电路1208接收定时信号BT4中的定时脉冲以便预充电地址线1252a-1252h。定时信号BT5中的定时脉冲防止逻辑评估晶体管在低触排逻辑电路1206和高触排逻辑电路1208中接通。在一个实施方式中，在定时信号BT5中的定时脉冲期间，而不是在定时信号BT4中的定时脉冲期间，地址线1252a-1252h被预充电。
然后，低触排逻辑电路1206和高触排逻辑电路1208接收定时信号BT6中的定时脉冲以便接通逻辑评估晶体管。低触排逻辑电路1206分别接收一个高电压电平移位寄存器输出信号SO13作为低触排输入信号AI13和接收低电压电平移位寄存器输出信号SO1-SO12作为低触排输入信号AI1-AI12。作为响应，低触排逻辑电路1206有效地将对应于低触排地址13中的低电压电平地址信号的地址线拉低到低电压电平。高触排逻辑电路1208接收低电压电平移位寄存器输出信号SO1-SO13作为高触排输入信号AI14-AI26，并不会放电任一地址线1252a-1252h。
每个随后系列的六个定时脉冲，将该高电压电平信号从低触排移位寄存器1202中的一个移位寄存器输出信号SO1-SO13移位到下一个移位寄存器输出信号SO1-SO13。低触排逻辑电路1206接收每个高电压电平输出信号SO1-SO13，并在地址信号～A1、～A2……～A8中提供相应的低触排地址1-13，从低触排地址13到低触排地址1。在移位寄存器输出信号SO1已经变成高电平之后，所有的移位寄存器输出信号SO1-SO13被设置为低电压电平，地址信号～A1、～A2……～A8保持被充电到高电压电平，除非逻辑电路被再次启动或者地址线被其它触排的逻辑电路放电。
在高触排移位寄存器1204的反向操作中，在定时信号BT1-BT6中的一个系列六个脉冲中，方向电路1210接收定时信号BT4中的定时脉冲，以便将方向信号DIRR和DIRF预充电到高电压电平。方向电路1210接收低电压电平的控制信号CSYNC，其与定时信号BT5中的定时脉冲实质上一致，以便将方向信号DIRR保持在高电压电平。方向电路1210接收定时信号BT6中的定时脉冲，并且方向信号DIRR处于低电压电平，方向信号DIRF放电到低电压电平。低电压电平方向信号DIRF和高电压电平方向信号DIRR设置低触排移位寄存器1202和高触排移位寄存器1204以反向方向移位。操作方向在定时信号BT1-BT6中的每个系列定时脉冲期间设置。还有，在定时信号BT6中的定时脉冲期间，低触排移位寄存器1202和高触排移位寄存器1204中的移位寄存器单元403中的所有内部节点SN被预充电到高电压电平。
为了在定时信号BT1-BT6中的下一系列六个脉冲中启动高触排移位寄存器1204，与定时信号BT3中的定时脉冲基本上一致的在控制信号CSYNC中的控制脉冲被提供。控制信号CSYNC中的控制脉冲基本上与定时信号BT3中的定时脉冲一致，高触排移位寄存器1204中的内部节点SN13放电到低电压电平。高触排移位寄存器1204中的内部节点SN1-SN12保持处于高电压电平，低触排移位寄存器1202中的内部节点SN1-SN13保持处于高电压电平。低触排移位寄存器1202没有被启动。
低触排移位寄存器1202和高触排移位寄存器1204接收在定时信号BT4中的定时脉冲，在此定时脉冲期间，低触排移位寄存器1202和高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13放电到高电压电平。低触排移位寄存器1202和高触排移位寄存器1204接收在定时信号BT5中的定时脉冲，在低触排移位寄存器1202中的所有移位寄存器输出信号SO1-SO13和在高触排移位寄存器1204中的移位寄存器输出信号SO1-SO12放电。高触排寄存器1204中的移位寄存器输出信号SO13保持处于高电压电平，因为内部节点信号SN13处于低电压电平。高触排移位寄存器1204提供高电压电平输出信号SO13到高触排逻辑电路1208。
低触排逻辑电路1206和高触排逻辑电路1208接收定时信号BT4中的定时脉冲以便预充电地址线1252a-1252h。定时信号BT5中的定时脉冲防止逻辑评估晶体管在低触排逻辑电路1206和高触排逻辑电路1208中接通。在一个实施方式中，在定时信号BT5中的定时脉冲期间，而不是在定时信号BT4中的定时脉冲期间，地址线1252a-1252h被预充电。
然后，低触排逻辑电路1206和高触排逻辑电路1208接收定时信号BT6中的定时脉冲以便接通逻辑评估晶体管。高触排逻辑电路1208分别接收一个高电压电平移位寄存器输出信号SO13作为高触排输入信号AI26和低电压电平移位寄存器输出信号SO1-SO12作为高触排输入信号AI14-AI25。作为响应，高触排逻辑电路1208有效地将对应于高触排地址26中的低电压电平地址信号的地址线拉低到低电压电平。低触排逻辑电路1206接收低电压电平移位寄存器输出信号SO1-SO13作为低触排输入信号AI1-AI13，并不会放电任一地址线1252a-1252h。
每个随后系列的六个定时脉冲，将该高电压电平信号从高触排移位寄存器1204中的一个移位寄存器输出信号SO1-SO13移位到下一个移位寄存器输出信号SO1-SO13。高触排逻辑电路1208接收每个高电压电平输出信号SO1-SO13，并在地址信号～A1、～A2……～A8中提供相应的高触排地址14-26，从高触排地址26到高触排地址14。在高触排移位寄存器1204中的移位寄存器输出信号SO1变成高电平之后，所有的移位寄存器输出信号SO1-SO13被设置为低电压电平，地址信号～A1、～A2……～A8保持被充电到高电压电平，除非逻辑电路被再次启动或者地址线被其它触排的逻辑电路放电。
在运行中，低触排移位寄存器1202独立于高触排移位寄存器1204启动，以便在地址信号～A1、～A2……～A8中以正向或者反向方向提供低触排地址1-13，并且高触排移位寄存器1204独立于低触排移位寄存器1202启动，以便在地址信号～A1、～A2……～A8中以正向或者反向方向提供高触排地址14-26。还有，低触排移位寄存器1202可以被一次接一次地启动，以便在地址信号～A1、～A2……～A8中重复地产生低触排地址1-13，并且高触排移位寄存器1204可以被一次接一次地启动，以便在地址信号～A1、～A2……～A8中重复地产生高触排地址14-26。另外，可以启动低触排移位寄存器1202来产生低触排地址1-13，在其后面可以启动高触排移位寄存器1204以产生高触排地址14-26，或者反之亦然。
应该注意的是，在某些实施方式中，低触排移位寄存器1202和低触排逻辑电路1206，以及高触排移位寄存器1204和高触排逻辑电路1208，在打印头模具40上互相靠近设置。在其它实施方式中，低触排移位寄存器1202和低触排逻辑电路1206，以及高触排移位寄存器1204和高触排逻辑电路1208，在打印头模具40上没有互相靠近设置。在这些后面的实施方式中，提供两个方向电路1210，一个靠近低触排移位寄存器1202和低触排逻辑电路1206，以及高触排移位寄存器1204和高触排逻辑电路1208中的每一个。
图16是图解方向电路1210的图。方向电路1210包含反向信号级1260和正向信号级1262。反向信号级1260包含预充电晶体管1264、评估晶体管1266、和控制器晶体管1268。正向信号级1262包含预充电晶体管1270、评估晶体管1272和控制器晶体管1274。
预充电晶体管1264的漏源通路的一侧和栅极被电耦合到定时信号线1224。定时信号线路1224提供定时信号BT4到方向电路1210作为第三预充电信号PRE3。预充电晶体管1264的漏源通路的另一侧经由方向信号线路1240b被电耦合到评估晶体管1266的漏源通路的一侧。方向信号线路1240b提供反向信号DIRF到低触排移位寄存器1202和高触排移位寄存器1204中各移位寄存单元中反向晶体管的栅极。评估晶体管1266的栅极被电耦合到评估信号线1228，其提供下降的电压电平BT5定时信号到方向电路1210作为第三评估信号EVAL3。评估晶体管1266的漏源通路的另一侧在1276处被电耦合到控制晶体管1268的漏源通路。控制晶体管1268的漏源通路在1278处还被电耦合到一个基准，例如接地。控制晶体管1268的栅极被电耦合到控制线路1214以便接收控制信号CSYNC。
预充电晶体管1270的漏源通路的一侧和栅极被电耦合到定时信号线1224。预充电晶体管1270的漏源通路的另一侧经由方向信号线路1240a被电耦合到评估晶体管1272的漏源通路的一侧。方向信号线路1240a提供正向信号DIRF到低触排移位寄存器1202和高触排移位寄存器1204的每个移位寄存器中的正向晶体管的栅极。评估晶体管1272的栅极被电耦合到评估信号线1248，其提供下降的电压电平BT6定时信号到方向电路1210作为第四评估信号EVAL4。评估晶体管1272的漏源通路的另一侧在1280处被电耦合到控制晶体管1274的漏源通路。控制晶体管1274的漏源通路在1282处还被电耦合到一个基准，例如接地。控制晶体管1274的栅极被电耦合到方向信号线路1240b以便接收反向信号DIRR。
方向信号DIRF和DIRR设置低触排移位寄存器1202和高触排移位寄存器1204中的移位方向。如果正向信号DIRF被设置为高电压电平而反向信号DIRR被设置为低电压电平，则诸如正向晶体管512之类的正向晶体管被接通，而诸如反向晶体管514之类的反向晶体管被关闭。低触排移位寄存器1202和高触排移位寄存器1204以正向方向移位。如果正向信号DIRF被设置为低电压电平而反向信号DIRR被设置为高电压电平，则诸如正向晶体管512之类的正向晶体管被关闭，而诸如反向晶体管514之类的反向晶体管被接通。低触排移位寄存器1202和高触排移位寄存器1204以反向方向移位。方向信号DIRF和DIRR在在定时信号BT4、BT5和BT6中定时脉冲期间被设置。
在运行中，定时信号线路1224在第三预充电信号PRE3中提供定时信号BT4中的定时脉冲到方向电路1210。在第三预充电信号PRE3中的定时脉冲期间，正向信号线1240a和反向信号线1240b充电到高电压电平。向电阻器划分网络1226提供定时信号BT5中的定时脉冲，阻器划分网络1226在第三评估信号EVAL3中提供一个下降的电压电平BT5定时脉冲到方向电路1210。在第三评估信号EVAL3中的定时脉冲接通第三评估晶体管1266。如果在向评估晶体管1266提供第三评估信号EVAL3中的定时脉冲的同时，向控制晶体管1268的栅极提供控制信号CSYNC中的控制脉冲，则反向信号线1240b放电到低电压电平。如果在向评估晶体管1266提供第三评估信号EVAL3中的定时脉冲时，控制信号CSYNC保持处于低电压电平，则反向信号线1240b保持充电在高电压电平。
向电阻器划分网络1246提供定时信号BT6中的定时脉冲，电阻器划分网络1246提供一个下降的电压电平BT6定时脉冲到方向电路1210的第四评估信号EVAL4中。在第四评估信号EVAL4中的定时脉冲接通第四评估晶体管1272。如果反向信号DIRR处于高电压电平，则正向信号线1240a放电到低电压电平。如果反向信号DIRR处于低电压电平，则正向信号线1240a保持被充电至高电压电平。
图17是图解在正向方向中触排选择地址生成器1200的操作的时序图。定时信号BT1-BT6提供一系列的六个脉冲，它们以一个重复系列的六个脉冲重复。每个定时信号BT1-BT6提供该系列定时脉冲中的一个脉冲。
在一个系列的六个脉冲中，1300处的定时信号BT1包含定时脉冲1302，1304处的定时信号BT2包含定时脉冲1306，1308处的定时信号BT3包含定时脉冲1310，1312处的定时信号BT4包含定时脉冲1314，1316处的定时信号BT5包含定时脉冲1318并且在1320处的定时信号BT6包含定时脉冲1322。在1324处的控制信号CSYNC包含控制脉冲，所述控制脉冲设置触排选择地址生成器1200中的移位方向并启动低触排移位寄存器1202和高触排移位寄存器1204以便产生地址1-26。
开始时，低触排移位寄存器1202和高触排移位寄存器1204都不移位，并且方向电路1210还没有被控制信号CSYNC 1324中的控制脉冲设置。在1326处的反向信号DIRR已经被充电到接通控制晶体管1274的高电压电平，，所述控制晶体管1274之前预先放电正向信号DIRF 1328到低电压电平。低触排移位寄存器1202和高触排移位寄存器1204中的移位寄存器单元中1330处的内部节点信号SN保持被充电到高电压电平，它们将在1332处的所有移位寄存器输出信号SO放电到低电压电平。低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估信号LEVAL1334从1320处定时信号BT6中的在先脉冲开始保持被充电到高电压电平。还有，由于移位寄存器输出信号SO1332处于低电压电平，在1336处的地址信号～A1、～A2……～A8保持被充电到高电压电平，除非逻辑电路被再次启动或者地址线被其它触排的逻辑电路放电。
在1300处的定时信号BT1中的定时脉冲1302在第一评估信号EVAL1中向低触排移位寄存器1202提供。定时脉冲1302接通低触排移位寄存器1202中移位寄存器单元中的每个第一评估晶体管。控制信号CSYNC1324保持处于低电压电平并且所有的移位寄存器输出信号SO1332处于低电压电平，其关闭了低触排移位寄存器1202和高触排移位寄存器1204的移位寄存器单元中的每个正向输入晶体管和每个反向输入晶体管。非导通的正反向输入晶体管防止低触排移位寄存器1202和高触排移位寄存器1204的移位寄存器单元中的内部节点信号SN1330放电到低电压电平。所有的移位寄存器内部节点信号SN1330保持处于高电压电平。1304处定时信号BT2中的定时脉冲1306没有提供给触排选择地址生成器1200，并且在定时脉冲1306期间每个信号保持不改变。
然后，在第一评估信号EVAL1中向高触排移位寄存器1204提供1308处定时信号BT3中的定时脉冲1310，以便接通高触排移位寄存器1204中的每个第一评估晶体管。控制信号CSYNC1324保持处于低电压电平并且所有的移位寄存器输出信号SO1332处于低电压电平，其关闭了低触排移位寄存器1202和高触排移位寄存器1204中移位寄存器单元中的每个正向输入晶体管和每个反向输入晶体管。非导通的正反向输入晶体管防止低触排移位寄存器1202和高触排移位寄存器1204的移位寄存器单元中的内部节点信号SN1330放电到低电压电平。所有的移位寄存器内部节点信号SN1330保持处于高电压电平。
1312处定时信号BT4中的定时脉冲1314在第二预充电信号PRE2中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第三充电信号PRE3中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208。在第二预充电信号PRE2中的定时脉冲1314期间，低触排移位寄存器1202和高触排移位寄存器1204中所有的移位寄存器输出信号SO1332在1338处充电到高电压电平。还有，在第三预充电信号PRE3中的定时脉冲1314期间，正向信号DIRF1328在1340处充电到高电压电平，并将反向信号DIRR1326保持在高电压电平。定时脉冲1314被提供到低触排逻辑电路1206和高触排逻辑电路1208中的每条地址线预充电晶体管和评估阻止晶体管。定时脉冲1314在1336处将地址信号～A1、～A2……～A8保持在高电压电平并接通评估阻止晶体管，以便在1342处将逻辑评估信号LEVAL1334拉低到低电压电平。
1316处定时信号BT5中的定时脉冲1318在第二评估信号EVAL2中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第三评估信号EVAL3中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208。第二评估信号EVAL2中的定时脉冲1318接通低触排移位寄存器1202和高触排移位寄存器1204的移位寄存器单元中的每个第二评估晶体管。由于内部节点信号SN1330处于高电压电平以接通低触排移位寄存器1202和高触排移位寄存器1204的移位寄存器单元中的每个内部节点晶体管，所有移位寄存器输出信号SO1332在1344处放电到低电压电平。还有，在第三评估信号EVAL3中的定时脉冲1318接通第三评估晶体管1266。在控制信号CSYNC1324中的控制脉冲1346接通控制晶体管1268。由于第四评估晶体管1266和控制晶体管1268被接通，方向信号DIRR1326在1348处被放电到低电压电平。定时脉冲1318被提供到低触排逻辑电路1206和高触排逻辑电路1208中的每个评估阻止晶体管。定时脉冲1318接通每个评估阻止晶体管以便将逻辑评估信号LEVAL1334保持在低电压电平。低电压电平的逻辑评估信号LEVAL1334关闭地址评估晶体管。
1320处定时信号BT6中的定时脉冲1322在第一预充电信号PRE1中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第四评估信号EVAL4中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估预充电晶体管。在第一预充电信号PRE1中的定时脉冲1322将低触排移位寄存器1202和高触排移位寄存器1204中的所有内部节点信号SN1330保持在高电压电平。在第四评估信号EVAL4中的定时脉冲1322接通方向电路1210中的评估晶体管1272。低电压电平反向信号DIRR1326关闭控制晶体管1274。由于控制晶体管1274被关闭，方向信号DIRR1328保持充电到高电压电平。在此期间，每个逻辑评估信号LEVAL1334中的定时脉冲1322在1350处在低触排逻辑电路1206和高触排逻辑电路1208中充电到高电压电平。由于所有的移位寄存器输出信号SO1332处于低电压电平，低触排逻辑电路1206和高触排逻辑电路1208中所有的地址晶体管对被关闭，并且地址信号～A1、～A2……～A8保持处于高电压电平。高电压电平正向信号DIRF1328和低电压电平反向信号DIRF1326设置低触排移位寄存器1202和高触排移位寄存器1204以正向方向移位。
在下一个系列的六个定时脉冲中，1300处的定时信号BT1包含定时脉冲1352，1304处的定时信号BT2包含定时脉冲1354，1308处的定时信号BT3包含定时脉冲1356，1312处的定时信号BT4包含定时脉冲1358，1316处的定时信号BT5包含定时脉冲1396，并且在1320处的定时信号BT6包含定时脉冲1362。
定时脉冲1352接通低触排移位寄存器1202中移位寄存器单元中的每个第一评估晶体管。控制信号CSYNC1324中在1364处的控制脉冲接通低触排移位寄存器1202和高触排移位寄存器1204的第一移位寄存器单元中的每个正向输入晶体管。还有，正向晶体管由正向信号DIRF1328被接通。由于低触排移位寄存器1202中的第一评估晶体管被接通，第一移位寄存器单元中的正向输入晶体管被接通，并且正向晶体管被接通，低触排移位寄存器1202中第一移位寄存器单元中的内部节点信号SN1放电到低电压电平，标记为1366。
高触排移位寄存器1204中移位寄存器单元中的第一评估晶体管没有通过定时脉冲1352被接通，并且高触排移位寄存器1204中所有的内部节点信号SN1330保持处于高电压电平。还有，移位寄存器输出信号SO1332处于低电压电平，其关闭在所有其它的移位寄存器单元中的正向输入晶体管。由于正向输入晶体管关闭，低触排移位寄存器1202中每个其它的内部节点信号SN2-SN13保持处于高电压电平。1304处定时信号BT2中的定时脉冲1354没有提供给触排选择地址生成器1200，并且在定时脉冲1354期间每个信号保持不改变。
然后，在第一评估信号EVAL1中向高触排移位寄存器1204提供1308处定时信号BT3中的定时脉冲1356，以便接通高触排移位寄存器1204中的每个第一评估晶体管。控制信号CSYNC1324保持处于低电压电平并且高触排移位寄存器1204中的移位寄存器输出信号SO1332处于低电压电平，其关闭了高触排移位寄存器1204中的每个正向输入晶体管和每个反向输入晶体管。非导通的正反向输入晶体管防止高触排移位寄存器1204中的内部节点信号SN1330放电到低电压电平。高触排移位寄存器1204中的所有的移位寄存器内部节点信号SN1330保持在高电压电平。
在1312处定时信号BT4中的定时脉冲1358期间，所有移位寄存器输出信号SO1332在1368处充电到高电压电平。还有，在定时脉冲1358期间，反向信号DIRR1326在1370处充电到高电压电平，并将正向信号DIRF 1328保持在高电压电平。另外，定时脉冲1358将所有的地址信号～A1、～A2……～A8 1336保持在高电压电平，并在1372处将逻辑评估信号LEVAL1334拉低到低电压电平。低电压电平逻辑评估信号LEVAL1334关闭地址评估晶体管，以防止地址晶体管将地址信号～A1、～A2……～A8 1336拉低到低电压电平。
1316处定时信号BT5中的定时脉冲1360接通低触排移位寄存器1202和高触排移位寄存器1204中的第二评估晶体管。由于低触排移位寄存器1202中的内部节点信号SN2-SN13处于高电压电平，并且由于高触排移位寄存器1204中的内部节点信号SN1-SN13处于高电压电平，在定时脉冲1360期间，低触排移位寄存器1202中的移位寄存器输出信号SO2-SO13和高触排移位寄存器1204中的移位寄存器输出信号SO1-SO13在1374处放电到低电压电平。由于低触排移位寄存器1202中的内部节点信号SN1处于低电压电平，低触排移位寄存器1202中的移位寄存器输出信号SO1保持处于高电压，标记为1376。
定时脉冲1360还接通评估晶体管1266，并且控制信号CSYNC1324中的控制脉冲1378接通控制晶体管1268，以便在1380处将反向信号DIRR1326放电到低电压电平。另外，定时脉冲1360接通评估低触排逻辑电路1206和高触排逻辑电路1208中的评估阻止晶体管，以便将逻辑评估信号LEVAL1334保持在关闭评估晶体管的低电压电平。移位寄存器输出信号SO1332在定时脉冲1360期间建立，从而低触排移位寄存器1202中的一个移位寄存器输出信号SO1建立到高电压电平，并且低触排移位寄存器1202中的所有其它移位寄存器输出信号SO2-SO13和高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13建立到低电压电平。
1320处定时信号BT6中的定时脉冲1362在第一预充电信号PRE1中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第四评估信号EVAL4中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估预充电晶体管。在第一预充电信号PRE1中的定时脉冲1362期间，低触排移位寄存器1202中的内部节点信号SN1在1382处充电到高电压电平，并且将低触排移位寄存器1202和高触排移位寄存器1204中的所有其它内部节点信号SN1330保持在高电压电平。在第四评估信号EVAL4中的定时脉冲1362接通方向电路1210中的评估晶体管1272。低电压电平反向信号DIRR1326关闭控制晶体管1274，并且方向信号DIRF1328保持被充电到高电压电平。还有，在定时脉冲1362期间，在低触排逻辑电路1206和高触排逻辑电路1208中的每个逻辑评估信号LEVAL1334在1384处充电到高电压电平。低触排移位寄存器1202中的高电平移位寄存器输出信号SO1被接收作为低触排逻辑电路1206中的输入信号AI1。高电压电平输入信号AI1接通低触排逻辑电路1206中的地址晶体管，以便有效地拉低地址信号～A1、～A2……～A8中的地址信号，以便在1386处提供低触排地址1。低触排移位寄存器1202中的其它移位寄存器输出信号SO2-SO13和高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13处于低电压电平，它们关闭低触排逻辑电路1206和高触排逻辑电路1208中的地址晶体管以不使地址信号～A1、～A2……～A8放电。地址信号～A1、～A2……～A8在定时脉冲1362期间建立为有效值。
在下一个系列的六个定时脉冲中，1300处的定时信号BT1包含定时脉冲1388，1304处的定时信号BT2包含定时脉冲1390，1308处的定时信号BT3包含定时脉冲1392，1312处的定时信号BT4包含定时脉冲1394，1316处的定时信号BT5包含定时脉冲1396并且在1320处的定时信号BT6包含定时脉冲1398。
定时脉冲1388接通低触排移位寄存器1202中移位寄存器单元中的每个第一评估晶体管，以便评估低触排移位寄存器1202中移位寄存器单元中的每个正向输入信号SIF(在图10A中示出)。第一移位寄存器单元的正向输入信号SIF是控制信号CSYNC1324，其处于低电压电平。每个其它的移位寄存器单元处的正向输入信号SIF是在前移位寄存器输出信号SO1332。低触排移位寄存器1202中的移位寄存器输出信号SO1处于高电压电平，并且是低触排移位寄存器1202中第二移位寄存器单元的正向输入信号SIF。
低触排移位寄存器1202中的移位寄存器输出信号SO1接通低触排移位寄存器1202中第二移位寄存器单元中的正向输入晶体管。还有，正向晶体管通过正向信号DIRF1328被接通。由于低触排移位寄存器1202中的第一评估晶体管被接通，第二移位寄存器单元中的正向输入晶体管被接通，并且正向晶体管被接通，在低触排移位寄存器1202中第二移位寄存器单元中的内部节点信号SN2放电到低电压电平，标记为1400。
高触排移位寄存器1204中移位寄存器单元中的第一评估晶体管没有通过定时脉冲1388被接通，并且高触排移位寄存器1204中所有的内部节点信号SN1330保持处于高电压电平。还有，控制信号CSYNC1324和低触排移位寄存器1202中的移位寄存器输出信号SO2-SO13处于低电压电平，其关闭了低触排移位寄存器1202的其它移位寄存器单元中的正向输入晶体管。由于正向输入晶体管关闭，低触排移位寄存器1202中每个其它的内部节点信号SN1和SN3-SN13保持处于高电压电平。没有向触排选择地址生成器1200提供定时信号BT2中的定时脉冲1390，并且在定时脉冲1390期间每个信号保持不改变。
然后，在第一评估信号EVAL1中向高触排移位寄存器1204提供1308处的定时信号BT3中的定时脉冲1392，以接通高触排移位寄存器1204中的每个第一评估晶体管。控制信号CSYNC1324保持处于低电压电平并且高触排移位寄存器1204中的移位寄存器输出信号SO1332处于低电压电平，其关闭了高触排移位寄存器1204中的每个正向输入晶体管和每个反向输入晶体管。非导通的正反向输入晶体管防止高触排移位寄存器1204中的内部节点信号SN1330放电到低电压电平。高触排移位寄存器1204中的所有的移位寄存器内部节点信号SN1330保持在高电压电平。
在1312处的定时信号BT4中的定时脉冲1394期间，移位寄存器输出信号SO1332在1402处被充电和/或被维持在高电压电平。还有，在定时脉冲1394期间，反向信号DIRR1326在1404处充电到高电压电平，并且正向信号DIRF1328被保持在高电压电平。另外，在定时脉冲1394期间，地址信号～A1、～A2……～A8 1336在1406处被充电和/或被保持在高电压电平，并在1408处将逻辑评估信号LEVAL1334拉低到低电压电平。低电压电平逻辑评估信号LEVAL1334关闭地址评估晶体管，以防止地址晶体管将地址信号～A1、～A2……～A8 1336拉低到低电压电平。地址信号～A1、～A2……A81336中的低触排地址1地址信号在定时脉冲1388、1390和1392期间是有效的。
1316处的定时信号BT5中的定时脉冲1396接通低触排移位寄存器1202和高触排移位寄存器1204中的第二评估晶体管。由于低触排移位寄存器1202中的内部节点信号SN1和SN3-SN13处于高电压电平，并且由于高触排移位寄存器1204中的内部节点信号SN1-SN13处于高电压电平，定时脉冲1396将低触排移位寄存器1202中的移位寄存器输出信号SO1和SO3-SO13以及高触排移位寄存器1204中的移位寄存器输出信号SO1-SO13在1410处放电到低电压电平。由于低触排移位寄存器1202中的内部节点信号SN2处于低电压电平，低触排移位寄存器1202中的移位寄存器输出信号SO2保持处于高电压，标示为1412。
定时脉冲1396还接通评估晶体管1266，并且控制信号CSYNC1324中的控制脉冲1414接通控制晶体管1268，以便在1416处将反向信号DIRR1326放电到低电压电平。另外，定时脉冲1360接通低触排逻辑电路1206和高触排逻辑电路1208中的评估阻止晶体管，以便将逻辑评估信号LEVAL1334保持在关闭评估晶体管的低电压电平。移位寄存器输出信号SO1332在定时脉冲1396期间建立，从而低触排移位寄存器1202中的一个移位寄存器输出信号SO2建立为高电压电平，并且低触排移位寄存器1202中的所有其它移位寄存器输出信号SO1和SO3-SO13以及高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13建立为低电压电平。
1320处定时信号BT6中的定时脉冲1398在第一预充电信号PRE1中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第四评估信号EVAL4中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估预充电晶体管。在第一预充电信号PRE1中的定时脉冲1398期间，低触排移位寄存器1202中的内部节点信号SN2在1418处充电到高电压电平，并且将低触排移位寄存器1202和高触排移位寄存器1204中的所有其它内部节点信号SN1330保持在高电压电平。在第四评估信号EVAL4中的定时脉冲1398接通方向电路1210中的评估晶体管1272。低电压电平反向信号DIRR1326关闭控制晶体管1274，并且方向信号DIRF1328保持被充电到高电压电平。在定时脉冲1398期间，每个逻辑评估信号LEVAL1334在低触排逻辑电路1206和高触排逻辑电路1208中在1420处充电到高电压电平。低触排移位寄存器1202中的高电平移位寄存器输出信号SO2被接收作为低触排逻辑电路1206中的输入信号AI1。高电压电平输入信号AI2接通低触排逻辑电路1206中的地址晶体管，以便有效地拉低地址信号～A1、～A2……～A8中的地址信号，以便在1422处提供低触排地址2。低触排移位寄存器1202中的其它移位寄存器输出信号SO1和SO3-SO13和高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13处于低电压电平，它们关闭低触排逻辑电路1206和高触排逻辑电路1208中的地址晶体管以不使地址信号～A1、～A2……～A8放电。地址信号～A1、～A2……～A8在定时脉冲1398期间建立为有效值。
在定时信号BT1-BT6中的下一系列六个定时脉冲将高电压电平移位寄存器输出信号SO2移位到低触排移位寄存器1202中的下一个移位寄存器单元，以便在1336处在地址信号～A1、～A2……～A8中在低触排移位寄存器1202和低触排地址3中提供高电压电平移位寄存器输出信号SO3。移位随着每个系列的六个定时脉冲继续，直到低触排移位寄存器1202中的每个移位寄存器输出信号SO1-SO13已经成为高电平一次。在低触排移位寄存器1202中的移位寄存器输出信号SO13已经变成高电平并且已经在1336处在地址信号～A1、～A2……～A8中提供了低触排地址13之后，该系列停止。为了开始下一个系列，可以分别启动低触排移位寄存器1202或者高触排移位寄存器1204来以正向方向或者反向方向提供低触排地址1-13或者高触排地址14-26。在这个例子操作中，当低触排地址13被提供在1336处的地址信号～A1、～A2……～A8中1424处时，高触排移位寄存器1204被启动，以便以正向方向提供高触排地址14-26。
在该系列的六个定时脉冲中，1300处的定时信号BT1包含定时脉冲1426，1304处的定时信号BT2包含定时脉冲1428，1308处的定时信号BT3包含定时脉冲1430，1312处的定时信号BT4包含定时脉冲1432，1316处的定时信号BT5包含定时脉冲1434，并且在1320处的定时信号BT6包含定时脉冲1436。
定时脉冲1426接通低触排移位寄存器1202的移位寄存器单元中的每个第一评估晶体管，并且正向信号DIRF1328接通低触排移位寄存器1202和高触排移位寄存器1204中的每个正向晶体管。控制信号CSYNC1324处于低电压电平，以便关闭在低触排移位寄存器1202和高触排移位寄存器1204的第一移位寄存器单元中的每个正向输入晶体管。还有，低触排移位寄存器1202中移位寄存器输出信号SO1-SO12处于低电压电平，其关闭了低触排移位寄存器1202中所有其它移位寄存器单元中的正向输入晶体管。由于正向输入晶体管被关闭，低触排移位寄存器1202中的每个内部节点信号SN1-SN13保持处于高电压电平。另外，高触排移位寄存器1204的移位寄存器单元中的第一评估晶体管没有通过定时脉冲1352被接通，并且高触排移位寄存器1204中所有的内部节点信号SN1-SN13保持处于高电压电平。没有向触排选择地址生成器1200提供在1304处的定时信号BT2中的定时脉冲1428，并且在定时脉冲1428期间每个信号保持不改变。
然后，在第一评估信号EVAL1中向高触排移位寄存器1204提供在1308处的定时信号BT3中的定时脉冲1430，以便接通高触排移位寄存器1204中的每个第一评估晶体管。在1438处，控制信号CSYNC1324中的控制脉冲接通低触排移位寄存器1202和高触排移位寄存器1204中第一移位寄存器单元中的每个正向输入晶体管。还有，正向晶体管通过正向信号DIRF1328被接通。由于高触排移位寄存器1204中的第一评估晶体管接通，第一移位寄存器单元中的正向输入晶体管被接通，并且正向晶体管被接通，高触排移位寄存器1204中第一移位寄存器单元中的内部节点信号SN1放电到高电压电平，标记为1440。
低触排移位寄存器1202中移位寄存器单元中的第一评估晶体管没有通过定时脉冲1430被接通，并且低触排移位寄存器1202中所有的内部节点信号SN1-SN13保持处于高电压电平。还有，高触排移位寄存器1204中移位寄存器输出信号SO1-SO12处于低电压电平，其关闭了所有其它移位寄存器单元中的正向输入晶体管。由于正向输入晶体管关闭，高触排移位寄存器1204中的每个其它内部节点信号SN2-SN13保持处于高电压电平。
在1312处的定时信号BT4中的定时脉冲1432期间，所有移位寄存器输出信号SO1332在1442处充电到高电压电平。还有，在定时脉冲1432期间，反向信号DIRR1326在1444处充电到高电压电平，并将正向信号DIRF1328保持在高电压电平。另外，在定时脉冲1432期间，地址信号～A1、～A2……～A8 1336在1446处充电到和/或保持在高电压电平，并在1448处将逻辑评估信号LEVAL1334拉低到低电压电平。低电压电平逻辑评估信号LEVAL1334关闭地址评估晶体管，以防止地址晶体管将地址信号～A1、～A2……～A81336拉低到低电压电平。
1316处的定时信号BT5中的定时脉冲1434接通低触排移位寄存器1202和高触排移位寄存器1204中的第二评估晶体管。由于高触排移位寄存器1204中的内部节点信号SN2-SN13处于高电压电平，并且由于低触排移位寄存器1202中的内部节点信号SN1-SN13处于高电压电平，在定时脉冲1434期间，高触排移位寄存器1204中的移位寄存器输出信号SO2-SO13和低触排移位寄存器1202中的移位寄存器输出信号SO1-SO13在1450处放电到低电压电平。由于高触排移位寄存器1204中的内部节点信号SN1处于低电压电平，高触排移位寄存器1204中的移位寄存器输出信号SO1保持处于高电压，标记为1452。
定时脉冲1434还接通评估晶体管1266，并且控制信号CSYNC1324中的控制脉冲1454接通控制晶体管1268，以便在1456处将反向信号DIRR1326放电到低电压电平。另外，定时脉冲1434接通低触排逻辑电路1206和高触排逻辑电路1208中的评估阻止晶体管，以便将逻辑评估信号LEVAL1334保持在关闭评估晶体管的低电压电平。移位寄存器输出信号SO1332在定时脉冲1434期间建立，从而高触排移位寄存器1204中的一个移位寄存器输出信号SO1建立为高电压电平，并且高触排移位寄存器1204中的所有其它移位寄存器输出信号SO2-SO13和低触排移位寄存器1202中的所有移位寄存器输出信号SO1-SO13建立为低电压电平。
1320处的定时信号BT6中的定时脉冲1436在第一预充电信号PRE1中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第四评估信号EVAL4中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估预充电晶体管。在第一预充电信号PRE1中的定时脉冲1436期间，高触排移位寄存器1204中的内部节点信号SN1在1458处充电到高电压电平，并且将低触排移位寄存器1202和高触排移位寄存器1204中的所有其它内部节点信号SN1330保持在高电压电平。在第四评估信号EVAL4中的定时脉冲1436接通方向电路1210中的评估晶体管1272。低电压电平反向信号DIRR1326关闭控制晶体管1274，并且方向信号DIRF1328保持被充电到高电压电平。还有，在定时脉冲1436期间，每个逻辑评估信号LEVAL1334在1460处在低触排逻辑电路1206和高触排逻辑电路1208中充电到高电压电平。高触排移位寄存器1204中的高电平移位寄存器输出信号SO1被接收作为高触排逻辑电路1208中的输入信号AI14。高电压电平输入信号AI14接通高触排逻辑电路1208中的地址晶体管，以便有效地拉低地址信号～A1、～A2……～A8中的地址信号，以便在1462处提供高触排地址14。高触排移位寄存器1204中的其它移位寄存器输出信号SO2-SO13和低触排移位寄存器1202中的所有移位寄存器输出信号SO1-SO13处于低电压电平，它们关闭低触排逻辑电路1206和高触排逻辑电路1208中的地址晶体管以不使地址信号～A1、～A2……～A8放电。地址信号～A1、～A2……～A8在定时脉冲1436期间处于有效值。
定时脉冲1464接通低触排移位寄存器1202中移位寄存器单元中的每个第一评估晶体管，以便评估在低触排移位寄存器1202中的移位寄存器单元处的每个正向输入信号SLF(在图10A中示出)。第一移位寄存器单元的正向输入信号SIF是控制信号CSYNC 1324，其处于低电压电平。在每个其它移位寄存器单元处的正向输入信号SIF是一个在前移位寄存器输出信号SO1-SO12，它们处于低电压电平。由于控制信号CSYNC 1324和低触排移位寄存器1202中的移位寄存器输出信号SO1-SO13处于低电压电平，低触排移位寄存器1202中的正向输入晶体管被关闭，并且低触排移位寄存器1202中的每个内部节点信号SN1-SN13保持在高电压电平。高触排移位寄存器1204中移位寄存器单元中的第一评估晶体管没有通过定时脉冲1464被接通，并且高触排移位寄存器1204中的内部节点信号SN1-SN13保持处于高电压电平。没有向触排选择地址生成器1200提供1304处的定时信号BT2中的定时脉冲1466，并且在定时脉冲1466期间每个信号保持不改变。
然后，1308处的定时信号BT3中的定时脉冲1468在第一评估信号EVAL1中被提供到高触排移位寄存器1204，以便接通高触排移位寄存器1204中的每个第一评估晶体管，以便评估高触排移位寄存器1204中移位寄存器单元处的每个正向输入信号SIF(在图10A中示出)。第一移位寄存器单元的正向输入信号SIF是控制信号CSYNC1324，其处于低电压电平。每个其它的移位寄存器单元处的正向输入信号SIF是在前移位寄存器输出信号SO1-SO12。高触排移位寄存器1204中的移位寄存器输出信号SO1处于高电压电平，并且是高触排移位寄存器1204中第二移位寄存器单元的正向输入信号SIF。
高触排移位寄存器1204中的移位寄存器输出信号SO1接通高触排移位寄存器1204的第二移位寄存器单元中的正向输入晶体管。还有，正向晶体管通过正向信号DIRF1328被接通。由于高触排移位寄存器1204中的第一评估晶体管被接通，第二移位寄存器单元中的正向输入晶体管被接通，并且正向晶体管被接通，高触排移位寄存器1204的第二移位寄存器单元中的内部节点信号SN2放电到低电压电平，标记为1476。
低触排移位寄存器1202的移位寄存器单元中的第一评估晶体管没有通过定时脉冲1468被接通，并且低触排移位寄存器1202中所有的内部节点信号SN1-SN13在1478处保持处于低电压电平。还有，控制信号CSYNC1324和高触排移位寄存器1204中的移位寄存器输出信号SO2-SO13处于低电压电平，其关闭了高触排移位寄存器1204中其它移位寄存器单元中的正向输入晶体管。由于正向输入晶体管关闭，高触排移位寄存器1204中的每个其它内部节点信号SN1和SN3-SN13在1478处保持处于高电压电平。
在1312处的定时信号BT4中的定时脉冲1470期间，移位寄存器输出信号SO1332在1480处被充电和/或维持在高电压电平。还有，在定时脉冲1470期间，反向信号DIRR1326在1482处充电到高电压电平，并且正向信号DIRF1328被保持在高电压电平。另外，在定时脉冲1470期间，地址信号～A1、～A2……～A81336在1484处被充电和/或保持在高电压电平，并在1486处将逻辑评估信号LEVAL1334拉低到低电压电平。低电压电平逻辑评估信号LEVAL1334关闭地址评估晶体管，以防止地址晶体管将地址信号～A1、～A2……～A8 1336拉低到低电压电平。地址信号～A1、～A2……A8 1336中的高触排地址14地址信号在定时脉冲1464、1466和1468期间是有效的。
1316处的定时信号BT5中的定时脉冲1472接通低触排移位寄存器1202和高触排移位寄存器1204中的第二评估晶体管。由于低触排移位寄存器1204中的内部节点信号SN1和SN3-SN13处于高电压电平，并且由于高触排移位寄存器1202中的内部节点信号SN1-SN13处于高电压电平，在定时脉冲1472期间，高触排移位寄存器1204中的移位寄存器输出信号SO1和SO3-SO13以及低触排移位寄存器1202中的移位寄存器输出信号SO1-SO13在1488处放电到低电压电平。由于高触排移位寄存器1204中的内部节点信号SN2处于低电压电平，高触排移位寄存器1204中的移位寄存器输出信号SO2保持处于高电压电平，标记为1490。
定时脉冲1472还接通评估晶体管1266，并且控制信号CSYNC1324中的控制脉冲1492接通控制晶体管1268，以便在1494处将反向信号DIRR1326放电到低电压电平。另外，定时脉冲1472接通评估低触排逻辑电路1206和高触排逻辑电路1208中的评估阻止晶体管，以便将逻辑评估信号LEVAL1334保持在关闭评估晶体管的低电压电平。移位寄存器输出信号SO1332在定时脉冲1472期间是这样的使得高触排移位寄存器1204中的一个移位寄存器输出信号SO2处于高电压电平，而高触排移位寄存器1204中的所有其它移位寄存器输出信号SO1和SO3-SO13以及低触排移位寄存器1202中的所有移位寄存器输出信号SO1-SO13处于低电压电平。
1320处的定时信号BT6中的定时脉冲1474在第一预充电信号PRE1中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第四评估信号EVAL4中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估预充电晶体管。在第一预充电信号PRE1中的定时脉冲1474期间，高触排移位寄存器1204中的内部节点信号SN2在1496处充电到高电压电平，并且低触排移位寄存器1202和高触排移位寄存器1204中的所有其它内部节点信号SN1330保持在高电压电平。在第四评估信号EVAL4中的定时脉冲1474接通方向电路1210中的评估晶体管1272。低电压电平反向信号DIRR1326关闭控制晶体管1274，并且方向信号DIRF1328保持被充电到高电压电平。在定时脉冲1474期间，每个逻辑评估信号LEVAL1334在低触排逻辑电路1206和高触排逻辑电路1208中在1497处充电到高电压电平。高触排移位寄存器1204中的高电平移位寄存器输出信号SO2被接收作为高触排逻辑电路1208中的输入信号AI15。高电压电平输入信号AI15接通高触排逻辑电路1208中的地址晶体管，以便有效地将地址信号～A1、～A2……～A8中的地址信号拉低到低电压电平，并在1498处提供高触排地址15。高触排移位寄存器1204中的其它移位寄存器输出信号SO1和SO3-SO13以及低触排移位寄存器1202中的所有移位寄存器输出SO1-SO13处于低电压电平，其关闭低触排逻辑电路1206和高触排逻辑电路1208中的地址晶体管以不使1336处的地址信号～A1、～A2……～A8处放电。1336处的地址信号～A1、～A2……～A8在定时脉冲1474期间建立为有效值。
在定时信号BT1-BT6中的下一系列六个定时脉冲将高电压电平移位寄存器输出信号SO2移位到高触排移位寄存器1204中的下一个移位寄存器单元，以便在高触排移位寄存器1204提供高电压电平移位寄存器输出信号SO3和在1336处的地址信号～A1、～A2……～A8中提供高触排地址16。移位随着每个系列的六个定时脉冲继续，直到高触排移位寄存器1204中的每个移位寄存器输出信号SO1-SO13已经成为高电平一次。在高触排移位寄存器1204中的移位寄存器输出信号SO13已经变成高电平并且已经在1336处的地址信号～A1、～A2……～A8中提供了高触排地址26之后，该系列停止。为了开始下一个系列的地址，可以分别启动低触排移位寄存器1202或者高触排移位寄存器1204来以正向方向或者反向方向提供低触排地址1-13或者高触排地址14-26。
在低触排移位寄存器1202并提供低触排地址1-13的正向操作中，提供一个与1316处定时信号BT5中的定时脉冲实质上相符的控制信号CSYNC1324中的控制脉冲，以便将移位方向设置为正向。还有，提供与1300处定时信号BT1中的定时脉冲实质上相符的在控制信号CSYNC1324中的控制脉冲，以便通过移位寄存器输出信号SO1-SO13开始或者启动低触排移位寄存器1202移位高电压信号。
在高触排移位寄存器1204并提供高触排地址14-26的正向操作中，提供一个与1316处定时信号BT5中的定时脉冲实质上相符的控制信号CSYNC1324中的控制脉冲，以便将移位方向设置正向。还有，提供一个与1308处定时信号BT3中的定时脉冲实质上相符的在控制信号CSYNC1324中的控制脉冲，以便通过移位寄存器输出信号SO1-SO13开始或者启动高触排移位寄存器1204移位高电压信号。
图18是图解在反向方向中触排选择地址生成器1200的操作的时序图。定时信号BT1-BT6提供一系列的六个脉冲，它们以一个重复系列的六个脉冲重复。每个定时信号BT1-BT6提供在该一系列定时脉冲中的一个脉冲。
在一个系列的六个脉冲中，1500处的定时信号BT1包含定时脉冲1502，1504处的定时信号BT2包含定时脉冲1506，1508处的定时信号BT3包含定时脉冲1510，1512处的定时信号BT4包含定时脉冲1514，1516处的定时信号BT5包含定时脉冲1518并且在1520处的定时信号BT6包含定时脉冲1522。1524处的控制信号CSYNC包含控制脉冲，它们设置触排选择地址生成器1200中的移位方向并启动低触排移位寄存器1202和高触排移位寄存器1204以产生地址1-26。
开始时，低触排移位寄存器1202和高触排移位寄存器1204都不移位，并且方向电路1210还没有通过控制信号CSYNC1524中的控制脉冲被设置。在1526处的反向信号DIRR已经被充电到高电压电平，其接通控制晶体管1274，所述控制晶体管1274之前已经预放电1528处的正向信号DIRF到低电压电平。低触排移位寄存器1202和高触排移位寄存器1204中移位寄存器单元中的1530处的内部节点信号SN保持被充电到高电压电平，它们将在1532处的所有移位寄存器输出信号SO放电到低电压电平。低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估信号LEVAL1534从1520处定时信号BT6中的在先脉冲开始保持被充电到高电压电平。还有，由于移位寄存器输出信号SO1532处于低电压电平，在1536处的地址信号～A1、～A2……～A8保持被充电到高电压电平，除非逻辑电路被再次启动或者地址线被其它触排的逻辑电路放电。
在1500处的定时信号BT1中的定时脉冲1502在第一评估信号EVAL1中向低触排移位寄存器1202提供。定时脉冲1502接通低触排移位寄存器1202中移位寄存器单元中的每个第一评估晶体管。控制信号CSYNC1524保持处于低电压电平并且所有的移位寄存器输出信号SO1532处于低电压电平，其关闭了低触排移位寄存器1202和高触排移位寄存器1204中移位寄存器单元中的每个正向输入晶体管和每个反向输入晶体管。非导通的正反向输入晶体管防止低触排移位寄存器1202和高触排移位寄存器1204中移位寄存器单元中的内部节点信号SN1530放电到低电压电平。所有的移位寄存器内部节点信号SN1530保持处于高电压电平。没有向触排选择地址生成器1200提供1504处的定时信号BT2中的定时脉冲1506，并且在定时脉冲1506期间每个信号保持不改变。
然后，在第一评估信号EVAL1中向高触排移位寄存器1204提供1508处的定时信号BT3中的定时脉冲1510，以便接通高触排移位寄存器1204中的每个第一评估晶体管。控制信号CSYNC1524保持处于低电压电平并且所有的移位寄存器输出信号SO1532处于低电压电平，其关闭了低触排移位寄存器1202和高触排移位寄存器1204中移位寄存器单元中的每个正向输入晶体管和每个反向输入晶体管。非导通的正反向输入晶体管防止低触排移位寄存器1202和高触排移位寄存器1204中移位寄存器单元中的内部节点信号SN1530放电到低电压电平。所有的移位寄存器内部节点信号SN1530保持处于高电压电平。
1512处的定时信号BT4中的定时脉冲1514在第二预充电信号PRE2中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第三充电信号PRE3中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208。在第二预充电信号PRE2中的定时脉冲1514期间，低触排移位寄存器1202和高触排移位寄存器1204中所有的移位寄存器输出信号SO1532在1538处充电到高电压电平。还有，在第三预充电信号PRE3中的定时脉冲1514期间，正向信号DIRF1528在1540处被充电到高电压电平，并将反向信号DIRR1526保持在高电压电平。定时脉冲1514被提供到低触排逻辑电路1206和高触排逻辑电路1208中的每个地址线预充电晶体管和评估阻止晶体管。定时脉冲1514将在1536处的地址信号～A1、～A2……～A8保持在高电压电平并接通评估阻止晶体管，以便在1542处将逻辑评估信号LEVAL1534拉低到低电压电平。
1516处的定时信号BT5中的定时脉冲1518在第二评估信号EVAL2中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第三评估信号EVAL3中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208。第二评估信号EVAL2中的定时脉冲1518接通低触排移位寄存器1202和高触排移位寄存器1204中移位寄存器单元中的每个第二评估晶体管。由于内部节点信号SN1530处于高电压电平，以接通低触排移位寄存器1202和高触排移位寄存器1204中移位寄存器单元中的每个内部节点晶体管，所有的移位寄存器输出信号SO1532在1544处放电到低电压电平。还有，在第三评估信号EVAL3中的定时脉冲1518接通评估晶体管1266。控制信号CSYNC1524处于低电压电平以关闭控制晶体管1268，并且方向信号DIRR1526保持被充电到高电压电平。定时脉冲1518被提供到低触排逻辑电路1206和高触排逻辑电路1208中的每个评估阻止晶体管。定时脉冲1518接通每个评估阻止晶体管以便将逻辑评估信号LEVAL1534保持在低电压电平。低电压电平的逻辑评估信号LEVAL1534关闭地址评估晶体管。
1520处的定时信号BT6中的定时脉冲1522在第一预充电信号PRE1中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第四评估信号EVAL4中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估预充电晶体管。在第一预充电信号PRE1中的定时脉冲1522将低触排移位寄存器1202和高触排移位寄存器1204中的所有内部节点信号SN1530保持在高电压电平。在第四评估信号EVAL4中的定时脉冲1522接通方向电路1210中的评估晶体管1272。高电压电平反向信号DIRR1526接通控制晶体管1274，以便在1548处将方向信号DIRF1528放电到低电压电平。在定时脉冲1522期间，每个逻辑评估信号LEVAL1534在低触排逻辑电路1206和高触排逻辑电路1208中在1550处充电到高电压电平。由于所有的移位寄存器输出信号SO1532处于低电压电平，低触排逻辑电路1206和高触排逻辑电路1208中所有的地址晶体管被关闭，并且地址信号～A1、～A2……～A8保持处于高电压电平。低电压电平正向信号DIRF1528和高电压电平反向信号DIRR1526设置低触排移位寄存器1202和高触排移位寄存器1204以反向方向移位。
在下一个系列的六个脉冲中，1500处的定时信号BT1包含定时脉冲1552，1504处的定时信号BT2包含定时脉冲1554，1508处的定时信号BT3包含定时脉冲1556，1512处的定时信号BT4包含定时脉冲1558，1516处的定时信号BT5包含定时脉冲1596并且在1520处的定时信号BT6包含定时脉冲1562。
定时脉冲1552接通低触排移位寄存器1202中移位寄存器单元中的每个第一评估晶体管。控制信号CSYNC1524在1564处的控制脉冲接通低触排移位寄存器1202和高触排移位寄存器1204的最后或者第十三个移位寄存器单元中的每个反向输入晶体管。还有，反向晶体管通过反向信号DIRR1526被接通。由于低触排移位寄存器1202中的第一评估晶体管被接通，在最后移位寄存器单元中的反向输入晶体管被接通，并且反向晶体管被接通，低触排移位寄存器1202的第十三个移位寄存器单元中的内部节点信号SN13放电到低电压电平，标记为1566。
高触排移位寄存器1204中移位寄存器单元中的第一评估晶体管没有通过定时脉冲1552被接通，并且高触排移位寄存器1204中所有的内部节点信号SN1-SN13保持处于高电压电平。还有，移位寄存器输出信号SO1532处于低电压电平，其关闭了低触排移位寄存器1202中所有其它移位寄存器单元例如移位寄存器单元403a-4031中的反向输入晶体管。由于反向输入晶体管关闭，低触排移位寄存器1202中每个内部节点信号SN1-SN12保持处于高电压电平。没有向触排选择地址生成器1200提供1504处的定时信号BT2中的定时脉冲1554，并且在定时脉冲1554期间每个信号保持不改变。
然后，在第一评估信号EVAL1中向高触排移位寄存器1204提供1508处的定时信号BT3中的定时脉冲1556，以便接通高触排移位寄存器1204中的每个第一评估晶体管。控制信号CSYNC1524保持处于低电压电平并且高触排移位寄存器1204中的移位寄存器输出信号SO1532处于低电压电平，其关闭了高触排移位寄存器1204中的每个正向输入晶体管和每个反向输入晶体管。非导通的正反向输入晶体管防止高触排移位寄存器1204中的内部节点信号SN1-SN13放电到低电压电平。高触排移位寄存器1204中的所有移位寄存器内部节点信号SN1-SN13保持在高电压电平。
在1512处的定时信号BT4中的定时脉冲1558期间，所有移位寄存器输出信号SO1532在1568处被充电到高电压电平。还有，在定时脉冲1558期间，反向信号DIRR1526被维持在高电压电平，并在1570处将正向信号DIRF1528充电到高电压电平。另外，在定时脉冲1558期间，所有的地址信号～A1、～A2……～A8 1536被保持在高电压电平，并在1572处将逻辑评估信号LEVAL1534拉低到低电压电平。低电压电平逻辑评估信号LEVAL1534关闭地址评估晶体管，以防止地址晶体管将地址信号～A1、～A2……～A81536拉低到低电压电平。
1516处的定时信号BT5中的定时脉冲1560接通低触排移位寄存器1202和高触排移位寄存器1204中的第二评估晶体管。由于低触排移位寄存器1202中的内部节点信号SN1-SN12处于高电压电平，并且由于高触排移位寄存器1204中的内部节点信号SN1-SN13处于高电压电平，在定时脉冲1560期间，低触排移位寄存器1202中的移位寄存器输出信号SO1-SO12和高触排移位寄存器1204中的移位寄存器输出信号SO1-SO13在1574处放电到低电压电平。由于低触排移位寄存器1202中的内部节点信号SN13处于低电压电平，低触排移位寄存器1202中的移位寄存器输出信号SO13保持处于高电压，标记为1576。
定时脉冲1560还接通方向电路1210中的评估晶体管1266。控制信号CSYNC1524处于低电压电平以关闭控制晶体管1268，并且反向信号DIRR1526保持被充电到高电压电平。另外，定时脉冲1560接通低触排逻辑电路1206和高触排逻辑电路1208中的评估阻止晶体管，以便将逻辑评估信号LEVAL1534保持低电压电平以关闭评估晶体管。移位寄存器输出信号SO1532在定时脉冲1560期间建立，从而低触排移位寄存器1202中的一个移位寄存器输出信号SO13建立为高电压电平，并且低触排移位寄存器1202中的所有其它移位寄存器输出信号SO1-SO12和高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13建立为低电压电平。
1520处的定时信号BT6中的定时脉冲1562在第一预充电信号PRE1中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第四评估信号EVAL4中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估预充电晶体管。在第一预充电信号PRE1中的定时脉冲1562期间，低触排移位寄存器1202中的内部节点信号SN13在1582处充电到高电压电平，并且将低触排移位寄存器1202和高触排移位寄存器1204中的所有其它内部节点信号SN1530保持在高电压电平。在第四评估信号EVAL4中的定时脉冲1562接通方向电路1210中的评估晶体管1272。高电压电平反向信号DIRR1526接通控制晶体管1274，并且此时将方向信号DIRF1528在1580处放电到低电压电平。还有，在定时脉冲1562期间，低触排逻辑电路1206和高触排逻辑电路1208中每个逻辑评估信号LEVAL1534在1584处充电到高电压电平。低触排移位寄存器1202中的高电平移位寄存器输出信号SO13被接收作为低触排逻辑电路1206中的输入信号AI13。高电压电平输入信号AI13接通低触排逻辑电路1206中的地址晶体管，以便有效地拉低在1536处的地址信号～A13、～A13……～A8中的地址信号，以便在1586处提供低触排地址13。低触排移位寄存器1202中的其它移位寄存器输出信号SO2-SO12和高触排移位寄存器1204中的移位寄存器输出信号SO1-SO13处于低电压电平，它们关闭低触排逻辑电路1206和高触排逻辑电路1208中的地址晶体管以不使1536处的地址信号～A1、～A2……～A8放电。1536处的地址信号～A1、～A2……～A8在定时脉冲1562期间建立为有效值。
在下一个系列的六个脉冲中，1500处的定时信号BT1包含定时脉冲1588，1504处的定时信号BT2包含定时脉冲1590，1508处的定时信号BT3包含定时脉冲1592，1512处的定时信号BT4包含定时脉冲1594，1516处的定时信号BT5包含定时脉冲1596并且在1520处的定时信号BT6包含定时脉冲1598。
定时脉冲1588接通低触排移位寄存器1202中移位寄存器单元中的每个第一评估晶体管，以便评估低触排移位寄存器1202中移位寄存器单元中的每个反向输入信号SIR(在图10A中示出)。最后一个移位寄存器单元的反向输入信号SIR是控制信号CSYNC1524，其处于低电压电平。每个其它的移位寄存器单元处的反向输入信号SIR是后续的(next-in-line)移位寄存器输出信号SO2-SO13。低触排移位寄存器1202中的移位寄存器输出信号SO13处于高电压电平，并且是低触排移位寄存器1202中接近最后的或者第十二个移位寄存器单元的反向输入信号SIR。
低触排移位寄存器1202中的移位寄存器输出信号SO13接通低触排移位寄存器1202中第十二个移位寄存器单元中的反向输入晶体管。还有，反向晶体管通过反向信号DIRR1526被接通。由于低触排移位寄存器1202中的第一评估晶体管被接通，在第十二个移位寄存器中的反向输入晶体管被接通，并且反向晶体管被接通，低触排移位寄存器1202的第十二个移位寄存器中的内部节点信号SN12放电到低电压电平，标记为1600。
高触排移位寄存器1204中移位寄存器单元中的第一评估晶体管没有通过定时脉冲1588被接通，并且高触排移位寄存器1204中所有的内部节点信号SN1-SN13保持处于高电压电平。还有，控制信号CSYNC1524和低触排移位寄存器1202中的移位寄存器输出信号SO1-S012处于低电压电平，其关闭了低触排移位寄存器1202的其它移位寄存器单元中的反向输入晶体管。由于反向输入晶体管关闭，低触排移位寄存器1102中每个其它内部节点信号SN1-SN11和SN13保持处于高电压电平。没有向触排选择地址生成器1200提供定时信号BT2 1504中的定时脉冲1590，并且在定时脉冲1590期间每个信号保持不改变。
然后，在第一评估信号EVAL1中向高触排移位寄存器1204提供1508处的定时信号BT3中的定时脉冲1592，以便接通高触排移位寄存器1204中的每个第一评估晶体管。控制信号CSYNC1524保持处于低电压电平并且高触排移位寄存器1204中的移位寄存器输出信号SO1-SO13处于低电压电平，其关闭了高触排移位寄存器1204中的每个正向输入晶体管和每个反向输入晶体管。非导通的正反向输入晶体管防止高触排移位寄存器1204中的内部节点信号SN1-SN13放电到低电压电平。高触排移位寄存器1204中的所有移位寄存器内部节点信号SN1-SN13保持在高电压电平。
在1512处的定时信号BT4中的定时脉冲1594期间，移位寄存器输出信号SO1532在1602处充电到和/或维持在高电压电平。还有，在定时脉冲1594期间，反向信号DIRR1526被维持在高电压电平，并在1604处将正向信号DIRF1528充电到高电压电平。另外，在定时脉冲1594期间，1536处的地址信号～A1、～A2……～A8在1606处充电到和/或保持在高电压电平，并在1608处将逻辑评估信号LEVAL1534拉低到低电压电平。低电压电平逻辑评估信号LEVAL1534关闭地址评估晶体管，以防止地址晶体管将在1536处的地址信号～A1、～A2……～A8拉低到低电压电平。1536处地址信号～A1、～A2……A8中的低触排地址13地址信号在定时脉冲1588、1590和1592期间是有效的。
1516处的定时信号BT5中的定时脉冲1596接通低触排移位寄存器1202和高触排移位寄存器1204中的第二评估晶体管。由于低触排移位寄存器1202中的内部节点信号SN1-SN11和SN13处于高电压电平，并且由于高触排移位寄存器1204中的内部节点信号SN1-SN13处于高电压电平，在定时脉冲1596期间，低触排移位寄存器1202中的移位寄存器输出信号SO1-SO11和SO13以及高触排移位寄存器1204中的移位寄存器输出信号SO1-SO13在1610处放电到低电压电平。由于低触排移位寄存器1202中的内部节点信号SN12处于低电压电平，低触排移位寄存器1202中的移位寄存器输出信号SO12保持处于低电压电平，标记为1612。
定时脉冲1596还接通方向电路1210中的评估晶体管1266。控制信号CSYNC1524处于低电压电平以关闭控制晶体管1268，并且反向信号DIRR1526保持处于高电压电平。另外，定时脉冲1560接通低触排逻辑电路1206和高触排逻辑电路1208中的评估阻止晶体管，以便将逻辑评估信号LEVAL1534保持在关闭评估晶体管的低电压电平。移位寄存器输出信号SO1532在定时脉冲1596期间建立，从而低触排移位寄存器1202中的一个移位寄存器输出信号SO12建立为高电压电平，并且低触排移位寄存器1202中的所有其它移位寄存器输出信号SO1-SO11和SO13和高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13建立为低电压电平。
1520处的定时信号BT6中的定时脉冲1598在第一预充电信号PRE1中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第四评估信号EVAL4中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估预充电晶体管。在第一预充电信号PRE1中的定时脉冲1598期间，低触排移位寄存器1202中的内部节点信号SN12在1618处充电到高电压电平，并且将低触排移位寄存器1202和高触排移位寄存器1204中的所有其它内部节点信号SN1530保持在高电压电平。在第四评估信号EVAL4中的定时脉冲1598接通方向电路1210中的评估晶体管1272。高电压电平的反向信号DIRR1526接通控制晶体管1274，并且将方向信号DIRF1528在1616处放电到低电压电平。还有，在定时脉冲1598期间，每个逻辑评估信号LEVAL1534在低触排逻辑电路1206和高触排逻辑电路1208中在1620处充电到高电压电平。低触排移位寄存器1202中的高电平移位寄存器输出信号SO12被接收作为低触排逻辑电路1206中的输入信号AI12。高电压电平输入信号AI12接通低触排逻辑电路1206中的地址晶体管，以便有效地拉低1536处的地址信号～A1、～A2……～A8中的地址信号，以便在1622处提供低触排地址12。低触排移位寄存器1202中的其它移位寄存器输出信号SO1-SO11和SO13以及高触排移位寄存器1204中的所有移位寄存器输出信号SO1-SO13处于低电压电平，它们关闭低触排逻辑电路1206和高触排逻辑电路1208中的地址晶体管，以便不使地址信号～A1、～A2……～A8 1536放电。1536处的地址信号～A1、～A2……～A8在定时脉冲1598期间建立为有效值。
在定时信号BT1-BT6中的下一系列六个定时脉冲将高电压电平移位寄存器输出信号SO12移位到低触排移位寄存器1202中的在前移位寄存器单元，以便在1536处的地址信号～A1、～A2……～A8中在低触排移位寄存器1202和低触排地址11中提供高电压电平移位寄存器输出信号S011。移位随着每个系列的六个定时脉冲继续，直到低触排移位寄存器1202中的每个移位寄存器输出信号SO1-SO13已经成为高电平一次。在低触排移位寄存器1202中的移位寄存器输出信号SO1已经变成高电平并且在已经在1536处的地址信号～A1、～A2……～A8中提供了低触排地址1之后，该系列停止。为了开始下一个系列，可以分别启动低触排移位寄存器1202或者高触排移位寄存器1204来以正向或者反向方向提供低触排地址1-13或者高触排地址14-26。在这个实施例操作中，当低触排地址1被提供在1536处的地址信号～A1、～A2……～A8中的1624处时，高触排移位寄存器1204被启动以便以反向方向提供高触排地址14-26。
在该系列的六个脉冲中，1500处的定时信号BT1包含定时脉冲1626，1504处的定时信号BT2包含定时脉冲1628，1508处的定时信号BT3包含定时脉冲1630，1512处的定时信号BT4包含定时脉冲1632，1516处的定时信号BT5包含定时脉冲1634并且在1520处的定时信号BT6包含定时脉冲1636。
定时脉冲1626接通低触排移位寄存器1202中移位寄存器单元中的每个第一评估晶体管，并且反向信号DIRR1526接通低触排移位寄存器1202和高触排移位寄存器1204中的每个反向晶体管。控制信号CSYNC1524处于低电压电平，以便关闭在低触排移位寄存器1202和高触排移位寄存器1204中第十三个移位寄存器单元中的每个反向输入晶体管。还有，低触排移位寄存器1202中的移位寄存器输出信号SO2-SO13处于低电压电平，其关闭了低触排移位寄存器1202中所有其它的移位寄存器单元例如移位寄存器单元403a-4031中的反向输入晶体管。由于反向输入晶体管被关闭，低触排移位寄存器1202中的每个内部节点信号SN1-SN13保持处于高电压电平。另外，高触排移位寄存器1204中移位寄存器单元中的第一评估晶体管没有通过定时脉冲1552被接通，并且高触排移位寄存器1204中所有内部节点信号SN1-SN13保持处于高电压电平。没有向触排选择地址生成器1200提供1504处的定时信号BT2中的定时脉冲1628，并且在定时脉冲1628期间每个信号保持不改变。
然后，在第一评估信号EVAL1中向高触排移位寄存器1204提供1508处的定时信号BT3中的定时脉冲1630，以便接通高触排移位寄存器1204中的每个第一评估晶体管。控制信号CSYNC1524中1638处的控制脉冲接通低触排移位寄存器1202和高触排移位寄存器1204中第十三个移位寄存器单元中的每个反向输入晶体管。还有，反向晶体管通过反向信号DIRR1526被接通。由于高触排移位寄存器1204中第一评估晶体管被接通，在第十三个移位寄存器单元中的反向输入晶体管被接通，并且反向晶体管被接通，高触排移位寄存器1204中第十三个移位寄存器单元中的内部节点信号SN13放电到低电压电平，标记为1640。
低触排移位寄存器1202中移位寄存器单元中的第一评估晶体管没有通过定时脉冲1630被接通，并且低触排移位寄存器1202中所有内部节点信号SN1-SN13保持处于高电压电平。还有，高触排移位寄存器1204中移位寄存器输出信号SO1-SO13处于低电压电平，其关闭了高触排移位寄存器1204中所有其它移位寄存器单元中的反向输入晶体管。由于反向输入晶体管关闭，高触排移位寄存器1204中的每个其它内部节点信号SN1-SN12保持处于高电压电平。
在1512处的定时信号BT4中的定时脉冲1632期间，所有的移位寄存器输出信号SO1532在1642处充电到高电压电平。还有，在定时脉冲1632期间，反向信号DIRR1526被维持在高电压电平，并在1644处将正向信号DIRF1528充电到高电压电平。另外，在定时脉冲1632期间，1536处的地址信号～A1、～A2……～A8在1646处充电到和/或保持在高电压电平，并在1648处将逻辑评估信号LEVAL1534拉低到低电压电平。低电压电平逻辑评估信号LEVAL1534关闭地址评估晶体管，以防止地址晶体管将地址信号～A1、～A2……～A8 1536拉低到低电压电平。
1516处的定时信号BT5中的定时脉冲1634接通低触排移位寄存器1202和高触排移位寄存器1204中的第二评估晶体管。由于高触排移位寄存器1204中的内部节点信号SN1-SN12处于高电压电平，并且由于低触排移位寄存器1202的内部节点信号SN1-SN13处于高电压电平，定时脉冲1634将高触排移位寄存器1204中的移位寄存器输出信号SO1-SO12和低触排移位寄存器1202中的移位寄存器输出信号SO1-SO13在1650处放电到低电压电平。由于高触排移位寄存器1204中的内部节点信号SN13处于低电压电平，高触排移位寄存器1204中的移位寄存器输出信号SO13保持处于高电压电平，标记为1652。
定时脉冲1634还接通方向电路1210中的评估晶体管1266。控制信号CSYNC1524处于低电压电平以关闭控制晶体管1268，并且反向信号DIRR1526保持处于高电压电平。另外，定时脉冲1634接通低触排逻辑电路1206和高触排逻辑电路1208中的评估阻止晶体管，以便将逻辑评估信号LEVAL1534保持在关闭评估晶体管的低电压电平。移位寄存器输出信号SO1532在定时脉冲1634期间建立，从而高触排移位寄存器1204中的一个移位寄存器输出信号SO13建立为高电压电平，并且高触排移位寄存器1204中的所有其它移位寄存器输出信号SO1-SO12和低触排移位寄存器1202中的所有移位寄存器输出信号SO1-SO13建立为低电压电平。
1520处的定时信号BT6中的定时脉冲1636在第一预充电信号PRE1中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第四评估信号EVAL4中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估预充电晶体管。在第一预充电信号PRE1中的定时脉冲1636将高触排移位寄存器1204中的内部节点信号SN13在1658处充电到高电压电平，并且将低触排移位寄存器1202和高触排移位寄存器1204中的所有其它内部节点信号SN1530保持在低电压电平。在第四评估信号EVAL4中的定时脉冲1636接通方向电路1210中的评估晶体管1272。高电压电平的反向信号DIRR1526接通控制晶体管1274，并且将方向信号DIRF1528在1656处放电到低电压电平。定时脉冲1636还将每个逻辑评估信号LEVAL1534在低触排逻辑电路1206和高触排逻辑电路1208中在1660处充电到高电压电平。高触排移位寄存器1204中的高电平移位寄存器输出信号SO13被接收作为高触排逻辑电路1208中的输入信号AI26。高电压电平输入信号AI26接通高触排逻辑电路1208中的地址晶体管，以便有效地拉低1536处的地址信号～A1、～A2……～A8中的地址信号，以便在1662处提供高触排地址26。高触排移位寄存器1204中的其它移位寄存器输出信号SO1-SO12和低触排移位寄存器1202中的所有移位寄存器输出信号SO1-SO13处于低电压电平，它们关闭低触排逻辑电路1206和高触排逻辑电路1208中的地址晶体管以不使1536处的地址信号～A1、～A2……～A8放电。1536处的地址信号～A1、～A2……～A8在定时脉冲1636期间建立为有效值。
在下一个系列的六个脉冲中，1500处的定时信号BT1包含定时脉冲1664，1504处的定时信号BT2包含定时脉冲1666，1508处的定时信号BT3包含定时脉冲1668，1512处的定时信号BT4包含定时脉冲1670，1516处的定时信号BT5包含定时脉冲1672并且在1520处的定时信号BT6包含定时脉冲1674。
定时脉冲1664接通低触排移位寄存器1202的移位寄存器单元中的每个第一评估晶体管，以便评估低触排移位寄存器1202的移位寄存器单元中的每个反向输入信号SIR(在图10A中示出)。最后一个移位寄存器单元的反向输入信号SIR是控制信号CSYNC1524，其处于低电压电平。每个其它的移位寄存器单元处的反向输入信号SIR是后续的移位寄存器输出信号SO2-SO13中的一个，其处于的低电压电平。由于控制信号CSYNC1524和低触排移位寄存器1202中的移位寄存器输出信号SO1-SO13处于低电压电平，低触排移位寄存器1202中的反向输入晶体管被关闭，并且低触排移位寄存器1202中的每个内部节点信号SN1-SN13保持在高电压电平。高触排移位寄存器1204中移位寄存器单元中的第一评估晶体管没有通过定时脉冲1664被接通，并且高触排移位寄存器1204中的内部节点信号SN1-SN13保持处于高电压电平。没有向触排选择地址生成器1200提供1504处的定时信号BT2中的定时脉冲1666，并且在定时脉冲1666期间每个信号保持不改变。
然后，在第一评估信号EVAL1中向高触排移位寄存器1204提供1508处的定时信号BT3中的定时脉冲1668，以便接通高触排移位寄存器1204中的每个第一评估晶体管，以便评估高触排移位寄存器1204中移位寄存器单元处的每个反向输入信号SIR(在图10A中示出)。最后一个移位寄存器单元的反向输入信号SIR是控制信号CSYNC1524，其处于低电压电平。每个其它移位寄存器单元处的反向输入信号SIR是后续的移位寄存器输出信号SO2-SO13中。高触排移位寄存器1204中的移位寄存器输出信号SO13处于高电压电平，并且是高触排移位寄存器1204中接近最后的移位寄存器单元的反向输入信号SIR。
高触排移位寄存器1204中的移位寄存器输出信号SO13接通高触排移位寄存器1204中接近最后的移位寄存器单元中的反向输入晶体管。还有，反向晶体管通过反向信号DIRR1526被接通。由于高触排移位寄存器1204中的第一评估晶体管被接通，在相邻于最后一个移位寄存器单元中的反向输入晶体管被接通，并且反向晶体管被接通，高触排移位寄存器1204中相邻于最后的或者第十二个移位寄存器单元中的内部节点信号SN12放电到低电压电平，标记为1676。
低触排移位寄存器1202的移位寄存器单元中的第一评估晶体管没有通过定时脉冲1668被接通，并且低触排移位寄存器1202中所有的内部节点信号SN1-SN13在1678处保持处于高电压电平。还有，控制信号CSYNC1524和高触排移位寄存器1204中的移位寄存器输出信号SO1-SO12处于低电压电平，其关闭了高触排移位寄存器1204中其它移位寄存器单元中的反向输入晶体管。由于反向输入晶体管关闭，高触排移位寄存器1204中的每个其它内部节点信号SN1-SN11和SN13在1678处保持处于高电压电平。
1512处的定时信号BT4中的定时脉冲1670将移位寄存器输出信号SO1532在1680处充电和/或保持到高电压电平。还有，定时脉冲1670将反向信号DIRR1526保持在高电压电平，并且在1682处将正向信号DIRF1528充电到高电压电平。另外，定时脉冲1670将1536处的地址信号～A1、～A2……～A8在1684处充电和/或保持到高电压电平，并在1686处将逻辑评估信号LEVAL1534拉低到低电压电平。低电压电平逻辑评估信号LEVAL1534关闭地址评估晶体管，以防止地址晶体管将地址信号～A1、～A2……～A8 1536拉低到低电压电平。地址信号～A1、～A2……A8 1536中的高触排地址26地址信号在定时脉冲1664、1666和1668期间是有效的。
1516处的定时信号BT5中的定时脉冲1672接通低触排移位寄存器1202和高触排移位寄存器1204中的第二评估晶体管。由于高触排移位寄存器1204中的内部节点信号SN1-SN11和SN13处于高电压电平，并且由于低触排移位寄存器1202中的内部节点信号SN1-SN13处于高电压电平，定时脉冲1672将高触排移位寄存器1204中的移位寄存器输出信号SO1-SO11和SO13以及低触排移位寄存器1202中的移位寄存器输出信号SO1-SO13在1688处放电到低电压电平。由于高触排移位寄存器1204中的内部节点信号SN12处于低电压电平，高触排移位寄存器1204中的移位寄存器输出信号SO12保持处于低电压，标记为1690。
定时脉冲1672还接通方向电路1210中的评估晶体管1266。控制信号CSYNC1524处于低电压电平以关闭控制晶体管1268，并且反向信号DIRR1526保持被充电到高电压电平。另外，定时脉冲1672接通低触排逻辑电路1206和高触排逻辑电路1208中的评估阻止晶体管，以便将逻辑评估信号LEVAL1534保持在关闭评估晶体管的低电压电平。移位寄存器输出信号SO1532在定时脉冲1672期间建立，从而高触排移位寄存器1204中的一个移位寄存器输出信号SO12建立为高电压电平，并且高触排移位寄存器1204中的所有其它移位寄存器输出信号SO1-SO11和SO13以及低触排移位寄存器1202中的所有移位寄存器输出信号SO1-SO13建立为低电压电平。
1520处的定时信号BT6中的定时脉冲1674在第一预充电信号PRE1中被提供到低触排移位寄存器1202和高触排移位寄存器1204，在第四评估信号EVAL4中被提供到方向电路1210，并被提供到低触排逻辑电路1206和高触排逻辑电路1208中的逻辑评估预充电晶体管。在第一预充电信号PRE1中的定时脉冲1674将高触排移位寄存器1204中的内部节点信号SN12在1696处充电到高电压电平，并且将低触排移位寄存器1202和高触排移位寄存器1204中的所有其它内部节点信号SN1530保持在高电压电平。在第四评估信号EVAL4中的定时脉冲1674接通方向电路1210中的评估晶体管1272。高电压电平反向信号DIRR1526接通控制晶体管1274，并且将方向信号DIRF1528放电到1694处的低电压电平。定时脉冲1674还将每个逻辑评估信号LEVAL1534在低触排逻辑电路1206和高触排逻辑电路1208中中在1697处充电高电压电平。高触排移位寄存器1204中的高电平移位寄存器输出信号SO12被接收作为高触排逻辑电路1208中的输入信号AI25。高电压电平输入信号AI25接通高触排逻辑电路1208中的地址晶体管，以便有效地将1536处的地址信号～A1、～A2……～A8中的地址信号拉低到低电压电平，并在1698处提供高触排地址25。高触排移位寄存器1204中的其它移位寄存器输出信号SO1-SO11和SO13以及低触排移位寄存器1202中的所有移位寄存器输出信号SO1-SO13处于低电压电平，它们关闭低触排逻辑电路1206和高触排逻辑电路1208中的地址晶体管以不使1536处的地址信号～A1、～A2……～A8放电。1536处的地址信号～A1、～A2……～A8在定时脉冲1674期间建立为有效值。
在定时信号BT1-BT6中的下一系列六个定时脉冲将高电压电平移位寄存器输出信号SO12移位到高触排移位寄存器1204中的在前移位寄存器单元，以便在1536处的地址信号～A1、～A2……～A8中在高触排移位寄存器1204和高触排地址24中提供高电压电平的移位寄存器输出信号S011。移位随着每个系列的六个定时脉冲继续，直到高触排移位寄存器1204中的每个移位寄存器输出信号SO1-SO13已经成为高电平一次。在高触排移位寄存器1204中的移位寄存器输出信号SO1已经变成高电平并且已经在1536处的地址信号～A1、～A2……～A8中提供了高触排地址14之后，该系列停止。为了开始下一个系列的地址，可以分别启动低触排移位寄存器1202或者高触排移位寄存器1204来正向或者反向方向提供低触排地址1-13或者高触排地址14-26。
在低触排移位寄存器1202并提供低触排地址13-1的反向操作中，提供与1516处定时信号BT5中的定时脉冲实质上相符的低电压控制信号CSYNC1524，以便将移位方向设置为反向。还有，提供与在1500处定时信号BT1中的定时脉冲实质上相符的在控制信号CSYNC1524中的控制脉冲，以便通过从SO13到SO1的移位寄存器输出信号开始或者启动低触排移位寄存器1202移位高电压信号。
在高触排移位寄存器1204及提供高触排地址26-14的反向操作中，提供与1516处定时信号BT5中的定时脉冲实质上相符的低电压电平控制信号CSYNC1524中的控制脉冲，以便将移位方向设置为反向。还有，提供与1508处定时信号BT3中的定时脉冲实质上相符的在控制信号CSYNC1524中的控制脉冲，以便通过从SO13-到SO1的移位寄存器输出信号开始或者启动高触排移位寄存器1204移位高电压信号。
控制信号CSYNC控制在打印头模具中的一个或多个地址生成器的操作。每个地址生成器由控制信号CSYNC中的控制脉冲控制，该控制脉冲与定时信号中的定时脉冲实质上相符以便设置操作方向并启动操作。在一个实施方式中，两个地址生成器在相应于六个点火信号的六个选择信号中的六个定时脉冲期间提供有效的地址信号。一个地址生成器在六个定时脉冲中的三个定时脉冲期间提供有效的地址信号，而另一个地址生成器在六个定时脉冲的另三个定时脉冲期间提供有效的地址信号。在一个实施方式中，两个地址生成器的每一个都类似于图9中的地址生成器400。在另一个实施方式中，两个地址生成器的每一个都类似于图15中的触排选择地址生成器1200。
用以控制图9的地址生成器400的在控制信号CSYNC中的控制脉冲的定时，不同于用以图15的控制触排选择地址生成器1200的在控制信号CSYNC中的控制脉冲的定时。定时信号T3中的定时脉冲(在图9中示出)和定时信号BT4(在图15中示出)分别预充电地址生成器400和触排选择地址生成器1200中的移位寄存器单元的第二级。预充电的移位寄存器单元的第二级将移位寄存器输出信号SO充电到高电压电平，并且可能破坏有效的、有效驱动的地址信号的有效性。为了产生下一个有效的地址信号，移位寄存器输出信号SO被评估成有效值并且地址信号被评估成有效的地址信号。在地址生成器400中定时信号T4中的定时脉冲期间以及在触排选择地址生成器1200中定时信号BT5中的定时脉冲期间，移位寄存器输出信号SO被评估成有效值。在地址生成器400中定时信号T5中的定时脉冲期间并且在触排选择地址生成器1200中在定时信号BT6中的定时脉冲期间，有效的移位寄存器输出信号SO被提供到逻辑电路，并且地址信号被评估成有效值，以便提供有效的地址信号。这产生了下面的系列。
  T3/BT4   T4/BT5   T5/BT6   T6/BT1   T1/BT2   T2/BT3   T3/BT4   T4/BT5   T5/BT6   T6/BT1   T1/BT2   T2/BT3
  SO高   SO评估   SO有效   SO有效   SO有效   SO有效   SO高   SO评估   SO有效   SO有效   SO有效   SO有效
  地址破坏   地址评估   地址有效   地址有效   地址有效   地址破坏   地址评估   地址有效   地址有效   地址有效
当在T3或者BT4期间移位寄存器输出信号SO被预充电时，地址信号可以被预充电。在定时信号T5或者BT6中，地址信号在被评估成有效的地址信号之前被预充电。因此，在地址生成器400中在定时信号T3或者T4中的定时脉冲期间以及在触排选择地址生成器1200中在定时信号BT4或者BT5中的定时脉冲期间，地址信号可以被预充电。在地址生成器400中在定时信号T3和T4中的定时脉冲期间以及在触排选择地址生成器1200中在定时信号BT4和BT5中的定时脉冲期间，当移位寄存器输出信号SO被充电到高电压电平并被评估成有效值时，逻辑评估信号LEVAL关闭地址生成器400和触排选择地址生成器1200中的逻辑评估晶体管。在下面的序列中加入了地址信号的预充电。
Figure C20058001172401051
移位寄存器单元中的内部节点信号SN需要在移位寄存器输出信号SO被评估成有效值的时候成为有效值。最初的内部节点信号SN可以在定时信号T5或者BT6中的定时脉冲期间被预充电，在移位寄存器输出信号SO成为有效之后。因为，移位寄存器输出信号SO被用于地址生成器400和1200中在前的或后续的移位寄存器单元的输入信号，在定时信号T3或者BT4期间内部节点信号SN在移位寄存器输出信号SO被预充电到高电压电平之前被评估。内部节点信号SN在定时信号T2或者BT3中的定时脉冲之前或者期间被评估。还有，基本上与控制信号CSYNC中的控制脉冲一致的内部节点信号SN被评估以便启动移位寄存器。在下面的序列中增加了内部节点信号预充电和评估的可能性。
Figure C20058001172401061
在地址生成器400中，内部节点信号SN在定时信号T1中的定时脉冲期间被预充电，并且在定时信号T2中的定时脉冲期间被评估。为了启动地址生成器400，控制信号CSYNC中的控制脉冲在定时信号T2中的定时脉冲期间提供。
用于触排选择地址生成器1200中低触排移位寄存器1202和高触排移位寄存器1204的内部节点信号SN在定时信号BT6中的定时脉冲期间被预充电。低触排移位寄存器1202中的内部节点信号SN在定时信号BT1中的定时脉冲期间被评估，并且高触排移位寄存器1204中的内部节点信号在定时信号BT3中的定时脉冲期间被评估。为了启动低触排移位寄存器1202，控制信号CSYNC中的控制脉冲在定时信号BT1中的定时脉冲期间被提供，并且为了启动高触排移位寄存器1204，控制信号CSYNC中的控制脉冲在定时信号BT3中的定时脉冲期间被提供。
方向信号DIRR和DIRF在内部节点信号SN被评估的时候是有效的。在地址生成器400中，反向信号DIRR在定时信号T3中的定时脉冲期间被预充电，其正好在内部节点信号SN被评估之后。反向信号DIRR在定时信号T4中的定时脉冲期间被评估。正向信号DIRF在定时信号T5中的定时脉冲期间被预充电，并且在定时信号T6中的定时脉冲期间被评估，以便在定时信号T1和T2中的定时脉冲期间提供有效的方向信号DIRR和DIRF。
在触排选择地址生成器1200中，在每个系列的六个定时脉冲期间方向信号DIRR和DIRF由控制信号CSYNC中的控制脉冲设置。控制信号CSYNC中的两个其它的控制脉冲启动低触排移位寄存器1202和高触排移位寄存器1204。还有，内部节点信号SN在定时信号BT1和BT3中的定时脉冲期间被评估，并且方向信号DIRR和DIRF需要在定时信号BT1和BT3中的定时脉冲期间是有效的。
在图16的触排选择地址生成器1200和方向电路1210中，方向信号DIRR和DIRF在定时信号BT4中的定时脉冲期间被预充电，其刚好在高触排移位寄存器1204中的内部节点信号SN被评估之后。方向信号DIRR在定时信号BT5中的定时脉冲期间被评估，并且方向信号DIRF在定时信号BT6中的定时脉冲期间被评估。方向信号DIRF和DIRR在定时信号BT1、BT2和BT3中的定时脉冲期间是有效的。控制信号CSYNC中的控制脉冲在定时信号BT5中的定时脉冲期间被提供，以便设置移位方向并提供地址信号。
在一个实施方式中，选择信号SEL1、SEL2……SEL6中的六个定时脉冲与提供给六个点火组的六个点火信号相一致。在选择信号SEL1、SEL2……SEL6中的六个定时脉冲提供为用于控制诸如地址生成器400或者触排选择地址生成器1200之类的地址生成器的控制信号CSYNC中的控制脉冲提供六个可能的位置。在地址生成器400中，控制信号CSYNC中的控制脉冲被用于启动移位寄存器402，并且控制信号CSYNC中的两个控制脉冲被用于设置方向信号DIRR和DIRF。用以启动移位寄存器402的控制信号CSYNC中的控制脉冲在定时信号T2中的定时脉冲期间提供。控制信号CSYNC中用于设置方向信号DIRR的控制脉冲在定时信号T4中的定时脉冲期间提供，并且控制信号CSYNC中用于设置方向信号DIRF的控制脉冲在定时信号T6中的定时脉冲期间提供。
在触排选择地址生成器1200中，方向信号DIRR和DIRF由与定时信号BT5中的定时脉冲实质上相符的控制信号CSYNC中的一个控制脉冲或者低电压电平设置。触排选择地址生成器1200利用控制信号CSYNC中的两个控制脉冲启动。控制信号CSYNC中的一个控制脉冲启动低触排移位寄存器1202，控制信号CSYNC中的另一个控制脉冲启动高触排移位寄存器1204。低触排移位寄存器1202通过与定时信号BT1中的定时脉冲实质上相符的控制信号CSYNC中的控制脉冲启动，并且高触排移位寄存器1204由与定时信号BT3中的定时脉冲实质上相符的控制信号CSYNC中的控制脉冲启动，该控制脉冲。在定时信号BT1、BT3和BT5中的定时脉冲期间提供的控制信号CSYNC中的控制脉冲控制触排选择地址生成器1200的操作。
在一个实施方式中，在一个打印头模具40中使用两个触排选择地址生成器1200。两个触排选择地址生成器1200中的一个提供地址信号到点火组1-3，另一触排选择地址生成器1200提供地址信号到点火组4-6。控制信号CSYNC中的控制脉冲由三个定时脉冲移位，以便控制第二触排选择地址生成器1200，所述三个定时脉冲与定时信号BT2、BT4和BT6中的定时脉冲实质上相符。
图19是图解一个在打印头模具40中两个触排选择地址生成器1700和1702以及六个点火组1704a-1704f的实施方式的框图。触排选择地址生成器1700和1702是打印头模具40中控制电路的一个实施方式。每个地址生成器1700和1702类似于触排选择地址生成器1200，点火组1704a-1704f类似于在图7中图解的点火组202a-202f。
地址生成器1700通过第一地址线1712被电耦合到点火组1704a-1704c。地址线1712从触排选择地址生成器1700提供地址信号～A1、～A2……～A8到每个点火组1704a-1704c中的点火单元120。还有，触排选择地址生成器1700被电耦合到控制线1710。控制线1710接收控制信号CSYNC并提供控制信号CSYNC到触排选择地址生成器1700。另外，触排选择地址生成器1700被电耦合到选择线1708a-1708f。选择线1708a-1708f接收选择信号SEL1、SEL2……SEL6并提供选择信号SEL1、SEL2……SEL6到触排选择地址生成器1700和相应的点火组1704a-1704f。
选择线1708a提供选择信号SEL1到触排选择地址生成器1700作为定时信号BT1。选择线1708b提供选择信号SEL2到触排选择地址生成器1700作为定时信号BT2。选择线1708c提供选择信号SEL3到触排选择地址生成器1700作为定时信号BT3。选择线1708d提供选择信号SEL4到触排选择地址生成器1700作为定时信号BT4。选择线1708e提供选择信号SEL5到触排选择地址生成器1700作为定时信号BT5，并且选择线1708f提供选择信号SEL6到触排选择地址生成器1700作为定时信号BT6。
触排选择地址生成器1702通过第一地址线1716被电耦合到点火组1704d-1704f。地址线1716从触排选择地址生成器1702提供地址信号～B1、B2……～B8到每个点火组1704d-1704f中的点火单元120。还有，触排选择地址生成器1702被电耦合到控制线1710，其接收控制信号CSYNC并提供控制信号CSYNC到触排选择地址生成器1702。另外，触排选择地址生成器1702被电耦合到选择线1708a-1708f。选择线1708a-1708f提供选择信号SEL1、SEL2……SEL6到触排选择地址生成器1702和相应的点火组1704a-1704f。
选择线1708a提供选择信号SEL1到触排选择地址生成器1702作为定时信号BT4。选择线1708b提供选择信号SEL2到触排选择地址生成器1702作为定时信号BT5。选择线1708c提供选择信号SEL3到触排选择地址生成器1702作为定时信号BT6。选择线1708d提供选择信号SEL4到触排选择地址生成器1702作为定时信号BT1。选择线1708e提供选择信号SEL5到触排选择地址生成器1702作为定时信号BT2，并且选择线1708f提供选择信号SEL6到触排选择地址生成器1702作为定时信号BT3。
在运行中，1704a处的点火组一(FG1)接收地址信号～A1、～A2……～A8和选择信号SEL1中的脉冲，用于使点火单元120通过点火信号FIRE1启动激活。1704b处的点火组二(FG2)接收地址信号～A1、～A2……～A8和选择信号SEL2中的脉冲，用于使点火单元120通过点火信号FIRE2启动激活。1704c处的点火组三(FG3)接收地址信号～A1、～A2……～A8和选择信号SEL3中的脉冲，用于使点火单元120通过点火信号FIRE3启动激活。
1704d处的点火组四(FG4)接收地址信号～B1、～B2……～B8和选择信号SEL4中的脉冲，用于使点火单元120通过点火信号FIRE4启动激活。1704e处的点火组五(FG5)接收地址信号～B1、～B2……～B8和选择信号SEL5中的脉冲，用于使点火单元120通过点火信号FIRE5启动激活。1704f处的点火组六(FG6)接收地址信号～B1、～B2……～B8和选择信号SEL6中的脉冲，用于使点火单元120通过点火信号FIRE6启动激活。
每个触排选择地址生成器1700和1702可以独立地启动以便以正向或者反向方向提供低触排地址1-13或者高触排地址14-26。触排选择地址生成器1700可以被启动以便以正向或者反向方向提供低触排地址1-13或者高触排地址14-26，而不需要启动触排选择地址生成器1702，并且触排选择地址生成器1702可以被启动以便以正向或者反向方向提供低触排地址1-13或者高触排地址14-26，而不需要启动触排选择地址生成器1700。还有，触排选择地址生成器1700可以被启动以便以正向或者反向方向提供低触排地址1-13或者高触排地址14-26，而同时触排选择地址生成器1702可以被启动以以正向或者反向方向提供低触排地址1-13或者高触排地址14-26。
有效的地址信号～A1，～A2，……～A8用于启动激活1704a-1704c处点火组FG1、FG2和FG3中的低触排点火单元120。有效的地址信号～B1、～B2……～B8用于启动激活1704d-1704f处点火组FG4、FG5和FG6中的低触排点火单元120。
在一个实施方式中，低或者高触排点火单元是连接到同一子群选择线的那些点火单元。在其它的实施方式中，低或者高触排点火单元物理上互相靠近。在更多的实施方式中，触排选择地址生成器1700中的低触排电路被电耦合到与触排选择地址生成器1700中高触排电路不同的点火单元，这个布局也可以用于触排选择地址生成器1702。
在某些实施方式中，触排选择地址生成器1700和1702包含互相靠近的低触排移位寄存器和低触排逻辑电路，高触排移位寄存器和高触排逻辑电路以及方向电路。在其它的实施方式，触排选择地址生成器1700和1702每个被分成两个部分，第一部分包括低触排移位寄存器、低触排逻辑电路和方向电路，第二部分包括高触排移位寄存器、高触排逻辑电路和方向电路，其中第一部分和第二部分不必互相靠近设置但是被互相电耦合。
图20是图解在打印头模具40中触排选择地址生成器1700和1702的正向和反向操作的时序图。用于正向移位的控制信号是1824处的CSYNC(FWD)，而用于反向移位的控制信号是1826处的CSYNC(REV)。1828处的地址信号～A1-～A8表示由触排选择地址生成器1700提供的地址并包括正反向操作地址基准。1830处的地址信号～B1-～B8由触排选择地址生成器1702提供并包括正反向操作地址基准。
选择信号SEL1、SEL2……SEL6包含在一个重复系列六个脉冲中的一系列的六个脉冲。每个选择信号SEL1、SEL2……SEL6提供在该一系列六个脉冲中的一个脉冲。在一个系列的六个脉冲中，1800处的选择信号SEL1包含定时脉冲1802，1804处的选择信号SEL2包含定时脉冲1806，1808处的选择信号SEL3包含定时脉冲1810，1812处的选择信号SEL4包含定时脉冲1814，1816处的选择信号SEL5包含定时脉冲1818并且1820处的选择信号SEL6包含定时脉冲1822。
在正向操作中，控制信号CSYNC(FWD)1824提供与1804处选择信号SEL2中的定时脉冲1806实质上相符的控制脉冲1832。控制脉冲1832设置地址生成器1702以正向方向移位。还有，控制信号CSYNC(FWD)1824提供与1816处选择信号SEL5中的定时脉冲1818实质上相符的控制脉冲1834。控制脉冲1834设置地址生成器1700以正向方向移位。
在六个脉冲的下一个系列中，1800处的选择信号SEL1包含定时脉冲1836，1804处的选择信号SEL2包含定时脉冲1838，1808处的选择信号SEL3包含定时脉冲1840，1812处的选择信号SEL4包含定时脉冲1842，1816处的选择信号SEL5包含定时脉冲1844并且1820处的选择信号SEL6包含定时脉冲1846。
控制信号CSYNC(FWD)1824提供与定时脉冲1838实质上相符的控制脉冲1848以便继续设置触排选择地址生成器1702以正向方向移位，并提供与定时脉冲1844实质上相符的控制脉冲1850以便继续设置触排选择地址生成器1700以正向方向移位。还有，控制信号CSYNC(FWD)1824提供与1800处选择信号SEL1中的定时脉冲1836实质上相符的控制脉冲1852。控制脉冲1852启动触排选择地址生成器1700中的低触排移位寄存器用于在1828处的地址信号～A1-～A8中产生地址1-13。另外，控制信号CSYNC(FWD)1824提供与1812处选择信号SEL4中的定时脉冲1842实质上相符的控制脉冲1854。控制脉冲1854启动触排选择地址生成器1702中的低触排移位寄存器用于在1830处的地址信号～B1-～B8中产生地址1-13。
在六个脉冲的下一个或第三个系列中，1800处的选择信号SEL1包含定时脉冲1856，1804处的选择信号SEL2包含定时脉冲1858，1808处的选择信号SEL3包含定时脉冲1860，1812处的选择信号SEL4包含定时脉冲1862，1816处的选择信号SEL5包含定时脉冲1864并且1820处的选择信号SEL6包含定时脉冲1866。
控制信号CSYNC(FWD)1824提供与定时脉冲1858实质上相符的控制脉冲1868以便继续设置触排选择地址生成器1702以正向方向移位，并提供与定时脉冲1864实质上相符的控制脉冲1870以便继续设置触排选择地址生成器1700以正向方向移位。
触排选择地址生成器1700在1828处的地址信号～A1-～A8中在1872处提供低触排地址1。在1820处的选择信号SEL6中的定时脉冲1846期间，1872处的低触排地址1变为有效并且保持有效直到在1812处的选择信号SEL4中的定时脉冲1862。在1800、1804和1808处的选择信号SEL1、SEL2和SEL3中的定时脉冲1856、1858和1860期间，1872处的低触排地址1是有效的。
触排选择地址生成器1702在1830处的地址信号～B1-～B8中1874处提供低触排地址1。在1808处的选择信号SEL3中的定时脉冲1860期间，1874处的低触排地址1变为有效并且保持有效直到1800处的选择信号SEL1中的定时脉冲1876。在1812、1816和1820处的选择信号SEL4、SEL5和SEL6中的定时脉冲1862、1864和1866期间，1874处的低触排地址1是有效的。
1828处的地址信号～A1-～A8和1830处的地址信号～B1-～B8提供相同的地址，即1872和1874处的低触排地址1。低触排地址1在以定时脉冲1856开始并以定时脉冲1866结束的所述系列的六个定时脉冲期间提供，其是用于低触排地址1的地址时隙。在下一系列的六个脉冲期间，从定时脉冲1876开始，1828处的地址信号～A1-～A8在1878处提供低触排地址2，并且1830处的地址信号～B1-～B8提供低触排地址2。触排选择地址生成器1700和1702继续移位以提供低触排地址1-13，在正向方向上从低触排地址1到低触排地址13。当提供了低触排地址13时，低触排选择地址生成器1700和/或触排选择地址生成器1702可以被启动以便以正向或者反向方向提供低触排地址1-13或高触排地址14-26。
在这个例子中，当在1828处的地址信号～A1-～A8中1880处提供了低触排地址13并在1830处的地址信号～B1-～B8中1882处提供了低触排地址13时，1800处的选择信号SEL1包含定时脉冲1884，1804处的选择信号SEL2包含定时脉冲1886，1808处的选择信号SEL3包含定时脉冲1888，1812处的选择信号SEL4包含定时脉冲1890，1816处的选择信号SEL5包含定时脉冲1892，并且1820处的选择信号SEL6包含定时脉冲1894。
控制信号CSYNC(FWD)1824提供与定时脉冲1886实质上相符的控制脉冲1896以便继续设置触排选择地址生成器1702以正向方向移位，并提供与定时脉冲1892实质上相符的控制脉冲1898以便继续设置触排选择地址生成器1700以正向方向移位。还有，控制信号CSYNC(FWD)1824提供与1808处选择信号SEL3中的定时脉冲1888实质上相符的控制脉冲1900。控制脉冲1900启动触排选择地址生成器1700中的高触排移位寄存器用于在1828处的地址信号～A1-～A8中产生高触排地址14-26。另外，控制信号CSYNC(FWD)1824提供与1820处选择信号SEL6中的定时脉冲1894实质上相符的控制脉冲1902。控制脉冲1902启动触排选择地址生成器1702中的高触排移位寄存器用于在1830处的地址信号～B1-～B8中产生高触排地址14-26。
在下一个系列的六个脉冲中，1800处的选择信号SEL1包含定时脉冲1904，1804处的选择信号SEL2包含定时脉冲1906，1808处的选择信号SEL3包含定时脉冲1908，1812处的选择信号SEL4包含定时脉冲1910，1816处的选择信号SEL5包含定时脉冲1912并且1820处的选择信号SEL6包含定时脉冲1914。
控制信号CSYNC(FWD)1824提供与定时脉冲1906实质上相符的控制脉冲1916以便继续设置触排选择地址生成器1702以正向方向移位，并提供与定时脉冲1912实质上相符的控制脉冲1918以便继续设置触排选择地址生成器1700以正向方向移位。
触排选择地址生成器1700在1828处的地址信号～A1-～A8中1920处提供高触排地址14。在1820处的选择信号SEL6中的定时脉冲1846期间，1920处的高触排地址14变为有效并且保持有效直到1812处的选择信号SEL4中的定时脉冲1910。在1800、1804和1808处的选择信号SEL1、SEL2和SEL3中的定时脉冲1904、1906和1908期间，1920处的高触排地址14是有效的。
触排选择地址生成器1702在1830处的地址信号～B1-～B8中提供高触排地址14。在1808处选择信号SEL3中的定时脉冲1908期间，1922处的高触排地址14变为有效并且保持有效直到1800处的选择信号SEL1中的定时脉冲1924。在1812、1816和1820处的选择信号SEL4、SEL5和SEL6中的定时脉冲1910、1912和1914期间，1922处的高触排地址14是有效的。
1828处的地址信号～A1-～A8和1830处的地址信号～B1-～B8提供相同的地址，即1920和1922处的高触排地址14。高触排地址14在以定时脉冲1904开始并以定时脉冲1914结束的所述系列六个定时脉冲期间提供，其是用于高触排地址14的地址时隙。在下一系列的六个脉冲期间，从定时脉冲1924开始，1828处的地址信号～A1-～A8在1926处提供高触排地址15，并且1830处的地址信号～B1-～B8同样提供高触排地址15。触排选择地址生成器1700和1702继续以正向方向移位以提供高触排地址14-26，从高触排地址14到高触排地址26。
在反方向操作中，在选择信号SEL1、SEL2……SEL6中的一个系列的六个脉冲期间，控制信号CSYNC(REV)1826在1930处提供低电压电平，其与1804处选择信号SEL2中的定时脉冲1806实质上相符，以设置触排选择地址生成器1702以反向谢移位。还有，控制信号CSYNC(REV)1826在1932处提供低电压电平，其与1816处的选择信号SEL5中的定时脉冲1818实质上相符，以设置触排选择地址生成器1700以反向方向移位。
在下一系列的六个脉冲期间，控制信号CSYNC(REV)1826在1934处提供低电压电平，其与定时脉冲1838实质上相符，以继续设置触排选择地址生成器1702以反向方向移位，并在1936处提供低电压电平，其与定时脉冲1844实质上相符，以继续设置触排选择地址生成器1700以反向方向移位。还有，控制信号CSYNC(REV)1826提供与1800处的选择信号SEL1中的定时脉冲1836实质上相符的控制脉冲1938。控制脉冲1938启动触排选择地址生成器1700中的低触排移位寄存器用于在1828处的地址信号～A1-～A8中产生低触排地址13-1。另外，控制信号CSYNC(REV)1826提供与1812处的选择信号SEL4中的定时脉冲1842实质上相符的控制脉冲1940。控制脉冲1940启动触排选择地址生成器1702中的低触排移位寄存器用于在1830处的地址信号～B1-～B8中产生低触排地址13-1。
在下一或第三系列的六个脉冲中，控制信号CSYNC(REV)1826在1942处提供低电压电平，其与定时脉冲1858实质上相符，以继续设置触排选择地址生成器1702以反向方向移位，并提供控制脉冲1944，其与定时脉冲1864实质上相符，以继续设置触排选择地址生成器1700以反向方向移位。
触排选择地址生成器1700在1828处的地址信号～A1-～A8中1872处提供低触排地址13。在1820处选择信号SEL6中的定时脉冲1846期间，1872处的低触排地址13变为有效并且保持有效直到1812处的选择信号SEL4中的定时脉冲1862。在1800、1804和1808处的选择信号SEL1、SEL2和SEL3中的定时脉冲1856、1858和1860期间，1872处的低触排地址13是有效的。
触排选择地址生成器1702在1830处的地址信号～B1-～B8中1874处提供低触排地址13。在1808处选择信号SEL3中的定时脉冲1860期间，1874处的低触排地址13变为有效并且保持有效直到1800处的选择信号SEL1中的定时脉冲1876。在1812、1816和1820处的选择信号SEL4、SEL5和SEL6中的定时脉冲1862、1864和1866期间，1874处的低触排地址13是有效的。
1828处的地址信号～A1-～A8和1830处的地址信号～B1-～B8提供相同的地址，即1872和1874处的低触排地址13。低触排地址13在以定时脉冲1856开始并以定时脉冲1866结束的所述系列的六个定时脉冲期间提供，其是用于低触排地址13的地址时隙。在下一系列的六个脉冲期间，从定时脉冲1876开始，1828处的地址信号～A1-～A8在1878处提供低触排地址12，并且1830处的地址信号～B1-～B8同样提供低触排地址12。触排选择地址生成器1700和1702继续移位以提供从低触排地址1到低触排地址13的低触排地址1-13。当提供了低触排地址13时，低触排选择地址生成器1700和/或触排选择地址生成器1702可以被启动以便以正向或者反向方向提供低触排地址1-13或者高触排地址14-26。
在这个例子中，当在1828处的地址信号～A1-～A8和1830处的地址信号～B1-～B8中提供了低触排地址1时，控制信号CSYNC(REV)1826在1946处提供低电压电平，其与定时脉冲1886实质上相符，以便继续设置触排选择地址生成器1702以反向方向移位，并在1948处提供低电压电平，其与定时脉冲1892实质上相符，以便继续设置触排选择地址生成器1700以反向方向移位。还有，控制信号CSYNC(REV)1826提供与1808处选择信号SEL3中的定时脉冲1888实质上相符的控制脉冲1950。控制脉冲1950启动触排选择地址生成器1700中的高触排移位寄存器用于在1828处的地址信号～A1-～A8中产生地址26-14。另外，控制信号CSYNC(REV)1826提供与1820处的选择信号SEL6中的定时脉冲1894实质上相符的控制脉冲1952。控制脉冲1952启动触排选择地址生成器1702中的高触排移位寄存器用于在1830处的地址信号～B1-～B8中产生地址26-14。
在下一系列的六个脉冲中，控制信号CSYNC(REV)1826在1954处提供低电压电平，其与定时脉冲1906实质上相符，以继续设置触排选择地址生成器1702以反向方向移位，并提供处于低电平的控制脉冲1956，其与定时脉冲1912实质上相符，以继续设置触排选择地址生成器1700以反向方向移位。
触排选择地址生成器1700在1828处的地址信号～A1-～A8中1920处提供高触排地址26。在1820处的选择信号SEL6中的定时脉冲1894期间，1920处的高触排地址26变为有效并且保持有效直到1812处的选择信号SEL4中的定时脉冲1910。在1800、1804和1808处的选择信号SEL1、SEL2和SEL3中的定时脉冲1904、1906和1908期间，1920处的高触排地址26是有效的。
触排选择地址生成器1702在1830处的地址信号～B1-～B8中1922处提供高触排地址26。在1808处的选择信号SEL3中的定时脉冲1908期间，1922处的高触排地址26变为有效并且保持有效直到1800处的选择信号SEL1中的定时脉冲1924。在1812、1816和1820处选择信号SEL4、SEL5和SEL6中的定时脉冲1910、1912和1914期间，1922处的高触排地址26是有效的。
1828处的地址信号～A1-～A8和1830处的地址信号～B1-～B8提供相同的地址，即1920和1922处的高触排地址26。高触排地址26在以定时脉冲1904开始并以定时脉冲1914结束的所述系列的六个定时脉冲期间提供，其是用于高触排地址26的地址时隙。在下一系列的六个脉冲期间，从定时脉冲1924开始，1828处的地址信号～A1-～A8在1926处提供高触排地址25，并且1830处的地址信号～B1-～B8同样提供高触排地址25。触排选择地址生成器1700和1702继续移位以提供高触排地址14-26，从高触排地址26到高触排地址14。
虽然在本文中图解和描述了具体的实施方式，但是本领域技术人员可以理解的是，各种改变和/或等效的实现方案可以代替所图示和描述的具体实施方式而不背离本发明的保护范围。本申请旨在包括在本文中讨论的具体实施方式的任意改变或变化。因此，本发明仅由权利要求及其等效形式限定。

Claims (7)

1.一种流体喷射装置，包括：
点火单元，包括第一触排的点火单元和第二触排的点火单元；和
第一地址生成器，其被配置为响应控制信号而选择地提供适于允许第一触排的点火单元激活的第一序列的第一地址信号以及适于允许第二触排的点火单元激活的第二序列的第二地址信号，其中独立于第一序列的地址信号，选择地提供第二序列的地址信号，
其中控制信号包含控制脉冲和一系列定时脉冲，并且第一地址生成器被配置为启动第一序列和启动第二序列，以响应接收到与该系列定时脉冲中的定时脉冲实质上相符的控制脉冲。
2.如权利要求1所述的流体喷射装置，其中控制信号中的一个包含控制脉冲，并且第一地址生成器被配置为响应控制脉冲而启动第一序列和启动第二序列。
3.如权利要求1所述的流体喷射装置，其中控制信号包含一系列定时脉冲，并且第一地址生成器被配置为响应该系列定时脉冲而提供第一地址信号和第二地址信号。
4.如权利要求1所述的流体喷射装置，其中控制信号包含控制脉冲和一系列定时脉冲，并且第一地址生成器被配置为启动第一序列，以响应接收到与该系列定时脉冲中的第一定时脉冲实质上相符的控制脉冲中的第一控制脉冲。
5.如权利要求4所述的流体喷射装置，其中第一地址生成器被配置为启动第二序列，以响应接收到与该系列定时脉冲中的第二定时脉冲实质上相符的控制脉冲中的第二控制脉冲。
6.如权利要求4所述的流体喷射装置，其中第一地址生成器进一步包括：
方向电路，其被配置为设置第一方向信号，以响应接收到与该系列定时脉冲中的第三定时脉冲实质上相符的控制脉冲中的第三控制脉冲。
7.如权利要求1所述的流体喷射装置，其中点火单元包括第三触排的点火单元和第四触排的点火单元，并且该流体喷射装置还包括：
第二地址生成器，其被配置为响应控制信号而选择地提供第三序列的第三地址信号和第四序列的第四地址信号，其中第三序列的第三地址信号适于允许第三触排的点火单元激活，而第四序列的第四地址信号适于允许第四触排的点火单元激活，其中独立于第四序列的地址信号，选择地提供第三序列的地址信号。
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