CN100455093C - Hs-scch的检测方法和装置 - Google Patents

Abstract

本发明公开了一种HS-SCCH信道的检测方法，包括：A、接收HS-SCCH信道第一个时隙的解调数据；B、遍历所有可能的编码前数据，按照HS-SCCH信道编码方法，计算出每个编码前数据对应的编码数据，并将计算出的所有编码数据分别与步骤A接收的解调数据进行相关运算；C、根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据，如果有，则检测成功；否则检测不成功。本发明还公开了一种实现上述检测方法的HS-SCCH的检测装置。应用本发明不需要用Viterbi译码器来进行检测，而且具有检测算法简单、实现结构简单、检测时间短、能够保证检测实时性等优点。

Description

HS-SCCH的检测方法和装置

技术领域

本发明涉及移动数据通信中的高速下行包访问技术(HSDPA)，特别涉及HSDPA中高速-共享控制信道(HS-SCCH)的检测方法和装置。

背景技术

在3GPP中，为了满足迅速增长的对高速移动数据服务，目前在UMTS基础上推出另外一种增强型技术-HSDPA。HSDPA具有高速的特点，最高速率可以达到14Mbps左右，因此很快得到了推广和应用。

HSDPA下行包括2个信道：HS-SCCH和高速-物理下行共享信道(HS-PDSCH)。其中，HS-PDSCH承载下行业务数据，HS-SCCH承载和HS-PDSCH相关的信令。用户终端根据对HS-SCCH的译码结果来指导HS-PDSCH信道的解调和译码。具体来说，HS-SCCH信道包含2部分内容：第一部分是在第一时隙发送，用于检测，同时该时隙译码的结果用于指导HS-PDSCH进行解调；第二部分在第二、三时隙发送，该部分的译码结果用于获得指导HS-PDSCH的解调和译码的相关信令。对于第一部分，编码前是8比特，经过卷积编码和速率匹配，转换成40比特的编码数据，在调制发送时，通常将该编码数据的每比特数据映射为一个6比特数据，共映射出40个数据，在第一时隙发送。

由于HS-PDSCH信道是一个下行共享信道，用户终端必须通过对共享的HS-SCCH信道进行检测，来判断HS-PDSCH信道当前发送的子帧是否属于自己，如果检测成功，则确定HS-PDSCH信道当前发送的子帧属于自己，接收该信道发送的数据，并根据该数据内容进行相应的处理；否则检测不成功，确定HS-PDSCH信道当前发送的子帧不属于自己，丢弃接收到的该信道数据。因此，HS-SCCH检测的实时性要求非常高，需要在一个时隙内(2/3ms)完成最多4个HS-SCCH信道的检测。检测速度、检测概率和终端的性能密切相关。

目前，针对HS-SCCH检测有一些典型的算法，比如，支持单信道的检测算法有：VPMD(Viterbi Path Metric Difference)、YI(Yamamoto-Itoh)、Zeroth(零状态最优法)；支持多信道检测的算法有：MPDM(Minimum Path MetricDifference)、APMD(Average Path Metric Difference)、FPMD(Frequency of PathMetric Difference)等。这些算法基本上都需要进行Viterbi译码，主要是根据Viterbi的最优和次优路径进行判断，而Viterbi译码器本身在逻辑实现时需要耗用较大的逻辑资源。

目前，利用Viterbi译码器对HS-SCCH信道进行检测有两种实现方式：

第一种：采用独立的Viterbi译码器对HS-SCCH信道进行检测和译码。

参见图1，图1为现有技术第一种对HSDPA下行信道进行解调和译码的结构及原理示意图。其中，HS-SCCH信道解调模块102对接收的HS-SCCH信号进行解调，将解调后的数据发送给第二Viterbi译码器104。

第二Viterbi译码器104对其中的第一时隙数据进行检测及译码。

其他下行信道解调模块101对下行信道信号进行解调，将解调后的数据发送给第一Viterbi译码器103。

第一Viterbi译码器103对解调后的数据进行译码，输出译码结果。

这种方式下，采用两套独立的Viterbi译码器分别进行对HS-SCCH的检测和译码及对其他下行信道的译码，能够满足HS-SCCH检测的实时性要求。但是，需要耗用2套Viterbi译码器资源。实际上，Viterbi译码器的功能是很强大的，仅仅为了满足HS-SCCH检测的实时性要求，而单独为HS-SCCH检测设计一套Viterbi译码器显得非常不经济。因此，可以考虑第二种实现方式。

第二种：HS-SCCH信道与其他下行信道共用同一个Viterbi译码器。

参见图2，图2为现有技术第二种对HSDPA下行信道进行解调和译码的结构及原理示意图。

HS-SCCH信道解调模块202对接收的HS-SCCH信号进行解调，将解调后的数据发送给共享控制模块203。

其他下行信道解调模块201对接收的下行信号进行解调，将解调后的数据发送给共享控制模块203。

共享控制模块203，分时的把解调后的HS-SCCH解调数据和其他下行信道的解调数据发送给Viterb译码器204。

Viterb译码器204接收解调后的HS-SCCH数据和其他下行信道数据，完成对HS-SCCH的检测及译码和对其他下行信道的译码，最终输出译码结果。

这种方式下，HS-SCCH检测及译码和其他下行信道译码共用一套Viterbi译码器，虽然能节省一个Viterbi译码器资源，但是，由于HS-SCCH检测的实时性要求非常高，需要对Viterbi译码器具有绝对的优先权和基本零等待时延。因此，共享控制模块的设计复杂度非常高，并且HS-SCCH检测经常会打断其他信道的译码，会导致Viterbi译码器的效率大大降低。

可见，现有技术的两种对HS-SCCH信道进行检测的方式不能在保证实时性的情况下，降低Viterbi译码器资源耗费。

发明内容

有鉴于此，本发明的第一个主要目的在于：提供一种HS-SCCH信道的检测方法，该检测方法不需要使用Viterbi译码器。

本发明的第二个主要目的在于：提供一种HS-SCCH信道的检测装置，该装置耗用的逻辑资源低于Viterbi译码器。

根据上述目的的第一个方面，本发明提供了一种HS-SCCH信道的检测方法，该方法包括以下步骤：

A、接收HS-SCCH信道第一个时隙的解调数据；

B0、遍历所有可能的编码前数据；

B1、对用户终端识别号UE-ID进行卷积编码和速率匹配，得到UE特定的扰码序列；所述对UE-ID进行卷积编码和速率匹配的步骤包括：将UE-ID的各个比特位并行输入给预先设置的第二组合逻辑，第二组合逻辑按照逻辑关系在一个时钟周期内，将UE特定扰码序列的各个比特位并行输出；

B2、对所有可能的编码前数据进行卷积编码和速率匹配；对每一个可能的编码前数据进行卷积编码和速率匹配的步骤包括：将编码前数据的各个比特位并行输入给预先设置的第一组合逻辑，第一组合逻辑按照逻辑关系在一个时钟周期内，将其进行卷积编码和速率匹配结果的各个比特位并行输出；所述第一组合逻辑为：预先根据HS-SCCH编码方法，获得编码前数据的各个比特位和其进行卷积编码和速率匹配结果的各个比特位之间的逻辑关系，按照该逻辑关系设置的；

B3、将步骤B1得到的UE特定的扰码序列和步骤B2得出的每个卷积编码和速率匹配结果分别进行加法运算，得出所有可能的编码前数据对应的编码数据；

B4、并将计算出的所有编码数据分别与步骤A接收的解调数据进行相关运算；

C、根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据，如果有，则检测成功；否则检测不成功

其中，步骤B0所述遍历所有可能的编码前数据的方法可以为：

每隔编码数据比特数相同个数的时钟周期，从可能的编码前数据中选择一个不同的数据，直到选择完所有可能的编码前数据。

步骤B0所述遍历所有可能的编码前数据的方法可以为：

每40个时钟周期，按从小到大的顺序，从0～255中选择一个不同的数据，直到0～255都被选择。

步骤B3所述将步骤B1得到的UE特定的扰码序列和步骤B2得出的每个卷积编码和速率匹配结果分别进行加法运算的方法可以为：

将步骤B1得到的UE特定的扰码序列和步骤B2得出的每个卷积编码和速率匹配结果分别进行按位异或运算。

所述步骤B1中，可以在一个时钟周期内完成对UE-ID的卷积编码和速率匹配；

所述步骤B2中，可以在一个时钟周期内完成对一个可能的编码前数据的卷积编码和速率匹配。

可以设计算出的所有编码数据为s[i][k](i＝0～255，k＝0～39)，i是编码数据的序号，k是每个编码数据位的序号，步骤A接收的解调数据为：DM[k](k＝0～39)，k是每个解调数据的序号，则步骤B4所述将计算出的编码数据与步骤A接收的解调数据进行相关运算的方法为：相关累加值 $\mathrm{SUM}\left[i\right]=\underset{k=0}{\overset{39}{\mathrm{\Σ}}}s\left[i\right]\left[k\right]\×\mathrm{DM}\left[k\right]$ (i＝0～255，k＝0～39)。

所述将计算出的编码数据与步骤A接收的解调数据进行相关运算的方法具体可以为：

对于每个编码数据：每个时钟周期依次从该编码数据中选择一个比特数据，根据该比特数据从步骤A接收的解调数据中依次读取一个数据进行相关累加，直到解调数据中所有数据相关累加完，得到一个相关累加值。

所述根据该比特数据从步骤A接收的解调数据中选择一个数据进行相关累加的方法可以为：

如果编码比特的值为0，直接对从解调数据中读取的数据和历史累加数据进行累加；如果编码比特的值为1，则先对读取的数据取反后再和历史累加数据进行累加。

预先根据检测概率和虚警概率设置相关累加值门限，步骤C所述根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据的方法可以为：

从所有编码数据计算出的相关累加值中，找出最大值，判断该最大值是否大于所述相关累加值门限，如果是，则计算出该最大值的编码数据与所述解调数据相关；否则所述编码数据中没有与所述解调数据相关的编码数据。

可以预先根据检测概率和虚警概率设置相关累加值门限，所述步骤A中，接收多个信道的解调数据；

所述步骤B4中，将计算出的所有编码数据分别与步骤A接收的各个信道的解调数据分别进行相关运算；

步骤C所述根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据的方法为：

从各个信道的解调数据找出相关累加值中的最大值，判断该最大值是否大于所述相关累加值门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，且该解调数据的信道号为检测成功的信道号；否则所述编码数据中没有与所述解调数据相关的编码数据。

可以预先根据检测概率和虚警概率设置相关累加值相对门限，步骤C所述根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据的方法包括：

C1、从所有编码数据计算出的相关累加值中，找出最大值和次大值；

C2、将该次大值除以该最大值；

C3、判断步骤C2获得的相除结果是否小于所述相关累加值相对门限，如果是，则计算出该最大值的编码数据与所述解调数据相关；否则所述编码数据中没有与所述解调数据相关的编码数据。

所述步骤C2中，可以先将次大值乘以一个常数，再与所述最大值进行定点除法运算。

可以预先根据检测概率和虚警概率设置相关累加值相对门限，所述步骤A中，接收多个信道的解调数据；

所述步骤B4中，将计算出的所有编码数据分别与步骤A接收的各个信道的解调数据分别进行相关运算；

步骤C所述根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据的方法包括：

C1、分别对各个信道的解调数据找出相关累加值中的最大值和次大值；

C2、分别将各个信道的次大值除以该信道的最大值；

C3、对步骤C2得到的所有信道的相除结果，找出最小值，判断该最小值是否小于所述相关累加值相对门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，且该解调数据的信道号为检测成功的信道号；否则所述编码数据中没有与所述解调数据相关的编码数据。

该方法可以进一步包括：在检测成功情况下，将所述与解调数据相关的编码数据对应的编码前数据，确定为HS-SCCH信道第一个时隙的译码结果。

根据上述目的的第二个方面，本发明提供了一种HS-SCCH信道的检测装置，该装置包含：解调数据存储模块、编码数据生成模块、相关运算模块和检测判决模块；

所述的解调数据存储模块接收HS-SCCH信道第一时隙的解调数据；

所述编码数据生成模块包含：控制单元、编码数据生成单元和编码数据选择单元；

所述的控制单元产生读取地址信号和编码前数据，将读取地址信号输出给编码数据选择单元、解调数据存储模块以及第二编码速率匹配逻辑，将编码前数据输出给编码数据生成单元；

所述编码数据生成单元包含：第一编码速率匹配逻辑、第二编码速率匹配逻辑和异或电路；

所述第一编码匹配逻辑在每个编码前数据到来时，对该编码前数据进行卷积编码和速率匹配，将结果输出给异或电路；

第二编码速率匹配逻辑在接收到读取地址信号时，对UE-ID进行卷积编码和速率匹配，得到UE特定的扰码序列，输出给异或电路；

所述异或电路将每个第一编码匹配逻辑输出的结果和第二编码速率匹配逻辑输出的UE特定的扰码序列分别进行异或运算，得出所有可能的编码前数据对应的编码数据；

所述编码数据选择单元根据读取地址信号，从接收的编码数据中选择一个比特数据输出给相关运算模块；

所述解调数据存储模块根据读取地址信号，输出一个第一时隙的解调数据给相关运算模块；

所述的相关运算模块对所有编码数据分别与从解调数据存储模块获取第一时隙的解调数据，进行相关运算，将所有相关运算结果输出给检测判决模块；

所述的检测判决模块根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据，如果有，则判决检测成功；否则判决检测不成功。

所述的第一编码速率匹配逻辑可以为：按照编码前数据的各个比特位和其进行卷积编码和速率匹配结果的各个比特位之间的逻辑关系设置的并行组合逻辑；

所述第二编码速率匹配逻辑可以为：按照UE-ID的各个比特位和UE特定扰码序列的各个比特位之间的逻辑关系设置的并行组合逻辑。

所述的控制单元可以包含：处理计数器和遍历计数器；

所述处理计数器每一个时钟周期生成一个读取地址信号，输出给遍历计数器、编码数据选择单元、解调数据存储模块和第二编码速率匹配逻辑；

所述遍历计数器每与编码数据比特数相同个数的时钟周期生成一个编码前数据，输出给第一编码匹配逻辑。

所述的相关运算模块可以包含相关器；

所述相关器对于每个编码数据：根据从编码数据选择单元接收的该编码数据的比特数据，对从解调数据存储模块接收的解调数据进行相关累加，直到解调数据中所有数据相关累加完，得到一个相关累加值，分别输出给检测判决模块。

所述的检测判决模块可以包含最大值选择电路和门限判决电路；

所述最大值选择电路接收相关器对于每个编码数据输出的相关累加值，从中找出最大值输出给门限判决电路，

所述门限判决电路判断接收的最大值是否大于预设的相关累加值门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，检测成功；否则所述编码数据中没有与所述解调数据相关的编码数据，检测失败。

所述的相关运算模块可以包含与信道数量相同个数的相关器；所述的检测判决模块包含一个最大值选择电路、一个门限判决电路；

所述的解调数据存储模块并行存储多个HS-SCCH信道的第一时隙解调数据，且并行输出给相应的各个相关器；

每个相关器分别将计算出的所有编码数据与相应的一个信道的解调数据进行相关累加，将相关累加值输出给最大值选择电路；

所述最大值选择电路接收所有相关累加值，从中选出最大值，输出给门限判决电路；

所述门限判决电路判断接收的最大值是否大于预设的相关累加值门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，且该解调数据的信道号为检测成功的信道号；否则所述编码数据中没有与所述解调数据相关的编码数据，检测失败。

所述的检测判决模块可以包含最大值和次大值选择电路、除法电路和门限判决电路；

所述最大值和次大值选择电路接收相关器对于每个编码数据输出的相关累加值，从中找出最大值和次大值输出给除法电路；

所述除法电路将接收的次大值除以接收的最大值，得到一个相除结果输出给门限判决电路；

所述门限判决电路判断接收的相除结果是否小于预设的相对门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，检测成功；否则所述编码数据中没有与所述解调数据相关的编码数据，检测失败。

所述的相关运算模块可以包含与信道数量相同个数的相关器；所述的检测判决模块包含一个最小值选择电路、一个门限判决电路、与信道数量相同个数的最大值和次大值选择电路、与信道数量相同个数的除法电路；

所述的解调数据存储模块并行存储多个HS-SCCH信道的第一时隙解调数据，且并行输出给相应的各个相关器；

每个相关器分别将计算出的所有编码数据与相应的一个信道的解调数据进行相关累加，将相关累加值输出给一个最大值和次大值选择电路；

每个最大值和次大值选择电路接收相应的一个信道的相关累加值，从中选出最大值和次大值，输出给相应的一个除法电路；

每个除法电路对接收的相应的一个信道的次大值除以接收的最大值，得到相应的一个相除结果输出给最小值选择电路；

所述最小值选择电路接收所有除法电路输出的相除结果，从中选出一个最小值输出给门限判决电路；

所述门限判决电路判断接收的最小值是否小于预设的相对门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，且该解调数据的信道号为检测成功的信道号；否则所述编码数据中没有与所述解调数据相关的编码数据。

所述的相关器可以包含：符号映射电路、乘法器、加法器和累加寄存器；

所述符号映射电路接收编码数据选择单元输出的比特数据，将0映射为+1，将1映射为-1输出给乘法器；

所述乘法器接收解调数据存储模块输出的一个解调数据与符号映射电路输出的+1或-1相乘后，输出给加法器；

所述加法器将乘法器输出的结果和累加寄存器输出的历史累加结果相加后，输出给累加寄存器；

累加寄存器在所有解调数据都累加前，输出历史累加结果给加法器；在所有解调数据都累加后，输出一个相关累加值给检测判决模块。

由上述的技术方案可见，本发明提供的HS-SCCH的检测方法和装置，利用了HS-SCCH第一时隙的数据编码前只有8比特的特点，也就是编码前只有256种可能的特点，按照协议中对HS-SCCH第一时隙数据的编码方法，求出256种可能的编码数据，利用遍历相关算法对HS-SCCH进行检测。也就是说，本发明提供了与用Viterbi译码器进行检测完全不同的检测方法和装置，不需要用Viterbi译码器来实现，而且具有算法简单、实现结构简单、检测时间短、能够保证检测实时性等优点。

附图说明

图1为现有技术第一种对HSDPA下行信道进行解调和译码的结构及原理示意图；

图2为现有技术第二种对HSDPA下行信道进行解调和译码的结构及原理示意图；

图3为协议中HS-SCCH信道的编码流程框图；

图4为本发明HS-SCCH信道的检测方法的一个较佳实施例的处理流程图；

图5为本发明HS-SCCH信道的检测装置的第一较佳实施例的结构示意图；

图6为图5所示检测装置的相关器的结构示意图；

图7为图6所示检测装置中的第二种检测判决模块的结构示意图；

图8为本发明HS-SCCH信道的检测装置的第二较佳实施例的结构示意图；

图9为本发明HS-SCCH信道的检测装置的第三较佳实施例的结构示意图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明提供的HS-SCCH的检测方法和装置，利用了HS-SCCH第一时隙的数据编码前只有8比特的特点，也就是编码前只有256种可能的特点，按照协议中对HS-SCCH第一时隙数据的编码方法，求出256种可能的编码数据，利用遍历相关算法对HS-SCCH进行检测。

首先，介绍一下协议中HS-SCCH信道的编码方法。

参见图3，图3为协议中HS-SCCH信道的编码流程框图。其包含以下步骤：

步骤301，对8比特位的编码前数据x1进行信道卷积编码，生成48比特位的数据z1。

步骤302，对数据z1进行速率匹配，生成40比特位的卷积编码和速率匹配结果r1。

步骤303，对16比特位的UE-ID和r1执行UE特殊映射。具体的方法是，先对UE-ID进行卷积编码和速率匹配，生成40比特位的特定扰码序列，再将扰码序列和r1相加，生成40位的编码数据s1，可以采用按位异或运算来实现扰码序列和r1相加。

40比特位的编码数据s1在发送前被调制为多比特位数据，例如：调制为6比特、7比特或8比特等等。这样，就完成了信道编码。

然后，对本发明提供的HS-SCCH的检测方法进行详细说明。

参见图4，图4为本发明HS-SCCH信道的检测方法的一个较佳实施例的处理流程图。该流程包括以下步骤：

步骤401，接收HS-SCCH信道的第一时隙解调数据并存储。

如果是单信道则接收一个信道的解调数据。如果是多信道，如n信道时，则将n个信道的数据并行存储在同一个地址中。每个HS-SCCH信道的第一时隙包含40个数据，每个数据m比特位，因此n个信道时，解调数据RAM的总容量为n×m个数据，其中m、n为正整数。可以有两种方式实现并行存储：

1、采用n个位宽为m比特位，深度为40的RAM，n个RAM的地址线并联，这样一个地址来时，可以同时输出n个信道的m比特位，也就是同时输出n个信道的1个数据。

2、采用1个位宽为n×m比特位，深度为40的RAM，这样一个地址来时，可以同时输出n×m位，即n个信道的m比特位，也就是同时输出n个信道的1个数据。

步骤402，对UE-ID进行卷积编码和速率匹配，计算获得UE特定的扰码序列，可以记为：c[k](k＝0～39)。

本步骤中，通过预先设置的并行组合逻辑，实现在一个时钟周期内完成对UE-ID的卷积编码和速率匹配。具体来说，本实施例预先根据图3所示HS-SCCH编码方法中步骤303中生成UE特定扰码序列的方法，获得UE-ID的各个比特位和UE特定扰码序列的各个比特位之间的逻辑关系，按照该逻辑关系设置了第二组合逻辑，将UE-ID的各个比特位并行输入给第二组合逻辑，第二组合逻辑按照逻辑关系在一个时钟周期内，将UE特定扰码序列的各个比特位并行输出。

UE-ID的各个比特位和UE特定扰码序列的各个比特位之间的逻辑关系如下(其中id[15:0]为UE的标识，id[15]表示高位，id[0]表示低位；c[39:0]为计算得到的UE特定扰码号)：

c[0]＝id[14]；

c[1]＝id[13]+id[15]；

c[2]＝id[13]+id[14]+id[15]；

c[3]＝id[12]+id[14]+id[15]；

c[4]＝id[11]+id[13]+id[14]+id[15]；

c[5]＝id[11]+id[12]+id[13]+id[14]；

c[6]＝id[10]+id[12]+id[13]+id[14]；

c[7]＝id[10]+id[11]+id[12]+id[13]+id[15]；

c[8]＝id[9]+id[11]+id[12]+id[13]；

c[9]＝id[9]+id[10]+id[11]+id[12]+id[14]；

c[10]＝id[8]+id[10]+id[11]+id[12]；

c[11]＝id[8]+id[9]+id[10]+id[11]+id[13]+id[15]；

c[12]＝id[7]+id[9]+id[10]+id[11]+id[15]；

c[13]＝id[7]+id[8]+id[9]+id[10]+id[12]+id[14]+id[15]；

c[14]＝id[6]+id[8]+id[9]+id[10]+id[14]；

c[15]＝id[6]+id[7]+id[8]+id[9]+id[11]+id[13]+id[14]；

c[16]＝id[5]+id[7]+id[8]+id[9]+id[13]；

c[17]＝id[5]+id[6]+id[7]+id[8]+id[10]+id[12]+id[13]；

c[18]＝id[4]+id[6]+id[7]+id[8]+id[12]；

c[19]＝id[4]+id[5]+id[6]+id[7]+id[9]+id[11]+id[12]；

c[20]＝id[3]+id[5]+id[6]+id[7]+id[11]；

c[21]＝id[3]+id[4]+id[5]+id[6]+id[8]+id[10]+id[11]；

c[22]＝id[2]+id[4]+id[5]+id[6]+id[10]；

c[23]＝id[2]+id[3]+id[4]+id[5]+id[7]+id[9]+id[10]；

c[24]＝id[1]+id[3]+id[4]+id[5]+id[9]；

c[25]＝id[1]+id[2]+id[3]+id[4]+id[6]+id[8]+id[9]；

c[26]＝id[0]+id[2]+id[3]+id[4]+id[8]；

c[27]＝id[0]+id[1]+id[2]+id[3]+id[5]+id[7]+id[8]；

c[28]＝id[1]+id[2]+id[3]+id[7]；

c[29]＝id[0]+id[1]+id[2]+id[4]+id[6]+id[7]；

c[30]＝id[0]+id[1]+id[2]+id[6]；

c[31]＝id[0]+id[1]+id[3]+id[5]+id[6]；

c[32]＝id[0]+id[1]+id[5]；

c[33]＝id[0]+id[2]+id[4]+id[5]；

c[34]＝id[0]+id[4]；

c[35]＝id[1]+id[3]+id[4]；

c[36]＝id[3]；

c[37]＝id[2]；

c[38]＝id[1]+id[2]；

c[39]＝id[0]+id[1]。

从上述逻辑关系可以看出，第二组合逻辑可以用简单的与非门进行组合来实现，因此实现十分简单。实际应用中，也可以采用串行组合逻辑来实现对UE-ID的卷积编码和速率匹配，但是对该串行组合逻辑的执行速度要求非常高，必须在1/40个时钟周期完成一比特位的运算，因此推荐使用并行组合逻辑来实现。

步骤403，遍历所有可能的编码前数据，进行卷积编码和速率匹配。

实际上，HS-SCCH第一时隙的数据编码前只有8比特，也就是编码前只有0～255这256种可能，而且编码数据是40比特位，因此，卷积编码和速率匹配的结果可以记为：r[i][k](i＝0～255，k＝0～39)。

具体的遍历方法为：每40个时钟周期，按从小到大的顺序，依次从0～255中选择一个不同的数据，直到0～255都被选择。由于网络侧在发送每个编码数据前都将该编码数据映射为40个m比特位的数据，40个时钟周期完成一个编码数据的相关运算。

本步骤中，可以通过预先设置的并行组合逻辑，实现在一个时钟周期内完成对一个编码前数据的卷积编码和速率匹配。具体来说，预先根据图3所示HS-SCCH编码方法中的步骤301和302，获得编码前数据的各个比特位和其进行卷积编码和速率匹配结果的各个比特位之间的逻辑关系，按照该逻辑关系设置了第一组合逻辑，将编码前数据的各个比特位并行输入给第一组合逻辑，第一组合逻辑按照逻辑关系在一个时钟周期内，将其进行卷积编码和速率匹配结果的各个比特位并行输出。

编码前数据的各个比特位和其进行卷积编码和速率匹配结果的各个比特位之间的逻辑关系如下(其中cnt[7:0]为遍历计数器的值，也就是编码前数据，r[39:0]为编码和速率匹配后的结果)：

r[0]＝cnt[7]；

r[1]＝cnt[6]+cnt[7]；

r[2]＝cnt[6]+cnt[7]；

r[3]＝cnt[5]+cnt[7]；

r[4]＝cnt[5]+cnt[6]+cnt[7]；

r[5]＝cnt[4]+cnt[6]+cnt[7]；

r[6]＝cnt[4]+cnt[5]+cnt[7]；

r[7]＝cnt[4]+cnt[5]+cnt[6]；

r[8]＝cnt[3]+cnt[5]+cnt[6]；

r[9]＝cnt[3]+cnt[4]+cnt[6]+cnt[7]；

r[10]＝cnt[3]+cnt[4]+cnt[5]；

r[11]＝cnt[2]+cnt[4]+cnt[5]+cnt[7]；

r[12]＝cnt[2]+cnt[3]+cnt[5]+cnt[6]；

r[13]＝cnt[2]+cnt[3]+cnt[4]+cnt[7]；

r[14]＝cnt[1]+cnt[3]+cnt[4]+cnt[6]+cnt[7]；

r[15]＝cnt[1]+cnt[2]+cnt[4]+cnt[5]；

r[16]＝cnt[1]+cnt[2]+cnt[3]+cnt[6]；

r[17]＝cnt[0]+cnt[2]+cnt[3]+cnt[5]+cnt[6]+cnt[7]；

r[18]＝cnt[0]+cnt[1]+cnt[3]+cnt[4]+cnt[7]；

r[19]＝cnt[0]+cnt[1]+cnt[2]+cnt[5]；

r[20]＝cnt[1]+cnt[2]+cnt[4]+cnt[5]+cnt[6]+cnt[7]；

r[21]＝cnt[0]+cnt[2]+cnt[3]+cnt[6]+cnt[7]；

r[22]＝cnt[0]+cnt[1]+cnt[4]+cnt[7]；

r[23]＝cnt[0]+cnt[1]+cnt[3]+cnt[4]+cnt[5]+cnt[6]；

r[24]＝cnt[1]+cnt[2]+cnt[5]+cnt[6]；

r[25]＝cnt[0]+cnt[3]+cnt[6]；

r[26]＝cnt[0]+cnt[2]+cnt[3]+cnt[4]+cnt[5]；

r[27]＝cnt[0]+cnt[1]+cnt[4]+cnt[5]；

r[28]＝cnt[2]+cnt[5]；

r[29]＝cnt[1]+cnt[2]+cnt[3]+cnt[4]；

r[30]＝cnt[0]+cnt[3]+cnt[4]；

r[31]＝cnt[1]+cnt[4]；

r[32]＝cnt[0]+cnt[1]+cnt[2]+cnt[3]；

r[33]＝cnt[2]+cnt[3]；

r[34]＝cnt[0]+cnt[3]；

r[35]＝cnt[0]+cnt[1]+cnt[2]；

r[36]＝cnt[1]+cnt[2]；

r[37]＝cnt[0]+cnt[1]；

r[38]＝cnt[0]+cnt[1]；

r[39]＝cnt[0]。

从上述逻辑关系可以看出，第二组合逻辑可以用简单的与非门进行组合来实现，因此实现十分简单。实际应用中，也可以采用串行组合逻辑来实现对编码前数据的卷积编码和速率匹配，但是对该串行组合逻辑的执行速度要求非常高，必须在1/40个时钟周期完成一比特位的运算，因此推荐使用并行组合逻辑来实现。

步骤404，将UE扰码序列和步骤403得出的每个卷积编码和速率匹配结果分别进行模2加法运算，相加结果记为：s[i][k]＝r[i][k]+c[k]，(i＝0～255，k＝0～39)。i是编码数据的序号，k是每个编码数据位的序号，这样计算出所有可能的编码前数据对应的编码数据。

本步骤中，可以采用按位异或的方式来实现UE扰码序列和步骤403得出的每个卷积编码和速率匹配结果相加。

步骤405，对每个编码数据计算出一个相关累加值。

假设解调数据为DM[k](k＝0～39)，k是每个解调数据的序号，则计算的方法可以为： $\mathrm{SUM}\left[i\right]=\underset{k=0}{\overset{39}{\mathrm{\Σ}}}s\left[i\right]\left[k\right]\×\mathrm{DM}\left[k\right]$ (i＝0～255，k＝0～39)。也就是对于每个编码数据：每个时钟周期从该编码数据中依次选择一个比特数据，根据该比特数据从接收的解调数据中依次读取一个数据进行相关累加，直到40个时钟周期后，解调数据中所有数据相关累加完，得到一个相关累加值SUM[i]。

具体来说，如果选择的编码比特的值为0，则直接对从解调数据中读取的数据和历史累加数据进行累加；如果编码比特的值为1，则先对读取的数据取反后再和历史累加数据进行累加。

经过本步骤，如果是单信道则共计算出256个相关累加值，如果是n信道则对每个信道计算出256个相关累加值。

步骤406，从相关累加值中，选择出一个最大值A＝max(SUM[i])和一个次大值B＝sec_max(SUM[i])，并记录计算出最大值的编码数据K＝i，将次大值除以最大值得出一个相除结果C＝(B/A)。

本步骤中，可以先将次大值次大值乘以一个常数后，再和最大值进行相除，得到除法结果，这里乘以一个常数是为了定点运算，典型值为64。如果是单信道，则直接从256个相关累加值中选出一个最大值和一个次大值进行相除，得到1个除法结果。如果是n个信道，则从各个信道的256个相关累加值中分别找出一个最大值和一个次大值进行相除，得到n个除法结果。

步骤407，判断相除的结果是否小于预定的相关累加值相对门限，如果是则计算出最大值的编码数据K与解调数据相关，执行步骤408；否则执行步骤409。

实际应用中，如果是单信道，则直接用该信道的相除的结果判断是否小于预定的相关累加值相对门限；如果是n信道，则先从n个信道的相除结果中选择出一个最小值，并记录出现最小值的信道，用该信道的相除的结果判断是否小于预定的相关累加值相对门限。

相关累加值相对门限可以根据不同的检测概率和虚警概率要求来设置，比如：希望检测成功的概率高、虚警概率高，则可以将该门限设置高一些。另外，为了灵活控制检测概率，门限可以设置为软件可配置。

步骤408，检测成功，确定计算出最大值的编码数据K为HS-SCCH信道第一时隙的译码结果。如果是单信道，则计算出最大值的编码数据K即为该信道的第一时隙的译码结果；如果是n信道，则除法结果为最小值的信道检测成功，K就是该信道的第一时隙的译码结果。

步骤409，检测失败，完成本次检测。

与现有技术相同，如果检测成功，UE则确定HS-PDSCH信道当前发送的子帧属于自己，接收该信道发送的数据，并根据该数据内容进行相应的处理；否则检测不成功，UE确定HS-PDSCH信道当前发送的子帧不属于自己，丢弃接收到的该信道数据。

本实施例中，采用相关累加值相对门限进行检测判决。实际应用中，也可以采用绝对门限来进行判决，也就是说，直接对选出的最大值与绝对门限进行比较，如果大于绝对门限，则检测成功，否则检测失败，但这种检测方式的检测准确性没有采用相对门限进行检测判决高，因此，推荐采用相关累加值相对门限进行检测判决。

以下，举两个简单实例进行说明。

例一，假设：UE-ID、发送数据和第一时隙调整结果如表一所示，相关累加值相对门限、第一时隙解调结果如表二所示；则其检测结果如表三所示。

UE_ID	发送数据	第一时隙调制结果
			A2AC(十六进制)	124	31，-31，-31，31，31，-31，-31，-31，-31，31-31，31，-31，31，31，31，-31，-31，-31，-31-31，-31，-31，-31，31，-31，31，31，-31，-31-31，-31，-31，31，-31，31，31，-31，-31，31

表一

UE_ID	门限	第一时隙解调结果
			A2AC(十六进制)	0.66(定点化后42)	31，-31，-31，31，31，-31，-31，-31，-31，31-31，31，-31，31，31，31，-31，-31，-31，-31-31，-31，-31，-31，31，-31，31，31，-31，-31-31，-31，-31，31，-31，31，31，-31，-31，31

表二

最大值	1240
		最大值对应的编码数据的值	124
次大值	434
		除法结果	434×64/1240＝22
判决	22小于42，成功
		第一时隙译码结果	124

表三

例二，假设：UE-ID、发送数据和第一时隙调整结果如表一所示，相关累加值相对门限、第一时隙解调结果如表四所示；则其检测结果如表五所示。

UE_ID	门限	第一时隙解调结果
			1234(十六进制)	0.66(定点化后42)	31，-31，-31，31，31，-31，-31，-31，-31，31-31，31，-31，31，31，31，-31，-31，-31，-31-31，-31，-31，-31，31，-31，31，31，-31，-31-31，-31，-31，31，-31，31，31，-31，-31，31

表四

最大值	496
		最大值对应的编码数据的值	119
次大值	496
		除法结果	496×64/496＝63
判决	63大于42，不成功
		第一时隙译码结果	124

表五

以上是基于接收端无噪声的情况，如果接收端存在噪声，解调的数据和调制的数据可能不完全相同。

最后，对本发明提供的HS-SCCH的检测装置进行详细说明，该装置是根据图4所示的方法设计的。

参见图5，图5为本发明HS-SCCH信道的检测装置的第一较佳实施例的结构示意图。该HS-SCCH信道的检测装置能够对单信道进行检测，其包含：解调数据RAM500、编码数据生成模块510、相关运算模块520和检测判决模块530。

其中，解调数据RAM500接收并存储HS-SCCH信道第一时隙的解调数据，本实施例是单信道，因此解调数据RAM500只需存储一个信道的解调数据。如果是多信道，如n信道时，则解调数据RAM500将n个信道的数据并行存储在同一个地址中。每个HS-SCCH信道的第一时隙包含40个数据，每个数据m比特位，因此n个信道时，解调数据RAM的总容量为m×n个数据。解调数据RAM500可以有两种方式实现并行存储：

1、采用n个位宽为m比特位，深度为40的RAM，n个RAM的地址线并联，这样一个地址来时，可以同时输出n个信道的m比特位，也就是同时输出n个信道的1个数据。

2、采用1个位宽为n×m比特位，深度为40的RAM，这样一个地址来时，可以同时输出n×m位，即n个信道的m比特位，也就是同时输出n个信道的1个数据。

编码数据生成模块510遍历所有可能的编码前数据，按照HS-SCCH信道编码方法，计算出每个编码前数据对应的编码数据，并将计算出的所有编码数据分别发送给相关运算模块。

如图5所示，本实施例中的编码数据生成模块510包含：包含遍历计数器512和处理计数器513的控制单元511；包含第一编码速率匹配逻辑515、第二编码速率匹配逻辑516和异或电路517的编码数据生成单元514；以及编码数据选择单元518。

其中，处理计数器513每一个时钟周期生成一个读取地址信号，输出给遍历计数器512、编码数据选择单元518和解调数据RAM500。遍历计数器512每与编码数据比特数相同个数的时钟周期，按照目前协议规定，也就是40个时钟周期生成一个编码前数据，输出给第一编码匹配逻辑515。由于HS-SCCH第一时隙的数据编码前只有8比特，也就是编码前只有0～255这256种可能，因此，遍历计数器512每40个时钟周期，按从小到大的顺序，依次从0～255中选择一个不同的数据作为编码前数据输出给第一编码匹配逻辑515，直到0～255都被选择。

图5中，第一编码匹配逻辑515在每个编码前数据到来时，对该编码前数据进行卷积编码和速率匹配，将结果r[39:0]输出给异或电路517。

本实施例中的第一编码匹配逻辑515是预先按照编码前数据的各个比特位和其进行卷积编码和速率匹配结果的各个比特位之间的逻辑关系，设置的并行组合逻辑，编码前数据的各个比特位并行输入给第一编码匹配逻辑515，第一编码匹配逻辑515按照逻辑关系在一个时钟周期内，将其进行卷积编码和速率匹配结果的各个比特位并行输出给异或电路517。

第二编码速率匹配逻辑516每个时钟周期，对UE-ID进行一次卷积编码和速率匹配，得到UE特定的扰码序列c[39:0]，输出给异或电路517。

本实施例中的第二编码速率匹配逻辑516是预先按照UE-ID的各个比特位和UE特定扰码序列的各个比特位之间的逻辑关系，设置了并行组合逻辑，将UE-ID的各个比特位并行输入给第二编码速率匹配逻辑516，第二编码速率匹配逻辑516按照逻辑关系在一个时钟周期内，将UE特定扰码序列的各个比特位并行输出给异或电路517。

异或电路517将每个第一编码匹配逻辑515输出的结果和第二编码速率匹配逻辑516输出的UE特定的扰码序列分别进行异或运算，得出所有可能的编码前数据对应的编码数据s[39:0]输出给编码数据选择单元518。

编码数据选择单元518在每个读取地址信号到来时，从接收的编码数据中选择一个比特数据输出给相关运算模块520中的相关器。

解调数据RAM500在每个读取地址信号到来时，输出一个第一时隙的解调数据给相关运算模块520。

相关运算模块520对所有编码数据分别与从解调数据RAM500获取第一时隙的解调数据，进行相关运算，将所有相关运算结果输出给检测判决模块530。如图5所示，由于本实施例是对单信道进行检测，因此相关运算模块520只包含一个相关器。

参见图6，图6为图5所示检测装置的相关器的结构示意图，该相关器包含：符号映射电路601、乘法器602、加法器603和累加寄存器604。其中，符号映射电路601接收编码数据选择单元518输出的比特数据，将0映射为+1，将1映射为-1输出给乘法器602。

乘法器602接收解调数据RAM500输出的一个解调数据，将其与符号映射电路601输出的+1或-1相乘后，输出相乘结果给加法器603。也就是说，当比特数据为0时，乘法器602直接将解调数据输出给加法器603，当比特数据为1时，乘法器602将解调数据取反后再输出给加法器603。

加法器603将乘法器602输出的结果和累加寄存器604输出的历史累加结果相加后，输出相加结果给累加寄存器604。

累加寄存器604在所有解调数据都累加完前，输出历史累加结果给加法器603；在所有解调数据都累加后，输出一个相关累加值给检测判决模块530。

检测判决模块530根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据，如果有，则判决检测成功；否则判决检测不成功。

如图5所示，本实施例中的检测判决模块530包含：最大值选择电路531和门限判决电路532。最大值选择电路531接收相关器对于每个编码数据输出的相关累加值，从中找出最大值及计算出该最大值的编码数据，输出给门限判决电路532。门限判决电路532判断接收的最大值是否大于预设的相关累加值门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，输出检测成功信号，并将计算出该最大值的编码数据作为译码结果输出；否则所述编码数据中没有与所述解调数据相关的编码数据，输出检测失败信号。

本实施例中的译码结果是由门限判断电路532输出的，实际应用中，可以由最大值选择电路531来记录计算出该最大值的编码数据，并在检测成功后输出。

图5中的检测判决模块530，采用了绝对相关累加值门限来进行检测，这种检测方式的检测有时不是十分准确，为了提高检测的准确性，推荐采用相对门限来进行检测，则其检测判决模块的结构也有所变化。参见图7，图7为图5所示检测装置中的第二种检测判决模块的结构示意图。该检测判决模块包含：最大值和次大值选择电路701、除法电路702和门限判决电路703。其中，最大值和次大值选择电路701接收相关器对于每个编码数据输出的相关累加值，从中找出最大值和次大值及计算出该最大值的编码数据，输出给除法电路702。除法电路702将接收的次大值除以接收的最大值，得到一个相除结果，将该相除结果和计算出该最大值的编码数据输出给门限判决电路703。

门限判决电路703判断接收的相除结果是否小于预设的相对门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，输出检测成功信号，并将计算出该最大值的编码数据作为译码结果输出；否则所述编码数据中没有与所述解调数据相关的编码数据，输出检测失败信号。

图7中的译码结果是由门限判断电路703输出的，实际应用中，可以由最大值和次大值选择电路701来记录计算出该最大值的编码数据，并在检测成功后输出。

实际应用中，大多是对多信道进行检测，比较常见的是4个信道。以下，再对能够对4信道进行检测的检测装置举两个实施例进行详细说明，其他数目的信道检测装置可以参照该实施例来实现。

参见图8，图8为本发明HS-SCCH信道的检测装置的第二较佳实施例的结构示意图。本实施例在图5所示实施例基础上稍加改进使其实现对4个信道的检测。如图8所示，本实施例与图5所示实施例的主要改进点在于：相关运算模块820包含了4个并行的相关器；假设网络调制后的数据为6比特位，则本实施例中的解调数据RAM500由一个位宽为4×6＝24比特位，深度为40的存储器实现4个信道的解调数据的并行存储和读取，其并行输出0～3共4个信道的第一时隙解调数据分别给相关运算模块820中对应的4个相关器，且编码数据选择单元518选择的比特位同时输出给相关运算模块820中的4个并行的相关器。

如图8所示，相关运算模块820中的4个并行的相关器分别将4个信道的解调数据根据编码数据选择单元518输出的比特位，进行相关累加，生成4个信道的相关累加值输出给检测判决模块830。

本实施例中的检测判决模块830也包含：最大值选择电路831和门限判决电路832。其中，最大值选择电路831从4个相关累加器输出的4×256个相关累加值中找出最大值，将该最大值以及计算出该最大值的编码数据、计算出该最大值的解调数据的信道号输出给门限判决电路832。门限判决电路832判断接收的最大值是否大于预设的相关累加值门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，输出检测成功信号，并将计算出该最大值的编码数据作为译码结果输出，同时将计算出该最大值的解调数据的信道号作为检测成功信道号输出；否则所述编码数据中没有与所述解调数据相关的编码数据，输出检测失败信号，同时将检测失败的信道号输出。

上述实施例中的检测判决模块830采用了绝对门限的方式来进行判决，这种方式的判决有时会不准确，由于有时可能出现两个或多个相同的最大值，例如表五所示的情况，有两个相同的最大值，在最大值超过门限的情况下，就难以确定究竟哪个编码数据与解调数据相关。因此，推荐采用相对门限进行检测判决，以提高检测的准确性。

参见图9，图9为本发明HS-SCCH信道的检测装置的第三较佳实施例的结构示意图。本实施例中采用了相对门限进行检测判决，只是检测判决模块930与图8所示实施例不同，其他模块及功能完全相同，这里不再重复。以下仅对检测判决模块930进行详细说明。

如图9所示，本实施例中的检测判决模块930包含了4个最大值和次大值择电路、4个除法电路、一个最小值选择电路931和门限判决电路932。

其中，4个最大值和次大值选择电路分别接收4个相关器数据的相关累加值，分别找出各个信道解调数据计算出的相关累加值中的最大值和次大值找出最大值和次大值及计算出该最大值的编码数据及信道号分别输出给4个除法电路；4个除法电路分别将各个信道对应的最大值和次大值进行相除计算，获得4个相除结果，将其与计算出该最大值的编码数据及信道号输出给最小值选择电路931；最小值选择电路931选出相除结果最小值，将其与计算出该最小值的最大值的编码数据及信道号输出给门限判决电路932；门限判决电路932判断接收的最小值是否小于预设的相对门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，输出检测成功信号，并将计算出该最大值的编码数据作为译码结果输出，同时将计算出该最大值的解调数据的信道号作为检测成功信道号输出；否则所述编码数据中没有与所述解调数据相关的编码数据，输出检测失败信号，同时将检测失败的信道号输出。

由上述的实施例可见，本发明的这种HS-SCCH的检测方法和装置，不需要用Viterbi译码器来进行检测，而且具有检测算法简单、实现结构简单、检测时间短、能够保证检测实时性等优点。

Claims (23)

1、一种HS-SCCH信道的检测方法，其特征在于，包括以下步骤：

A、接收HS-SCCH信道第一个时隙的解调数据；

B0、遍历所有可能的编码前数据；

B1、对用户终端识别号UE-ID进行卷积编码和速率匹配，得到UE特定的扰码序列；所述对UE-ID进行卷积编码和速率匹配的步骤包括：将UE-ID的各个比特位并行输入给预先设置的第二组合逻辑，第二组合逻辑按照逻辑关系在一个时钟周期内，将UE特定扰码序列的各个比特位并行输出；所述第二组合逻辑为：预先根据HS-SCCH编码方法，获得UE-ID的各个比特位和UE特定扰码序列的各个比特位之间的逻辑关系，按照该逻辑关系设置的；

B2、对所有可能的编码前数据进行卷积编码和速率匹配；对每一个可能的编码前数据进行卷积编码和速率匹配的步骤包括：将编码前数据的各个比特位并行输入给预先设置的第一组合逻辑，第一组合逻辑按照逻辑关系在一个时钟周期内，将其进行卷积编码和速率匹配结果的各个比特位并行输出；所述第一组合逻辑为：预先根据HS-SCCH编码方法，获得编码前数据的各个比特位和其进行卷积编码和速率匹配结果的各个比特位之间的逻辑关系，按照该逻辑关系设置的；

B3、将步骤B1得到的UE特定的扰码序列和步骤B2得出的每个卷积编码和速率匹配结果分别进行加法运算，得出所有可能的编码前数据对应的编码数据；

B4、将计算出的所有编码数据分别与步骤A接收的解调数据进行相关运算；

C、根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据，如果有，则检测成功；否则检测不成功。

2、如权利要求1所述的方法，其特征在于，步骤B0所述遍历所有可能的编码前数据的方法为：

每隔编码数据比特数相同个数的时钟周期，从可能的编码前数据中选择一个不同的数据，直到选择完所有可能的编码前数据。

3、如权利要求2所述的方法，其特征在于，步骤B0所述遍历所有可能的编码前数据的方法为：

每40个时钟周期，按从小到大的顺序，从0～255中选择一个不同的数据，直到0～255都被选择。

4、如权利要求1所述的方法，其特征在于，步骤B3所述将步骤B1得到的UE特定的扰码序列和步骤B2得出的每个卷积编码和速率匹配结果分别进行加法运算的方法为：

将步骤B1得到的UE特定的扰码序列和步骤B2得出的每个卷积编码和速率匹配结果分别进行按位异或运算。

5、如权利要求1所述的方法，其特征在于：所述步骤B1中，在一个时钟周期内完成对UE-ID的卷积编码和速率匹配；

所述步骤B2中，在一个时钟周期内完成对一个可能的编码前数据的卷积编码和速率匹配。

6、如权利要求1所述的方法，其特征在于，设计算出的所有编码数据为s[i][k]，i＝0～255，k＝0～39，i是编码数据的序号，k是每个编码数据位的序号；步骤A接收的解调数据为：DM[k]，k＝0～39，k是每个解调数据的序号，则步骤B4所述将计算出的编码数据与步骤A接收的解调数据进行相关运算的方法为：

7、如权利要求6所述的方法，所述将计算出的编码数据与步骤A接收的解调数据进行相关运算的方法为：

对于每个编码数据：每个时钟周期依次从该编码数据中选择一个比特数据，根据该比特数据从步骤A接收的解调数据中依次读取一个数据进行相关累加，直到解调数据中所有数据相关累加完，得到一个相关累加值。

8、如权利要求7所述的方法，其特征在于：所述根据该比特数据从步骤A接收的解调数据中选择一个数据进行相关累加的方法为：

如果编码比特的值为0，直接对从解调数据中读取的数据和历史累加数据进行累加；如果编码比特的值为1，则先对读取的数据取反后再和历史累加数据进行累加。

9、如权利要求6所述的方法，其特征在于：预先根据检测概率和虚警概率设置相关累加值门限，步骤C所述根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据的方法为：

从所有编码数据计算出的相关累加值中，找出最大值，判断该最大值是否大于所述相关累加值门限，如果是，则计算出该最大值的编码数据与所述解调数据相关；否则所述编码数据中没有与所述解调数据相关的编码数据。

10、如权利要求6所述的方法，其特征在于：预先根据检测概率和虚警概率设置相关累加值门限，所述步骤A中，接收多个信道的解调数据；

所述步骤B4中，将计算出的所有编码数据分别与步骤A接收的各个信道的解调数据分别进行相关运算；

步骤C所述根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据的方法为：

从各个信道的解调数据找出相关累加值中的最大值，判断该最大值是否大于所述相关累加值门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，且该解调数据的信道号为检测成功的信道号；否则所述编码数据中没有与所述解调数据相关的编码数据。

11、如权利要求6所述的方法，其特征在于：预先根据检测概率和虚警概率设置相关累加值相对门限，步骤C所述根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据的方法包括：

C1、从所有编码数据计算出的相关累加值中，找出最大值和次大值；

C2、将该次大值除以该最大值；

C3、判断步骤C2获得的相除结果是否小于所述相关累加值相对门限，如果是，则计算出该最大值的编码数据与所述解调数据相关；否则所述编码数据中没有与所述解调数据相关的编码数据。

12、如权利要求11所述的方法，其特征在于，所述步骤C2中，先将次大值乘以一个常数，再与所述最大值进行定点除法运算。

13、如权利要求6所述的方法，其特征在于：预先根据检测概率和虚警概率设置相关累加值相对门限，所述步骤A中，接收多个信道的解调数据；

所述步骤B4中，将计算出的所有编码数据分别与步骤A接收的各个信道的解调数据分别进行相关运算；

步骤C所述根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据的方法包括：

C1、分别对各个信道的解调数据找出相关累加值中的最大值和次大值；

C2、分别将各个信道的次大值除以该信道的最大值；

C3、对步骤C2得到的所有信道的相除结果，找出最小值，判断该最小值是否小于所述相关累加值相对门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，且该解调数据的信道号为检测成功的信道号；否则所述编码数据中没有与所述解调数据相关的编码数据。

14、如权利要求1所述的方法，其特征在于，该方法进一步包括：在检测成功情况下，将所述与解调数据相关的编码数据对应的编码前数据，确定为HS-SCCH信道第一个时隙的译码结果。

15、一种HS-SCCH信道的检测装置，其特征在于，包含：解调数据存储模块、编码数据生成模块、相关运算模块和检测判决模块；

所述的解调数据存储模块接收HS-SCCH信道第一时隙的解调数据；

所述编码数据生成模块包含：控制单元、编码数据生成单元和编码数据选择单元；

所述的控制单元产生读取地址信号和编码前数据，将读取地址信号输出给编码数据选择单元、解调数据存储模块以及第二编码速率匹配逻辑，将编码前数据输出给编码数据生成单元；

所述编码数据生成单元包含：第一编码速率匹配逻辑、第二编码速率匹配逻辑和异或电路；

所述第一编码匹配逻辑在每个编码前数据到来时，对该编码前数据进行卷积编码和速率匹配，将结果输出给异或电路；

第二编码速率匹配逻辑在接收到读取地址信号时，对UE-ID进行卷积编码和速率匹配，得到UE特定的扰码序列，输出给异或电路；

所述异或电路将每个第一编码匹配逻辑输出的结果和第二编码速率匹配逻辑输出的UE特定的扰码序列分别进行异或运算，得出所有可能的编码前数据对应的编码数据；

所述编码数据选择单元根据读取地址信号，从接收的编码数据中选择一个比特数据输出给相关运算模块；

所述解调数据存储模块根据读取地址信号，输出一个第一时隙的解调数据给相关运算模块；

所述的相关运算模块对所有编码数据分别与从解调数据存储模块获取第一时隙的解调数据，进行相关运算，将所有相关运算结果输出给检测判决模块；

所述的检测判决模块根据相关运算结果，判断所述编码数据中是否有与所述解调数据相关的编码数据，如果有，则判决检测成功；否则判决检测不成功。

16、如权利要求15所述的检测装置，其特征在于，所述的第一编码速率匹配逻辑为：按照编码前数据的各个比特位和其进行卷积编码和速率匹配结果的各个比特位之间的逻辑关系设置的并行组合逻辑；

所述第二编码速率匹配逻辑为：按照UE-ID的各个比特位和UE特定扰码序列的各个比特位之间的逻辑关系设置的并行组合逻辑。

17、如权利要求15所述的检测装置，其特征在于，所述的控制单元包含：处理计数器和遍历计数器；

所述处理计数器每一个时钟周期生成一个读取地址信号，输出给遍历计数器、编码数据选择单元、解调数据存储模块和第二编码速率匹配逻辑；

所述遍历计数器每与编码数据比特数相同个数的时钟周期生成一个编码前数据，输出给第一编码匹配逻辑。

18、如权利要求15、16或17所述的检测装置，其特征在于：所述的相关运算模块包含相关器；

所述相关器对于每个编码数据：根据从编码数据选择单元接收的该编码数据的比特数据，对从解调数据存储模块接收的解调数据进行相关累加，直到解调数据中所有数据相关累加完，得到一个相关累加值，分别输出给检测判决模块。

19、如权利要求18所述的检测装置，其特征在于：所述的检测判决模块包含最大值选择电路和门限判决电路；

所述最大值选择电路接收相关器对于每个编码数据输出的相关累加值，从中找出最大值输出给门限判决电路，

所述门限判决电路判断接收的最大值是否大于预设的相关累加值门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，检测成功；否则所述编码数据中没有与所述解调数据相关的编码数据，检测失败。

20、如权利要求18所述的检测装置，其特征在于：所述的相关运算模块包含与信道数量相同个数的相关器；所述的检测判决模块包含一个最大值选择电路、一个门限判决电路；

所述的解调数据存储模块并行存储多个HS-SCCH信道的第一时隙解调数据，且并行输出给相应的各个相关器；

每个相关器分别将计算出的所有编码数据与相应的一个信道的解调数据进行相关累加，将相关累加值输出给最大值选择电路；

所述最大值选择电路接收所有相关累加值，从中选出最大值，输出给门限判决电路；

所述门限判决电路判断接收的最大值是否大于预设的相关累加值门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，且该解调数据的信道号为检测成功的信道号；否则所述编码数据中没有与所述解调数据相关的编码数据，检测失败。

21、如权利要求18所述的检测装置，其特征在于：所述的检测判决模块包含最大值和次大值选择电路、除法电路和门限判决电路；

所述最大值和次大值选择电路接收相关器对于每个编码数据输出的相关累加值，从中找出最大值和次大值输出给除法电路；

所述除法电路将接收的次大值除以接收的最大值，得到一个相除结果输出给门限判决电路；

所述门限判决电路判断接收的相除结果是否小于预设的相对门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，检测成功；否则所述编码数据中没有与所述解调数据相关的编码数据，检测失败。

22、如权利要求18所述的检测装置，其特征在于：所述的相关运算模块包含与信道数量相同个数的相关器；所述的检测判决模块包含一个最小值选择电路、一个门限判决电路、与信道数量相同个数的最大值和次大值选择电路、与信道数量相同个数的除法电路；

所述的解调数据存储模块并行存储多个HS-SCCH信道的第一时隙解调数据，且并行输出给相应的各个相关器；

每个相关器分别将计算出的所有编码数据与相应的一个信道的解调数据进行相关累加，将相关累加值输出给一个最大值和次大值选择电路；

每个最大值和次大值选择电路接收相应的一个信道的相关累加值，从中选出最大值和次大值，输出给相应的一个除法电路；

每个除法电路对接收的相应的一个信道的次大值除以接收的最大值，得到相应的一个相除结果输出给最小值选择电路；

所述最小值选择电路接收所有除法电路输出的相除结果，从中选出一个最小值输出给门限判决电路；

所述门限判决电路判断接收的最小值是否小于预设的相对门限，如果是，则计算出该最大值的编码数据与所述解调数据相关，且该解调数据的信道号为检测成功的信道号；否则所述编码数据中没有与所述解调数据相关的编码数据。

23、如权利要求18所述的检测装置，其特征在于，所述的相关器包含：符号映射电路、乘法器、加法器和累加寄存器；

所述符号映射电路接收编码数据选择单元输出的比特数据，将0映射为+1，将1映射为-1输出给乘法器；

所述乘法器接收解调数据存储模块输出的一个解调数据与符号映射电路输出的+1或-1相乘后，输出给加法器；

所述加法器将乘法器输出的结果和累加寄存器输出的历史累加结果相加后，输出给累加寄存器；

累加寄存器在所有解调数据都累加前，输出历史累加结果给加法器；在所有解调数据都累加后，输出一个相关累加值给检测判决模块。

Images