CN100452422C - 半导体结构及其制造方法 - Google Patents
半导体结构及其制造方法 Download PDFInfo
- Publication number
- CN100452422C CN100452422C CNB2005100678010A CN200510067801A CN100452422C CN 100452422 C CN100452422 C CN 100452422C CN B2005100678010 A CNB2005100678010 A CN B2005100678010A CN 200510067801 A CN200510067801 A CN 200510067801A CN 100452422 C CN100452422 C CN 100452422C
- Authority
- CN
- China
- Prior art keywords
- semiconductor
- semiconductor structure
- structure according
- based end
- manufacture method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 242
- 238000000034 method Methods 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000002425 crystallisation Methods 0.000 claims description 62
- 230000008025 crystallization Effects 0.000 claims description 62
- 230000008859 change Effects 0.000 claims description 20
- 238000005336 cracking Methods 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 12
- 238000007669 thermal treatment Methods 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 9
- 229910052736 halogen Inorganic materials 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- -1 tungsten halogen Chemical class 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000012545 processing Methods 0.000 abstract description 4
- 238000004227 thermal cracking Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67098—Apparatus for thermal treatment
- H01L21/67115—Apparatus for thermal treatment mainly by radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/54466—Located in a dummy or reference die
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Power Engineering (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种半导体结构及其制造方法。一半导体基底上的主动区或切割线是沿一抗裂痕的结晶方向设置，因此，可避免因快速热处理急剧的温度变化而产生的热裂痕。
Description
技术领域
本发明是有关于一种半导体制造方法，特别是有关于一种半导体结构及其制造方法。
背景技术
自从半导体元件数十年前问世以来，元件尺寸即不断地向下微缩，现今的晶圆制造技术已可制得0.13微米甚至0.09微米的元件装置，而展望未来，有可能制作更小尺寸的半导体元件，然而，随着元件尺寸的微缩，亦产生许多制程上的新挑战急需克服。
现今技术中，高品质的场效应晶体管几乎都是制作于[100]的半导体晶圆表面上。传统上，硅基底的半导体装置，其MOSFET的主动区与切割线是设置于与硅基底[110]结晶方向平行的方向上，而使得基底很容易被切割成晶片。
随着元件尺寸持续微缩，传统沿着[110]方向设置的构件即会遭遇严重的问题而影响产率。现今半导体技术中，是利用快速热处理(RTP)活化场效应晶体管的源/漏极区以提高效能，此具有较短热循环时间的RTP是完成超浅接合制作的重要步骤，使在沉积金属硅化物的过程中于源/漏极区与金属硅化物间形成一均匀界面。然很不幸的，短的热循环即表示其会有较大的温度变化率，根据本发明人的试验发现，沿着硅基底[110]结晶方向的机械强度并无法承受为制作0.1微米元件须大幅变化温度而产生的热效应，以致出现裂痕，因此，在快速热处理后，常会发现沿基底[110]结晶方向的主动区与切割线出现一连串不期望的裂痕。此外，产业上也趋采用较大尺寸的晶圆以降低每个晶片区的制造成本，然由于热烈痕问题，愈大的晶圆，愈容易产生裂痕，而阻止了继续使用更大晶圆的可能。
因此，业界急需提供一可避免在RTP过程中产生裂痕的半导体结构，以利制作0.1微米以下的装置元件。
美国专利第6,639,280号是揭露一半导体晶片，该晶片中的沟道是设于沿[100]的方向上，而非传统沿[110]的方向。一层迭基底是由基底与一支持基底(supporting substrate)共同组成。切割线是沿支持基底的[110]结晶方向形成，使基底易于切割，然仍会出现因RTP制程造成沿[110]方向热裂痕的问题，且一层迭基底是由两不同晶格排列的单晶基底组成，亦不可避免的存在成本增加与产率降低的问题。
图1为一具有一凹痕12的传统半导体晶圆10平面图，图上并有示意该晶圆[110]的晶格排列方向10a。值得注意的是，由于[110]所代表的晶格排列方向是包括所有与[110]相同的晶格排列方向，遂与[110]方向10a垂直交叉的排列方向仍以[110]表示之。此外，图中是以与晶圆[110]方向平行的晶格切割线14定义晶圆上多个晶片区16，而在晶片区16中，一包含一栅极20G、一源极区20S与一漏极区20D的场效应晶体管是形成于一沿着[110]方向10a延伸的主动区18上。当进行快速热处理时，传统半导体结构会沿着虚线22所示的[110]方向产生裂痕，尤其是温度变化率超过400度/秒的回火制程，更加明显。
发明内容
有鉴于此，本发明的目的在于提供一种尺寸小于0.1微米的半导体装置及其制造方法。
本发明的另一目的在于提供一种半导体结构及其制造方法，可避免该半导体结构在制作超浅接合的快速热处理中产生裂痕。
本发明的再一目的在于提供一种半导体结构及其制造方法，可提高较大尺寸晶圆的抗裂痕能力。
为达成上述目的，主动区或切割线是沿着与该半导体基底[110]结晶方向成一倾斜角度的一方向设置，使该基底更具有抗裂痕能力。
根据本发明的一特征，主动区是沿着基底上的一抗裂痕方向设置。首先，提供一单晶半导体基底，之后，于该基底上定义多个主动区，且该等主动区是沿着与该基底[110]结晶方向成一倾斜角度的一结晶方向延伸，而半导体装置则利用包括快速热处理的数个制程步骤形成于该基底上。
根据本发明的另一特征，切割线是沿着半导体基底上的一抗裂痕方向设置。首先，提供一单晶半导体基底，之后，于该基底上以切割线划分的多个晶片区内形成多个半导体装置，其中该等切割线是沿着与该半导体基底[110]结晶方向成一倾斜角度的一结晶方向延伸，在形成装置的过程中，包括以快速热处理对该基底进行热处理。
根据本发明，主动区与切割线大体沿着该基底上的[100]结晶方向延伸，而该[100]方向是与[110]方向成一垂直交叉。此外，主动区与切割线亦可沿着与[110]方向成25～40度的一方向延伸。虽现有技术中，装置的主动区、切割线与沟道方向彼此平行，但本发明并不限定于此，该等构件可彼此不平行。
本发明是这样实现的：
本发明提供一种半导体结构，所述半导体结构包括：一经由快速热处理的单晶半导体基底；以及一装置，形成于该半导体基底的一主动区上，其中该主动区是沿该半导体基底上的一抗热裂痕的结晶方向延伸，该结晶方向为与该半导体基底的[110]方向成一倾斜角度的一方向。
本发明所述的半导体结构，该主动区是沿与该半导体基底的[110]结晶方向大体成25至40度的一方向延伸。
本发明所述的半导体结构，该主动区大体沿该半导体基底的[100]结晶方向延伸。
本发明所述的半导体结构，该装置是包括一包含一栅极与源/漏极区且沟道长度小于90纳米的场效应晶体管，而该源/漏极区的一接合深度是低于43纳米。
本发明所述的半导体结构，是以温度变化率超过200度/秒的钨卤素灯对该半导体基底进行热处理。
本发明所述的半导体结构，是以温度变化率超过10000度/秒的钝气长弧灯对该半导体基底进行热处理。
本发明所述的半导体结构，是以一激光源对该半导体基底进行热处理。
本发明所述的半导体结构，该半导体基底表面的结晶方向为[100]。
本发明所述的半导体结构，该场效应晶体管的一沟道方向大体不平行于主动区延伸的结晶方向。
本发明所述的半导体结构，该半导体基底为一半导体晶片。
本发明另提供一种半导体结构，所述半导体结构包括：一经由快速热处理的单晶半导体基底，是包括多个以切割线划分的晶片区，其中该等切割线是沿该半导体基底上的一抗热裂痕的结晶方向延伸，该结晶方向为与该半导体基底的[110]方向成一倾斜角度的一方向。
本本发明所述的半导体结构，该等切割线是沿与该半导体基底的[110]结晶方向大体成25至40度的一方向延伸。
本发明所述的半导体结构，该等切割线大体沿该半导体基底的[100]结晶方向延伸。
本发明所述的半导体结构，更包括一主动区，该主动区是沿一大体不平行于该等切割线的方向延伸。
本发明所述的半导体结构，该等切割线是沿该半导体基底的[100]结晶方向延伸，而该主动区是沿一[110]结晶方向延伸。
本发明所述的半导体结构，该半导体基底表面的结晶方向为[100]。
本发明所述的半导体结构，是以温度变化率超过200度/秒的钨卤素灯对该半导体基底进行热处理。
本发明所述的半导体结构，是以温度变化率超过10000度/秒的钝气长弧灯对该半导体基底进行热处理。
本发明所述的半导体结构，是以一激光源对该半导体基底进行热处理。
本发明所述的半导体结构，该等切割线的宽度大体介于60至200微米。
本发明还提供一种半导体结构的制造方法，所述半导体结构的制造方法包括下列步骤：提供一单晶半导体基底；于该半导体基底上定义多个主动区，其中该等主动区是沿该半导体基底上的一抗裂痕的结晶方向延伸，该结晶方向为与该半导体基底的[110]方向成一倾斜角度的一方向；以及于该主动区上形成一装置，其中包括对该半导体基底进行快速热处理。
本发明所述的半导体结构的制造方法，该主动区是沿与该半导体基底的[110]结晶方向大体成25至40度的一方向延伸。
本发明所述的半导体结构的制造方法，该主动区大体沿该半导体基底的[100]结晶方向延伸。
本发明所述的半导体结构的制造方法，该装置是包括一包含一栅极与源/漏极区且沟道长度小于90纳米的场效应晶体管，而该源/漏极区的一接合深度是低于43纳米。
本发明所述的半导体结构的制造方法，是以温度变化率超过200度/秒的钨卤素灯对该半导体基底进行热处理。
本发明所述的半导体结构的制造方法，是以温度变化率超过10000度/秒的钝气长弧灯对该半导体基底进行热处理。
本发明所述的半导体结构的制造方法，是以一激光源对该半导体基底进行热处理。
本发明所述的半导体结构的制造方法，该半导体基底表面的结晶方向为[100]。
本发明所述的半导体结构的制造方法，该半导体基底为一直径大于8时的半导体晶圆。
本发明所述的半导体结构的制造方法，该场效应晶体管的一沟道方向大体不平行于主动区延伸的结晶方向。
本发明所述的半导体结构的制造方法，该半导体基底为一半导体晶片。
本发明又提供一种半导体结构的制造方法，所述半导体结构的制造方法包括下列步骤：提供一单晶半导体基底；以及于该半导体基底上多个以切割线划分的晶片区内形成多个装置，其中该等切割线是沿该半导体基底上的一抗热裂痕的结晶方向延伸，且于该等装置的形成过程中，亦包括对该等装置的基底进行快速热处理；其中该结晶方向为与该半导体基底的[110]方向成一倾斜角度的一方向。
本发明所述的半导体结构的制造方法，该等切割线是沿与该半导体基底的[110]结晶方向大体成25至40度的一方向延伸。
本发明所述的半导体结构的制造方法，该等切割线大体沿该半导体基底的[100]结晶方向延伸。
本发明所述的半导体结构的制造方法，更包括一主动区，该主动区是沿一大体不平行于该等切割线的方向延伸。
本发明所述的半导体结构的制造方法，该等切割线是沿该半导体基底的[100]结晶方向延伸，而该主动区是沿一[110]结晶方向延伸。
本发明所述的半导体结构的制造方法，该半导体基底表面的结晶方向为[100]。
本发明所述的半导体结构的制造方法，该半导体基底为一直径大于8时的半导体晶圆。
本发明所述的半导体结构的制造方法，是以温度变化率超过200度/秒的钨卤素灯对该半导体基底进行热处理。
本发明所述的半导体结构的制造方法，是以温度变化率超过10000度/秒的钝气长弧灯对该半导体基底进行热处理。
本发明所述的半导体结构的制造方法，是以一激光源对该半导体基底进行热处理。
本发明所述的半导体结构的制造方法，该等切割线的宽度大体介于60至200微米。
本发明所述半导体结构及其制造方法，半导体基底上的主动区或切割线是沿着抗裂痕的晶格方向设置，因此，在制作次90纳米装置的超浅接合结构时，即可避免因快速热处理急剧的温度变化产生热裂痕。此外，借由上述排列方式，业界将可持续发展大尺寸的晶圆而减少裂痕的问题。
附图说明
图1是传统半导体基底的平面图；
图2是根据本发明的一实施例，半导体结构的平面图，其中主动区是沿着与半导体基底[110]晶格方向成一角度的方向延伸；
图3是根据本发明的另一实施例，半导体结构的平面图，其中切割线是沿着与半导体基底[110]晶格方向成一角度的方向延伸。
具体实施方式
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
请参阅图2，说明本发明的一实施例中，一抗裂痕的半导体结构。图2是显示一具有一形成于基底边缘的凹痕52的单晶半导体基底50，图上并示意该基底50的[110]晶格排列方向50a。晶圆表面可形成一定位平面(orientation flat)以取代上述的凹痕，且基底50的表面排列方向为[100]。半导体基底50较佳为一半径大于8时的单晶硅晶圆，而除了单晶硅晶圆之外，半导体基底50亦可包括一层迭基底或一绝缘层上覆硅(SOI)的基底，且半导体基底50的厚度大约为550～750微米或700～900微米。此外，接近半导体基底50表面的缺陷晶格结构，使该基底可制作例如高迁移硅或硅锗弯曲沟道晶体管的弯曲沟道装置。
包括一或多个晶体管、EPROM、EEPROM、DRAM或其它半导体装置是形成于半导体基底50上，而每一装置是由各种已知的方法制作形成，例如，微影制程、成膜、蚀刻、离子布植及其它制程技术，而为求简化图示，在此仅标示一经放大绘制后的场效应晶体管T1，以利说明。
本发明的重要特征是晶体管T1形成于沿晶格排列方向50b延伸的主动区56上，而该处的基底是可抵抗热裂痕。上述主动区是借由传统的隔离技术例如一浅沟槽隔离(STI)技术定义之。晶体管T1是包括一横跨主动区56的栅极54G，且源/漏极54S/54D是形成于栅极54G的两侧，而由图2可看出，主动区56是沿着与半导体基底[110]方向50a成θ角的方向50b延伸，其中斜角θ可为45度，使主动区可沿基底50[100]的晶格排列方向上设置，而其它如25～40度的斜角亦可获得相同效果。
根据本发明，晶体管T1较佳是具有一90纳米或更短的沟道长度以及一43纳米或更浅的源/漏极接合深度。由多种已知的快速热处理系统来看，已可达到次90纳米MOSFET的超浅接合，包括利用例如温度变化率超过200度/秒的钨卤素灯或一激光作为热源，而其中以温度变化率超过10000度/秒的钝气长弧灯为较佳的选择。
仍请参阅图2，以晶体管T2说明本发明的另一特征，且本发明并未限定沟道方向与主动区须如现有技术中相互平行。包括一栅极60G与源/漏极区60S/60D的晶体管T2是形成于沿基底50[100]方向50b延伸的主动区上，而晶体管T2的沟道区则沿[110]方向50d延伸，也就是说，只要主动区设置在沿抗裂痕的方向，则沟道区即不须与主动区平行以维持抗裂痕特性。
虽上述实施例以一半导体晶圆作说明解释，然本发明并不以此为限，基底50可为个别半导体晶片的形式。
图3为本发明抗裂痕半导体结构的另一实施例。利用晶格切割线70在单晶半导体基底50上定义出多个晶片区72，其中晶格切割线的宽度大约为60～200微米，而每一晶格切割线是沿着与半导体基底[110]晶格排列方向50a成α角的方向50e延伸以避免热裂痕，如图3所示，斜角α可为45度，使晶格切割线70可沿基底50[100]的晶格排列方向上延伸，而其它如25～40度的斜角亦可获得相同效果。
在该实施例中，在晶片区72中的主动区可沿着平行切割线70的方向设置，例如主动区74所示，切割线与主动区是均设置在抗裂痕的方向上。此外，虽然为较差的选择但本发明的主动区亦可与切割线方向不平行，亦即，主动区76可是沿如已知[110]的方向50a延伸。
上述实施例中，半导体基底上的主动区或切割线是沿着抗裂痕的晶格方向设置，因此，在制作次90纳米装置的超浅接合结构时，即可避免因快速热处理急剧的温度变化产生热裂痕。此外，借由上述排列方式，业界将可持续发展大尺寸的晶圆而减少裂痕的问题。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
10：半导体晶圆
12、52：凹痕
10a、50a、50b、50c、50d、50e：晶格排列方向
14、70：晶格切割线
16：晶片区
18、56、58、74、76：主动区
20G、54G、60G：栅极
20S、54S、60S：源极
20D、54D、60D：漏极
22：裂痕方向
50：单晶半导体基底
72：晶片区
T1、T2：晶体管
α、θ：夹角
Claims (42)
1、一种半导体结构，其特征在于所述半导体结构包括：
一经由快速热处理的单晶半导体基底；以及
一装置，形成于该半导体基底的一主动区上，其中该主动区是沿该半导体基底上的一抗热裂痕的结晶方向延伸，该结晶方向为与该半导体基底的[110]方向成一倾斜角度的一方向。
2、根据权利要求1所述的半导体结构，其特征在于：该主动区是沿与该半导体基底的[110]结晶方向成25至40度的一方向延伸。
3、根据权利要求1所述的半导体结构，其特征在于：该主动区沿该半导体基底的[100]结晶方向延伸。
4、根据权利要求3所述的半导体结构，其特征在于：该装置是包括一包含一栅极与源/漏极区且沟道长度小于90纳米的场效应晶体管，而该源/漏极区的一接合深度是低于43纳米。
5、根据权利要求4所述的半导体结构，其特征在于：是以温度变化率超过200度/秒的钨卤素灯对该半导体基底进行热处理。
6、根据权利要求4所述的半导体结构，其特征在于：是以温度变化率超过10000度/秒的钝气长弧灯对该半导体基底进行热处理。
7、根据权利要求4所述的半导体结构，其特征在于：是以一激光源对该半导体基底进行热处理。
8、根据权利要求1所述的半导体结构，其特征在于：该半导体基底表面的结晶方向为[100]。
9、根据权利要求4所述的半导体结构，其特征在于：该场效应晶体管的一沟道方向不平行于主动区延伸的结晶方向。
10、根据权利要求1所述的半导体结构，其特征在于：该半导体基底为一半导体晶片。
11、一种半导体结构，其特征在于所述半导体结构包括：
一经由快速热处理的单晶半导体基底，是包括多个以切割线划分的晶片区，其中该切割线是沿该半导体基底上的一抗热裂痕的结晶方向延伸，该结晶方向为与该半导体基底的[110]方向成一倾斜角度的一方向。
12、根据权利要求11所述的半导体结构，其特征在于：该切割线是沿与该半导体基底的[110]结晶方向成25至40度的一方向延伸。
13、根据权利要求11所述的半导体结构，其特征在于：该切割线沿该半导体基底的[100]结晶方向延伸。
14、根据权利要求11所述的半导体结构，其特征在于：更包括一主动区，该主动区是沿一不平行于该切割线的方向延伸。
15、根据权利要求14所述的半导体结构，其特征在于：该切割线是沿该半导体基底的[100]结晶方向延伸，而该主动区是沿一[110]结晶方向延伸。
16、根据权利要求11所述的半导体结构，其特征在于：该半导体基底表面的结晶方向为[100]。
17、根据权利要求11所述的半导体结构，其特征在于：是以温度变化率超过200度/秒的钨卤素灯对该半导体基底进行热处理。
18、根据权利要求11所述的半导体结构，其特征在于：是以温度变化率超过10000度/秒的钝气长弧灯对该半导体基底进行热处理。
19、根据权利要求11所述的半导体结构，其特征在于：是以一激光源对该半导体基底进行热处理。
20、根据权利要求11所述的半导体结构，其特征在于：该切割线的宽度介于60至200微米。
21、一种半导体结构的制造方法，其特征在于所述半导体结构的制造方法包括下列步骤：
提供一单晶半导体基底；
于该半导体基底上定义多个主动区，其中该主动区是沿该半导体基底上的一抗裂痕的结晶方向延伸，该结晶方向为与该半导体基底的[110]方向成一倾斜角度的一方向；以及
于该主动区上形成一装置，其中包括对该半导体基底进行快速热处理。
22、根据权利要求21所述的半导体结构的制造方法，其特征在于：该主动区是沿与该半导体基底的[110]结晶方向成25至40度的一方向延伸。
23、根据权利要求21所述的半导体结构的制造方法，其特征在于：该主动区沿该半导体基底的[100]结晶方向延伸。
24、根据权利要求23所述的半导体结构的制造方法，其特征在于：该装置是包括一包含一栅极与源/漏极区且沟道长度小于90纳米的场效应晶体管，而该源/漏极区的一接合深度是低于43纳米。
25、根据权利要求24所述的半导体结构的制造方法，其特征在于：是以温度变化率超过200度/秒的钨卤素灯对该半导体基底进行热处理。
26、根据权利要求24所述的半导体结构的制造方法，其特征在于：是以温度变化率超过10000度/秒的钝气长弧灯对该半导体基底进行热处理。
27、根据权利要求24所述的半导体结构的制造方法，其特征在于：是以一激光源对该半导体基底进行热处理。
28、根据权利要求21所述的半导体结构的制造方法，其特征在于：该半导体基底表面的结晶方向为[100]。
29、根据权利要求21所述的半导体结构的制造方法，其特征在于：该半导体基底为一直径大于8时的半导体晶圆。
30、根据权利要求24所述的半导体结构的制造方法，其特征在于：该场效应晶体管的一沟道方向不平行于主动区延伸的结晶方向。
31、根据权利要求21所述的半导体结构的制造方法，其特征在于：该半导体基底为一半导体晶片。
32、一种半导体结构的制造方法，其特征在于所述半导体结构的制造方法包括下列步骤：
提供一单晶半导体基底；以及
于该半导体基底上多个以切割线划分的晶片区内形成多个装置，其中该切割线是沿该半导体基底上的一抗热裂痕的结晶方向延伸，且于该装置的形成过程中，亦包括对该装置的基底进行快速热处理；
其中该结晶方向为与该半导体基底的[110]方向成一倾斜角度的一方向。
33、根据权利要求32所述的半导体结构的制造方法，其特征在于：该切割线是沿与该半导体基底的[110]结晶方向成25至40度的一方向延伸。
34、根据权利要求32所述的半导体结构的制造方法，其特征在于：该切割线沿该半导体基底的[100]结晶方向延伸。
35、根据权利要求32所述的半导体结构的制造方法，其特征在于：更包括一主动区，该主动区是沿一不平行于该切割线的方向延伸。
36、根据权利要求35所述的半导体结构的制造方法，其特征在于：该切割线是沿该半导体基底的[100]结晶方向延伸，而该主动区是沿一[110]结晶方向延伸。
37、根据权利要求32所述的半导体结构的制造方法，其特征在于：该半导体基底表面的结晶方向为[100]。
38、根据权利要求32所述的半导体结构的制造方法，其特征在于：该半导体基底为一直径大于8时的半导体晶圆。
39、根据权利要求32所述的半导体结构的制造方法，其特征在于：是以温度变化率超过200度/秒的钨卤素灯对该半导体基底进行热处理。
40、根据权利要求32所述的半导体结构的制造方法，其特征在于：是以温度变化率超过10000度/秒的钝气长弧灯对该半导体基底进行热处理。
41、根据权利要求32所述的半导体结构的制造方法，其特征在于：是以一激光源对该半导体基底进行热处理。
42、根据权利要求32所述的半导体结构的制造方法，其特征在于：该切割线的宽度介于60至200微米。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/831,981 US20050236616A1 (en) | 2004-04-26 | 2004-04-26 | Reliable semiconductor structure and method for fabricating |
| US10/831,981 | 2004-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1700477A CN1700477A (zh) | 2005-11-23 |
| CN100452422C true CN100452422C (zh) | 2009-01-14 |
Family
ID=35135535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100678010A Active CN100452422C (zh) | 2004-04-26 | 2005-04-26 | 半导体结构及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20050236616A1 (zh) |
| CN (1) | CN100452422C (zh) |
| TW (1) | TWI268608B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7968440B2 (en) * | 2008-03-19 | 2011-06-28 | The Board Of Trustees Of The University Of Illinois | Preparation of ultra-shallow semiconductor junctions using intermediate temperature ramp rates and solid interfaces for defect engineering |
| US8871670B2 (en) | 2011-01-05 | 2014-10-28 | The Board Of Trustees Of The University Of Illinois | Defect engineering in metal oxides via surfaces |
| CN103606560B (zh) * | 2013-10-22 | 2016-07-06 | 石以瑄 | 减小微裂缝的影响，且用在微波集成电路和交换电路的高电荷迁移率晶体管 |
| KR102150969B1 (ko) * | 2013-12-05 | 2020-10-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US10714433B2 (en) * | 2018-05-16 | 2020-07-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182233A (en) * | 1989-08-02 | 1993-01-26 | Kabushiki Kaisha Toshiba | Compound semiconductor pellet, and method for dicing compound semiconductor wafer |
| US20030017644A1 (en) * | 2001-07-09 | 2003-01-23 | Sanyo Electric Co., Ltd. | Compound semiconductor device and manufacturing method thereof |
| CN1400642A (zh) * | 2001-08-07 | 2003-03-05 | 旺宏电子股份有限公司 | 制作金属氧化物半导体场效应晶体管的方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4820906A (en) * | 1987-03-13 | 1989-04-11 | Peak Systems, Inc. | Long arc lamp for semiconductor heating |
| TW307948B (zh) * | 1995-08-29 | 1997-06-11 | Matsushita Electron Co Ltd | |
| US6239432B1 (en) * | 1999-05-21 | 2001-05-29 | Hetron | IR radiation sensing with SIC |
| KR100436297B1 (ko) * | 2000-03-14 | 2004-06-18 | 주성엔지니어링(주) | 반도체 소자 제조용 플라즈마 스프레이 장치 및 이를이용한 반도체 소자 제조방법 |
| TWI263336B (en) * | 2000-06-12 | 2006-10-01 | Semiconductor Energy Lab | Thin film transistors and semiconductor device |
| JP4780828B2 (ja) * | 2000-11-22 | 2011-09-28 | 三井化学株式会社 | ウエハ加工用粘着テープ及びその製造方法並びに使用方法 |
| KR100390522B1 (ko) * | 2000-12-01 | 2003-07-07 | 피티플러스(주) | 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법 |
| US7056389B2 (en) * | 2001-05-23 | 2006-06-06 | Mattson Thermal Products | Method and device for thermal treatment of substrates |
| US6878608B2 (en) * | 2001-05-31 | 2005-04-12 | International Business Machines Corporation | Method of manufacture of silicon based package |
| JP2003209259A (ja) * | 2002-01-17 | 2003-07-25 | Fujitsu Ltd | 半導体装置の製造方法及び半導体チップ |
| JP2004014856A (ja) * | 2002-06-07 | 2004-01-15 | Sharp Corp | 半導体基板の製造方法及び半導体装置の製造方法 |
| US6927146B2 (en) * | 2003-06-17 | 2005-08-09 | Intel Corporation | Chemical thinning of epitaxial silicon layer over buried oxide |
| US6867460B1 (en) * | 2003-11-05 | 2005-03-15 | International Business Machines Corporation | FinFET SRAM cell with chevron FinFET logic |
-
2004
- 2004-04-26 US US10/831,981 patent/US20050236616A1/en not_active Abandoned
-
2005
- 2005-04-18 TW TW094112225A patent/TWI268608B/zh active
- 2005-04-26 CN CNB2005100678010A patent/CN100452422C/zh active Active
-
2006
- 2006-12-20 US US11/613,462 patent/US20070099402A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182233A (en) * | 1989-08-02 | 1993-01-26 | Kabushiki Kaisha Toshiba | Compound semiconductor pellet, and method for dicing compound semiconductor wafer |
| US20030017644A1 (en) * | 2001-07-09 | 2003-01-23 | Sanyo Electric Co., Ltd. | Compound semiconductor device and manufacturing method thereof |
| CN1400642A (zh) * | 2001-08-07 | 2003-03-05 | 旺宏电子股份有限公司 | 制作金属氧化物半导体场效应晶体管的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050236616A1 (en) | 2005-10-27 |
| TWI268608B (en) | 2006-12-11 |
| CN1700477A (zh) | 2005-11-23 |
| TW200536119A (en) | 2005-11-01 |
| US20070099402A1 (en) | 2007-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7029969B2 (en) | Method of manufacture of a silicon carbide MOSFET including a masking with a tapered shape and implanting ions at an angle | |
| CN100452422C (zh) | 半导体结构及其制造方法 | |
| KR101491528B1 (ko) | 단결정 기판, 단결정 기판의 제조 방법, 다층막이 형성된 단결정 기판의 제조 방법 및 소자 제조 방법 | |
| JP6197461B2 (ja) | 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法 | |
| US20100041214A1 (en) | Single crystal substrate and method of fabricating the same | |
| CN103579234A (zh) | 一种半导体结构及其制造方法 | |
| US10559664B2 (en) | Method of manufacturing semiconductor device by removing a bulk layer to expose an epitaxial-growth layer and by removing portions of a supporting-substrate to expose portions of the epitaxial-growth layer | |
| JP2007123357A (ja) | 半導体素子の製造方法 | |
| JP2005317570A (ja) | 半導体素子の製造方法 | |
| KR101186294B1 (ko) | 측면 결정화된 반도체층의 제조방법 및 이를 이용한 박막트랜지스터의 제조방법 | |
| JP2015207733A (ja) | 逆導通型ｉｇｂｔの製造方法 | |
| JP2009147381A (ja) | ＳｉＣを用いた縦型ＭＯＳＦＥＴの製造方法 | |
| US8759198B2 (en) | Accelerated furnace ramp rates for reduced slip | |
| JP5692241B2 (ja) | 逆阻止型半導体素子の製造方法 | |
| JP2017112335A (ja) | 半導体素子の製造方法 | |
| JP5301091B2 (ja) | 半導体装置の製造方法 | |
| JP5287796B2 (ja) | 半導体装置の製造方法 | |
| JP2008294397A (ja) | 半導体装置の製造方法 | |
| US8575043B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN107369622B (zh) | 一种超浅结的制备方法 | |
| US7709348B2 (en) | Method for manufacturing semiconductor device | |
| JP2022090922A (ja) | 炭化珪素半導体装置およびその製造方法 | |
| CN109791880A (zh) | 半导体装置的制造方法 | |
| JP2005079194A (ja) | 半導体素子及び半導体装置の製造方法 | |
| JP2014007405A (ja) | ダイオードの製造方法及びダイオード |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |