CN100413267C - 一种多路无线通信仿真方法及其装置 - Google Patents
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Abstract
本发明公开了一种多路无线通信仿真方法及其装置。信号产生装置生成所需的多路通信数据，对数据进行读取、配置和调节，并将处理数据储存到SDRAM储存电路里。信号接收处理装置对接收到的数据进行处理，并将处理好的数据发送给DSP芯片进行解码、解扰、解扩和判决，最后由计算机对处理的结果进行比较和验证，并显示最终的验证结果。本发明结构简单、成本低廉，特别适用于多路无线通信系统的仿真研究，不仅具有较高的处理速度。而且工作状态稳定可靠，具有良好的市场应用前景。
Description
技术领域
本发明属于无线通信技术领域，具体涉及一种对多路无线通信方案及其算法加以验证的仿真方法及装置。
背景技术
无线移动通信技术是对人类生活和社会发展有着重大影响的热门技术，是当今通信领域中最活跃和发展最迅速的研究课题之一，越来越多的研究机构和科研资源投入到这一领域的技术研发中来。一项新的通信技术从研发、完善到实际应用，需要多次在模拟环境中进行验证，而生成这种模拟环境的方法和装置称为仿真装置。为了保证验证结果的准确性，要求仿真装置能够生成现实状态下的各种信号和信道，也包括干扰信号，尽可能地模拟现实的通信环境。为了适应各种验证需求和不断提升的处理速度，现有仿真装置的构建成本已变得异常昂贵，例如，一个带扩频信号输出的信号发生器就高达上百万元。高昂的研究成本和风险，已成为制约技术创新的瓶颈。特别是对于广大中小研究机构，许多重要的研究课题因缺少经费而停滞，研究工作无法顺利进行。本发明人针对这一问题进行了大量研究，并提出了一种无线数据通信仿真方法(申请号：200410051639.9)，在运用简单设备完成复杂的仿真工作方面取得了阶段性成果，是一次重要突破。但是，随着研究的深入，发现这一技术还存在着一些不足之处，例如：处理能力和速度有限、不能够直观地显示即时电路的工作状态、没有包含保证整个电路正常工作的复位电路、需要两台电脑使用起来不方便，特别是：不能实时地对一个多路无线通信系统中的每一路信号的运行参数进行调节。这些问题都限制了该技术的进一步应用。
发明内容
本发明的目的在于针对现有技术的不足，提供一种针对多路无线通信系统进行仿真的方法。运用该方法对复杂、高速的多路无线通信方案及其算法进行准确地验证，大幅度地降低研究成本。
本发明的目的还在于提供一种实现上述方法的多路无线通信仿真装置。
本发明的目的通过以下技术方案予以实现。
一种多路无线通信仿真方法，该方法包括以下步骤：
1、建立一个信号产生装置和一个信号接收处理装置，其中，信号产生装置包括一个存储装置、一个USB读写器、电平转换电路、SDRAM储存电路和一个功能模块；信号接收处理装置包括一台计算机、一块带数字信号处理芯片DSP的电路板和一个功能模块，由所述的计算机对信号接收处理装置中的各设备的运行模式进行控制；
2、由信号产生装置中的存储装置保存预先产生的多路无线通信信号，每一路信号代表一个用户信号，每一个用户的信号包括：源信号、扩频、加扰、编码、成帧和基带调制信号；
3、信号产生装置中的功能模块通过USB读写器和电平转换电路对存储装置中的数据进行读取，并对每一个用户信号通过信道的参数进行独立的配置和调节，然后按帧结构储存到SDRAM储存电路里，最后按无线通信系统的时隙要求将多路无线通信信号并行发送给信号接收处理装置；
4、信号接收处理装置中的功能模块，按无线通信系统的要求对信号产生装置发送过来的并行信号进行处理，包括智能天线响应、各个用户信号合并、噪声叠加、基带解调和选用需要研究的自适应接收算法，然后将处理好的数据发送给DSP芯片进行解码、解扰、解扩、判决，最后由计算机对处理的结果进行比较和验证，并显示最终的验证结果。
实现上述方法的多路无线通信仿真装置包括：一个信号产生装置和一个信号接收处理装置，信号接收处理装置包括一台计算机、一块带数字信号处理芯片DSP的电路板和一个功能模块；计算机通过USB接口与电路板的JTAG接口串联连接，其特征在于：信号产生装置包括一个存储装置、一个USB读写器、电平转换电路、SDRAM储存电路和一个功能模块；信号产生装置和信号接收处理装置的功能模块中均设置有两个RJ45接口和两块含有低压差分信号技术LVDS接口的芯片；信号产生装置和信号接收处理装置的功能模块中还分别设置有一块现场可编程门阵列FPGA芯片，5V外接稳压电源接口，电源电路，FPGA配置电路，复位电路，晶振器电路和状态指示电路；所述的电源电路与功能模块上所有芯片的电源接口电气连接，FPGA配置电路与FPGA芯片的配置接口电气连接，复位电路与FPGA芯片的I/O接口电气连接，晶振器电路与FPGA芯片的全局时钟接口串联连接，状态指示电路与FPGA芯片的I/O接口电气连接；
在信号产生装置部分，所述的USB读写器与存储装置电气连接，USB读写器的输出端与电平转换电路的输入端电气连接；所述的5V外接稳压电源接口与电源电路的输入端、USB读写器的5V电源接口和电平转换电路的5V电源接口电气连接；FPGA芯片分别通过其I/O接口与电平转换电路和SDRAM储存电路电气连接，电源电路的输出端还与电平转换电路、SDRAM储存电路的电源接口电气连接；所述的两块LVDS接口芯片的输入端分别与FPGA芯片的I/O接口电气连接，它们的输出端分别与RJ45接口连接；
在信号接收处理装置部分，所述的5V外接稳压电源接口与电源电路的输入端电气连接；FPGA芯片通过I/O接口与DSP芯片的EMIF接口电气连接，所述的两块LVDS接口芯片的输入端分别与RJ45接口连接，它们的输出端与分别与FPGA芯片的I/O接口电气连接；
所述的信号产生装置和信号接收处理装置通过备自的两个RJ45接口相互对应串联连接。
所述的存储装置为优盘、移动硬盘、MP3播放器，或其它具有USB接口的存储装置，用于储存由计算机产生的信号源数据。
所述的USB读写器为一个带USB接口的CH375型读写器，用于将连接在其上的存储装置中的数据读出，供给后面的电平转换电路。
所述的电平转换电路由74LVC164245芯片、三极管、电阻和电容构成，用于将USB读写器输出的5V电压转换为FPGA芯片所支持的3.3V电压。
所述的SDRAM储存电路由两块MT48LC8M16A2芯片构成，其功能是将要发送的仿真数据按设定的帧结构存储起来。
所述的FPGA芯片选自美国XILINX公司的XC2V1000芯片，作为功能模块电路的主体，在信号产生装置部分，其主要功能是将从存储装置中读出的数据转换成多路并行数据，按无线通信的信号流程进行一定的信号处理，然后将并行数据转换成串行数据发送出去；在信号接收处理部分，其主要功能是将接收的串行数据读入，并把串行数据转换成并行数据，在对数据进行必要的运算处理后以并行的方式发送给DSP芯片。
所述的电源电路由芯片和外围器件组成，芯片选自TPS767D301芯片，其功能是为整个电路提供准确和稳定的电源，将5V外接稳压电源接口输入的5V电压转变为3.3V和1.5V，电流输出能力为1A。
所述的FPGA配置电路由芯片、JTAG接口和电阻组成，芯片选自XCF04S芯片，其主要功能是在电路上电时对FPGA的内部电路结构进行配置，以实现本发明设计的既定功能，同时因为FPGA XC2V1000芯片的内部电路是由其内部的SRAM存储的，掉电后原来配置的数据就会消失，所以XCF04S还起到保存配置数据的作用。
所述的复位电路由芯片、开关按钮、电阻和电容组成，芯片选自MAX706S，其功能是为FPGA芯片提供复位信号、低压检测和看门狗的功能，可以在电路出错时自动输出复位信号或者通过按下复位开关按钮来产生复位信号，使电路恢复到正常状态。
所述的晶振器电路由一个有源石英晶体振荡器构成，其功能是为整个电路提供稳定的时钟信号，驱动整个电路按时序工作。
所述的状态指示电路由多个发光二极管和电阻组成，用于指示电路的各种工作状态，如电源指示，信号发送指示，信号读写指示等等。
所述的LVDS接口芯片，在信号产生装置部分采用两块SN65LVDT41芯片，其主要功能是将FPGA的输出的串行信号转换为低压差分信号输出给RJ45接口，便于信号以较长距离进行传输；在信号接收处理装置部分采用两块SN65LVDT14芯片，其主要功能是将RJ45接口输入的低压差分信号转换为串行信号，便于FPGA对信号采样输入。
所述的带数字信号处理芯片DSP的电路板选自C6416DSK、C6711DSK或者C6701EVM中的一种。
本发明与现有技术相比，具有以下有益效果：
1.可以方便和及时地将运算产生的数据返回计算机进行检验和显示，可以画眼图、星座图、频谱图、误码率图等，用途广泛，操作简便。用简单的设备就可完成复杂的仿真研究，大大加快的科研进程，降低了试验成本，有效解决了长期以来困扰科研人员的经费问题；
2.由于只采用了一台计算机和一块带数字信号处理芯片DSP的电路板，相对于在先申请，该仿真装置结构更为紧凑，使用起来也更加灵活和方便；
3.信号的接收处理由于采用了FPGA电路，大大减轻了单独使用DSP芯片的工作量，相对于在先申请，该仿真装置可以处理更为复杂和高速的多路无线通信系统；
4.该仿真装置能够产生并行的多路无线通信用户信号，相对于在先申请，可以更灵活的即时控制各个用户信号的通信环境，可以更好地适应科研需要。
5.由于设置了状态指示电路和复位电路，便于实时了解电路的工作状态，当出现错误时，能够及时的采取措施，恢复电路的正常功能。
6.整个仿真装置具有更加灵活的工作模式。研究人员可以根据实际情况，将自己感兴趣的算法配置到仿真装置的DSP芯片里或者FPGA芯片里，进而开展有针对性的实验活动。
附图说明
图1是本发明多路无线通信仿真装置的结构示意框图；
图2是图1所示信号产生装置的总体信号流程图；
图3是图2所示总体信号流程中每个用户的信号流程图；
图4是图1所示信号接收处理装置的信号流程图；
图5是图1所示电源电路的电路原理图；
图6是图1所示FPGA芯片配置电路的方框图；
图7是图1所示FPGA芯片配置电路的电路原理图；
图8是图1所示复位电路的电路原理图；
图9是图1所示晶振器电路的电路原理图；
图10是图1所示状态指示电路的电路原理图；
图11是图1所示信号产生装置部分LVDS电路的原理图；
图12是图1所示信号接收处理装置部分LVDS电路的原理图；
图13是图1所示FPGA芯片与DSP芯片的连接电路原理图；
图14是图1所示USB读写器通过电平转换电路与FPGA芯片的连接电路原理图；
图15是图1所示FPGA芯片与SDRAM芯片的连接电路原理图。
具体实施方式
下面结合附图对本发明作进一步的详细说明，但它们并不是对本发明内容的限定。
实施例1
如图1所示，一种多路无线通信仿真装置，包括一个信号产生装置100和一个信号接收处理装置200。信号产生装置包含一个优盘120、一个USB读写器130、电平转换电路140、SDRAM储存电路150和功能模块210；信号接收处理装置包括一台计算机201、一块美国德州仪器公司生产的C6416DSK电路板202和功能模块210，电路板202上设置有TMS320C6416DSP芯片；计算机通过USB接口与电路板202的JTAG接口串联连接。
信号产生装置100的功能模块210上设置有两个RJ45接口270、271和两块含有低压差分信号技术LVDS接口的SN65LVDT41芯片180、181，该功能模块210上还设置有一块美国XILINX公司生产的，型号为XC2V1000的现场可编程门阵列FPGA芯片211，以及5V外接稳压电源接口215，电源电路220，FPGA配置电路230，复位电路240，晶振器电路250和状态指示电路260；5V外接稳压电源接口215与电源电路220、USB读写器130、电平转换电路140的5V电源引脚直接相连。电源电路220与功能模块210上所有芯片的电源接口以及电平转换电路140、SDRAM储存电路150的电源接口电气连接，FPGA配置电路230与FPGA芯片的配置接口电气连接，复位电路240与FPGA芯片的I/O接口电气连接，晶振器电路250与FPGA芯片的全局时钟接口串联连接，状态指示电路260与FPGA芯片的I/O接口电气连接，所述的LVDS接口芯片180和181的输入端分别与FPGA芯片的I/O接口电气连接，其输出端分别与所述的两个RJ45接口270、271串联连接；所述的优盘120直接插接在USB读写器130上，USB读写器的输出端与电平转换电路140的输入端电气连接，电平转换电路140的输出端与FPGA芯片211的I/O接口电气连接，SDRAM储存电路150的地址引脚与数据引脚与FPGA芯片211的I/O接口电气连接。
信号接收处理装置200的功能模块210上设置有两个RJ45接口270、271和两块含有低压差分信号技术LVDS接口的SN65LVDT14芯片280、281，该功能模块210上还设置有一块美国XILINX公司生产的，型号为XC2V1000的现场可编程门阵列FPGA芯片211，以及5V外接稳压电源接口、电源电路220，FPGA配置电路230，复位电路240，晶振器电路250和状态指示电路260；5V外接稳压电源接口与电源电路的输入端电气连接；电源电路220与功能模块210上所有芯片的电源接口电气连接，FPGA配置电路230与FPGA芯片的配置接口电气连接，复位电路240与FPGA芯片的I/O接口电气连接，晶振器电路250与FPGA芯片的全局时钟接口串联连接，状态指示电路260与FPGA芯片的I/O接口电气连接，所述的LVDS接口芯片280和281的输入端分别与所述的两个RJ45接口270、271串联连接，其输出端分别与FPGA芯片的I/O接口电气连接，所述的FPGA芯片211通过其I/O接口与DSP芯片的EMIF接口电气连接。
信号产生装置100的RJ45接口270和信号接收处理装置200的RJ45接口270通过网线301相互串联连接，信号产生装置100的RJ45接口271和信号接收处理装置200的RJ45接口271通过网线302相互串联连接。
如图1、图5所示，电源电路220由TPS767D301芯片和一些外围器件组成，向整个电路提供准确和稳定的电源，它的输出电压分别为3.3V和1.5V，电流输出能力为1A。TPS767D301芯片上的两个IN1引脚和两个IN2引脚和5V外接稳压电源接口215的5V电源接口相连，5V电源接口和地之间并联了两个电容C1和C2；两个OUT1引脚相连输出1.5V电源，1.5V电源输出接口和地之间通过电容C3连接。FB1引脚通过电阻R3与1.5V电源输出接口连接，同时FB1引脚通过电阻R4接地。两个OUT2引脚相连输出3.3V电源，3.3V电源输出接口和地之间通过电容C4连接。复位引脚RESET1#和RESET2#分别通过电阻R1和R2与3.3V电源输出接口连接。GND1、EN1#、GND2、EN2#引脚接地。
如图6、图7所示，FPGA的配置电路230采用XCF04S芯片231、JTAG接口232和电阻组成。计算机201的并口通过一个JTAG仿真线233和配置电路230里的JTAG接口232相连，所述的JTAG接口232分别与FPGA芯片211的配置接口、FPGA配置芯片231电气连接。其中JTAG接口232的第1引脚和XCF04S芯片231的TDI引脚相连；JTAG接口232的第2引脚和FPGAXC2V1000芯片211的B14引脚以及XCF04S芯片231的TMS引脚之间的连线相连；JTAG接口232的第3引脚和FPGA XC2V1000芯片211的A15引脚以及XCF04S芯片231的TCK引脚之间的连线相连；所述JTAG接口232的第4引脚和FPGA XC2V1000芯片211的C15引脚相连；所述JTAG接口232的第5引脚接地，第6引脚和3.3V电源接口相连。所述的FPGA XC2V1000芯片211的P13引脚和所述的XCF04S芯片231的D0引脚相连。所述的FPGA XC2V1000芯片211的C2引脚和所述的XCF04S芯片231的TD0引脚相连。所述的FPGAXC2V1000芯片211的T13引脚和所述的XCF04S芯片231的OE/RESET#引脚相连，同时它们之间的连线通过电阻R9和3.3V电源接口相连。所述的FPGAXC2V1000芯片211的R14引脚和所述的XCF04S芯片231的CE#引脚相连，同时它们之间的连线通过电阻R10和3.3V电源接口相连。所述的FPGAXC2V1000芯片211的A2引脚和所述的XCF04S芯片231的CF#引脚相连，同时它们之间的连线通过电阻R11和3.3V电源接口相连。所述的FPGAXC2V1000芯片211的P15引脚和所述的XCF04S芯片231的CLK引脚相连。所述的FPGA XC2V1000芯片211的T2引脚通过电阻R12与地相连。所述的FPGA XC2V1000芯片211的P2引脚通过电阻R13与地相连。所述的FPGAXC2V1000芯片211的R3引脚通过电阻R14与地相连。所述的XCF04S芯片231的VCCINT引脚、VCC0引脚和VCCI引脚直接与3.3V电源接口相连。所述的XCF04S芯片231的GND引脚接地。
如图8所示，复位电路240采用MAX 706S芯片241、SW1开关按钮242、电阻和电容组成。MAX706S芯片241的WD0#引脚、RESET#引脚、WDI引脚、PF0#引脚分别和所述的FPGA XC2V1000芯片211的E6引脚、C8引脚、D7引脚、B7引脚直接相连；MAX706S芯片241的VCC引脚和3.3V电源接口直接相连；MAX706S芯片241的PFI引脚分别通过电阻R5和电阻R6与地和5V电源接口相连；MAX706S芯片241的MR#引脚通过电容C5和SW1开关按钮242与地直接并联连接；MAX706S芯片241的GND引脚直接接地；
如图9所示，晶振器电路250由一个有源石英晶体振荡器构成，其功能是为整个电路提供稳定的时钟信号，驱动整个电路按时序工作。所述的晶振器电路250的OUT引脚和所述的FPGA XC2V1000芯片211的A8引脚直接相连；所述的晶振器电路250的VCC引脚和3.3V电源接口直接相连；所述的晶振器电路250的GND引脚接地。
如图10所示，状态指示电路260由多个发光二极管和电阻组成，FPGAXC2V1000芯片211的B10引脚通过电阻R15、发光二极管D1接地；FPGAXC2V1000芯片211的D10引脚通过电阻R16、发光二极管D2接地；FPGAXC2V1000芯片211的E11引脚通过电阻R17、发光二极管D3接地；FPGAXC2V1000芯片211的B11引脚通过电阻R18、发光二极管D4接地；FPGAXC2V1000芯片211的D11引脚通过电阻R19、发光二极管D5接地；FPGAXC2V1000芯片211的B12引脚通过电阻R20、发光二极管D6接地；FPGAXC2V1000芯片211的D12引脚通过电阻R21、发光二极管D7接地；FPGAXC2V1000芯片211的C13引脚通过电阻R22、发光二极管D8接地；5V电源接口通过电阻R23、发光二极管D9接地。
如图11、图12所示，所述的LVDS电路，在信号产生装置部分采用SN65LVDT41芯片180、181，在信号接收处理装置部分采用SN65LVDT14芯片280、281，两种芯片都是一边与FPGA芯片211的I/O接口电气连接，另一边与RJ45接口270串联连接。其中在信号产生装置100部分，所述的SN65LVDT41芯片180和181的1D、2D、3D、4D引脚分别与所述的FPGA XC2V1000芯片211的D9、C16、D16、E13、E16、F13、F14、F15引脚直接相连；SN65LVDT41芯片180和181的1Y、1Z、2Y、2Z、3Y、3Z、4Y、4Z引脚分别与所述的RJ45接口270的第8、7、6、5、4、3、2、1引脚和RJ45接口271的第8、7、6、5、4、3、2、1引脚直接相连；SN65LVDT41芯片180和181的四个VCC引脚与3.3V电源接口直接相连；SN65LVDT41芯片180和181的六个GND引脚接地；所述的RJ45接口270和271的第9、10引脚接地。在信号接收处理装置200部分，所述的SN65LVDT14芯片280和281的1R、2R、3R、4R引脚分别与所述的FPGA XC2V1000芯片211的D9、C16、D16、E13、E16、F13、F14F15引脚直接相连；SN65LVDT14芯片280和281的1A、1B、2A、2B、3A、3B、4A、4B引脚分别与所述的RJ45接口270的第8、7、6、5、4、3、2、1引脚和RJ45接口281的第8、7、6、5、4、3、2、1引脚直接相连；SN65LVDT14芯片280和281的四个VCC引脚与3.3V电源接口直接相连；SN65LVDT14芯片280和281的六个GND引脚接地；所述的RJ45接口270和271的第9、10引脚接地。
如图13所示，所述的FPGA XC2V1000芯片211的I/O接口与所述的带数字信号处理芯片DSP的C6416DSK电路板202的EMIF接口电气相连。具体是，C6416DSK电路板202从AED31到AED0的三十二个引脚分别与所述的FPGAXC2V1000芯片211的C1、D1、D3、D2、B4、E3、E2、E1、F4、F3、F2、F1、F5、G5、G4、G3、G2、G1、H4、H3、H2、H1、J1、J2、J3、J4、K1、K2、K3、K4、K5、L5引脚直接相连；所述的C6416DSK电路板202从AEA2到AEA21的二十个引脚分别与所述的FPGA XC2V1000芯片211的P8、N8、T7、R7、P7、N7、M7、M6、T6、R6、P6、N6、T5、R5、P5、N5、R4、P4、T4、T3引脚直接相连；所述的C6416DSK电路板202的AARE#、AAWE#、AARDY、AAOE#、ACE3#、ACE2#、ABE3#、ABE2#、ABE1#、ABE0#分别与所述的FPGA XC2V1000芯片211的L3、L4、M1、M2、M3、M4、N2、N 3、N1、P1引脚直接相连；
如图14所示，所述的优盘120直接插在USB 读写器CH375模块130的USB接口上，CH375模块130的输出端与电平转换电路140的输入端电气连接，电平转换电路140的输出端与XC2V1000芯片211的I/O接口电气连接。具体是，所述的CH375模块130的VCC引脚与5V外接稳压电源接口215的5V电源接口直接相连，5V电源通过电容C41与地连接，GND引脚接地，CH375模块130的从D0到D7八个引脚分别与电平转换电路140中的74LVC164245芯片141的从1B1到1B8八个引脚直接相连，CH375模块130的A0、RD#、WR#、STA#、CS#五个引脚分别与所述的74LVC164245芯片141的2B2、2B3、2B4、2B5、2B6五个引脚直接相连。所述的74LVC164245芯片141的两个VCCB-5V引脚与5V外接稳压电源接口215的5V电源接口直接相连。所述的74LVC164245芯片141的两个VCCA-3.3V引脚和一个DIR2引脚分别与3.3V电源接口直接相连。所述的74LVC164245芯片141的八个GND引脚接地。所述的74LVC164245芯片141的从1A1到1A8的八个引脚分别与所述的XC2V1000芯片211的J16、J15、J14、J13、K16、K15、K14、K13的八个引脚直接相连。所述的74LVC164245芯片141的从2A2到2A6的五个引脚分别与所述的XC2V1000芯片211的L16、L15、L14、L13、M16的五个引脚直接相连。所述的74LVC164245芯片141的OE1#、OE2#引脚同时与所述的XC2V1000芯片211的M14引脚直接相连。所述的74LVC164245芯片141的DIR1引脚与所述的XC2V1000芯片211的N15引脚直接相连。所述的CH375模块130的INT#引脚通过电阻R7与三极管Q1的基极相连。所述的三极管Q1的集电极在和所述的XC2V1000芯片211的N16引脚直接相连的同时，通过电阻R8与3.3V电源接口相连。所述的三极管Q1的发射极接地。
如图15所示，所述的SDRAM储存电路150由两片MT48LCgM16A2芯片构成。所述的SDRAM MT48LC8M16A2芯片151、152的引脚与FPGA芯片211的I/O接口电气连接。具体是，所述的MT48LC8M16A2芯片151、152的六个VDD引脚和八个VDDQ引脚与3.3V电源接口直接相连。所述的MT48LC8M16A2芯片151、152的六个VSS引脚和八个VSSQ引脚接地。所述的MT48LC8M16A2芯片151、152的各自从A0到A12/NC的十三个引脚同时分别与所述的XC2V1000芯片211的J1、J2、J3、J4、K1、K2、K3、K4、K5、L5、L1、L2、L3的十三个引脚直接相连。所述的MT48LC8M16A2芯片151、152的各自从DQ0到DQ15的十六个引脚分别与所述的XC2V1000芯片211的T3、T4、P4、R4、N5、P5、R5、T5、N6、P6、R6、T6、M6、M7、N7、P7、R7、T7、T10、R10、P10、N10、M10、M11、T11、R11、P11、N11、T12、R12、P13、N12的三十二个引脚直接相连。所述的MT48LC8M16A2芯片151、152的各自WE#、CAS#、RAS#、CS#、BA0、BA1、CKE、CLK、DQML、DQMH的十个引脚同时分别与所述的XC2V1000芯片211的E1、F4、F3、F2、F1、F5、G5、G4、G3、G2的十个引脚直接相连。
如图2、图3、图4所示，该无线通信仿真装置中无线通信信号处理流程是，信号产生设备100按图2、图3所示的信号流程产生CDMA无线通信信号。由于图1、图11和图12所述的LVDS芯片SN65LVDT41芯片180、181和SN65LVDT14芯片280、281都支持四路的信号的并行处理，所以该无线通信仿真装置可以并行处理八路数据，在该实施例中设定为一路时钟信号、一路帧同步信号和六路用户信号。用户信号具体是由所述的优盘120储存了已经由所述计算机201按图2中前半部分的信号流程510所产生的六个用户信号：500、501、502、503、504、505，而每个用户信号按图3的信号流程包括：源信号产生530、扩频531、加扰532、编码533、成帧534、基带调制535产生的数据。由所述的FPGA XC2V1000芯片运行按图2中后半部分的信号流程511，包括：串并转换506、六路用户的并行数据507、信道508。信号接收处理设备200按图4所示的信号流程对接收到的CDMA无线通信信号进行处理。具体是由所述的FPGA XC2V1000芯片运行图4中前半部分的信号流程610，该流程包括：接收到的六个用户的并行数据601、智能天线阵列响应602、各路用户信号合并603、噪声叠加604、基带解调605、自适应信号处理606。由所述的C6416DSK电路板202运行按图4中后半部分的信号流程620，该流程包括：解码621、解扰622、解扩623、判决624，同时将各种处理完的数据输出给所述的信号接收处理设备200的计算机201，绘制出星座图、眼图、频谱图、误码率图等各种效果图。
实施例2～3
重复实施例1，有以下不同点：所述的带数字信号处理芯片DSP的电路板202分别为C6711DSK或C6701EVM。
实施例4
重复实施例1，有以下不同点：将自适应信号处理模块601，置于所述的由带数字信号处理芯片DSP的电路板202所运行的信号流程611中运行。
实施例5～6
重复实施例1，有以下不同点：存储装置分别为移动硬盘或MP3播放器。
Claims (10)
1. 一种多路无线通信仿真方法，该方法包括以下步骤：
(1)建立一个信号产生装置和一个信号接收处理装置，其中，信号产生装置包括一个存储装置、一个USB读写器、电平转换电路、SDRAM储存电路和一个功能模块；信号接收处理装置包括一台计算机、一块带数字信号处理芯片DSP的电路板和一个功能模块，由所述的计算机对信号接收处理装置中的各设备的运行模式进行控制；
(2)由信号产生装置中的存储装置保存预先产生的多路无线通信信号，每一路信号代表一个用户信号，每一个用户的信号包括：源信号、扩频、加扰、编码、成帧和基带调制信号；
(3)信号产生装置中的功能模块通过USB读写器和电平转换电路对存储装置中的数据进行读取，并对每一个用户信号通过信道的参数进行独立的配置和调节，然后按帧结构储存到SDRAM储存电路里，最后按无线通信系统的时隙要求将多路无线通信信号并行发送给信号接收处理装置；
(4)信号接收处理装置中的功能模块，按无线通信系统的要求对信号产生装置发送过来的并行信号进行处理，包括智能天线响应、各个用户信号合并、噪声叠加、基带解调和选用需要研究的自适应接收算法，然后将处理好的数据发送给DSP芯片进行解码、解扰、解扩、判决，最后由计算机对处理的结果进行比较和验证，并显示最终的验证结果。
2. 一种多路无线通信仿真装置，包括一个信号产生装置和一个信号接收处理装置，信号接收处理装置包括一台计算机、一块带数字信号处理芯片DSP的电路板和一个功能模块；计算机通过USB接口与电路板的JTAG接口串联连接，其特征在于：信号产生装置包括一个存储装置、一个USB读写器、电平转换电路、SDRAM储存电路和一个功能模块；信号产生装置和信号接收处理装置的功能模块中均设置有两个RJ45接口和两块含有低压差分信号技术LVDS接口的芯片；信号产生装置和信号接收处理装置的功能模块中还分别设置有一块现场可编程门阵列FPGA芯片，5V外接稳压电源接口，电源电路，FPGA配置电路，复位电路，晶振器电路和状态指示电路；所述的电源电路与功能模块上所有芯片的电源接口电气连接，FPGA配置电路与FPGA芯片的配置接口电气连接，复位电路与FPGA芯片的I/O接口电气连接，晶振器电路与FPGA芯片的全局时钟接口串联连接，状态指示电路与FPGA芯片的I/O接口电气连接；
在信号产生装置部分，所述的USB读写器与存储装置电气连接，USB读写器的输出端与电平转换电路的输入端电气连接；所述的5V外接稳压电源接口与电源电路的输入端、USB读写器的5V电源接口和电平转换电路的5V电源接口电气连接；FPGA芯片分别通过其I/O接口与电平转换电路和SDRAM储存电路电气连接，电源电路的输出端还与电平转换电路、SDRAM储存电路的电源接口电气连接；所述的两块LVDS接口芯片的输入端分别与FPGA芯片的I/O接口电气连接，它们的输出端分别与RJ45接口连接；
在信号接收处理装置部分，所述的5V外接稳压电源接口与电源电路的输入端电气连接；FPGA芯片通过I/O接口与DSP芯片的EMIF接口电气连接，所述的两块LVDS接口芯片的输入端分别与RJ45接口连接，它们的输出端与分别与FPGA芯片的I/O接口电气连接；
所述的信号产生装置和信号接收处理装置通过各自的两个RJ45接口相互对应串联连接。
3. 根据权利要求2所述的多路无线通信仿真装置，其特征在于：所述的USB读写器为一个带USB接口的CH375型读写器。
4. 根据权利要求2所述的多路无线通信仿真装置，其特征在于：所述的电平转换电路由74LVC164245芯片、三极管、电阻和电容构成，将USB读写器输出的5V电压转换为FPGA芯片所支持的3.3V电压。
5. 根据权利要求2所述的多路无线通信仿真装置，其特征在于：所述的SDRAM储存电路由两块MT48LC8M16A2芯片构成，将要发送的仿真数据按设定的帧结构存储起来。
6. 根据权利要求2所述的多路无线通信仿真装置，其特征在于：所述的FPGA芯片选自美国XILINX公司的XC2V1000芯片。
7. 根据权利要求2所述的多路无线通信仿真装置，其特征在于：所述的电源电路由TPS767D301芯片和外围器件组成，为整个电路提供准确和稳定的电源，将5V外接稳压电源接口输入的5V电压转变为3.3V和1.5V，电流输出能力为1A。
8. 根据权利要求2所述的多路无线通信仿真装置，其特征在于：所述的复位电路由MAX 706S芯片、开关按钮、电阻和电容组成，为FPGA芯片提供复位信号、低压检测和看门狗的功能，当电路出错时使电路恢复到正常状态。
9. 根据权利要求2所述的多路无线通信仿真装置，其特征在于：所述的LVDS接口芯片，在信号产生装置部分采用两块SN65LVDT41芯片，在信号接收处理装置部分采用两块SN65LVDT14芯片。
10. 根据权利要求2所述的多路无线通信仿真装置，其特征在于：所述的带数字信号处理芯片DSP的电路板选自C6416DSK、C6711DSK或者C6701EVM中的一种。
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