CN100405079C - 一种可重新配置的数字相关器 - Google Patents

Abstract

本发明公开一种可重新配置的数字相关器，包括：高速ADC、数字相关电路、数据格式转换和外部接口电路；其中数字相关电路利用FPGA编程，通过对FPGA重新配置，可实现从1位到3位的数字相关；高速ADC接收经放大和变频处理的模拟信号，并将模拟信号转变为数字信号，转换后的数字信号进入数字相关电路；数字相关电路对数字信号按顺序进行正交解调和相关处理，将相关处理结果送入数据格式转换和外部接口电路，接着对数字信号进行数据格式转换，成为能够通过接口传输的格式，按要求顺序输出数字信号的高位和低位。本发明可根据系统总体结构的不同，重新配置FPGA，设计不同的接口电路，实现与不同格式和速度的数据管理单元的数据传输。

Description

一种可重新配置的数字相关器

技术领域

本发明涉及一种数字相关器，特别是涉及一种可重新配置的数字相关器。

背景技术

数字相关器是指利用数字方法对输入的信号进行相关处理。数字相关技术广泛应用于通信和雷达系统中。这里所说的数字相关器是指雷达技术，尤其是微波遥感技术中，为了计算通道之间信号的内积，而进行的复相关及累加过程的总称。目前数字相关器主要应用在合成孔径辐射计和极化辐射计中。在合成孔径辐射计中，利用数字相关器实现多个(有些应用会打到上百个)通道之间的交叉互相关，可以节约系统在体积重量及功耗上的开销。在极化辐射计中，利用数字相关器实现两个极化通道的宽带复相关，此时数字相关器的作用是在极高带宽时(模拟技术无法达到几个GHz带宽信号的相关处理)，实时实现信号的相关。

数字相关器的一个典型应用是在微波遥感上。

微波遥感分为有源微波遥感和无源微波遥感，为了提高无源微波遥感器(如微波辐射计)的分辨率，八十年代以来，从事空间对地观测的工程师将六十年代在射电天文技术中发展起来的一种称为综合孔径射电天文学的有效稀疏阵列天线信号处理技术引入对地观测的微波辐射计，综合孔径射电天文学的相关内容可见参考文献[1]Thompson，A.R.J.M.Moran and G.W.Swenson，Jr.Interferometry and synthesis inradio astronomy，Krieger Publishing Company，Malabar，Florida，1994。

1983年，美国NASA戈达德飞行中心的D.M.LeVine等第一次建议将射电天文中的综合孔径技术引入对地观测的微波辐射计，用以提高其分辨率。从80年代中期始，NASA的JPL实验室和Massachusetts州立大学(Umass)的微波遥感实验室(MIRSL)在机载微波辐射计上进行了垂直飞行方向上的一维综合孔径辐射计的研制工作，并进行了大量的飞行实验，如参考文献[2]Ruf，C.S.C.T.Swift，A.B.Tannerand D.M.Le Vine，“Interferometric synthetic aperture microwave radiometry for theremote sensing of the earth”，IEEE Trans.GRS，Vol.26，pp.597-611，1988。这台称为电扫描、稀疏阵列辐射计(ESTAR，Electrical Scan Thinned Array Radiometer)的遥感器，只在垂直飞行轨迹的方向上进行孔径综合。当其进一步提高空间分辨力并大量增加天线单元时，将需要很多的相关器，对于星载应用这无疑是一个严重的缺陷，特别是如果要实现两个方向的综合(二维口径)则相关器的数目将难以接受。因此目前合成孔径辐射计是向着数字化的方向发展，相应的相关器则应采用数字相关器。

现有的数字相关器采用了以下两种数字相关技术。

在赫尔辛基大学研制的合成孔径辐射计(以下简称HUT-2D)中，采用了1位量化精度的数字相关技术，实现了575条基线的数字相关。赫尔辛基大学采用的方法是先用模拟方式得到同一通道的同相(I)和正交(Q)分量，然后分别对I/Q进行量化，最后实现数字相关。数字相关是利用FPGA具体实现的。赫尔辛基大学所研制的1位量化精度的数字相关技术以下简称HUT方案。

美国NASA已经和正在研制几种低功耗的专用数字相关芯片，能够实现2位量化的数字相关，也采用了模拟正交解调技术。如参考文献[3]Thompson，W.L.W.G.Hall，J.R.Piepmeier，C.T.Johnson-Bey，“Low-power radio-frequency analog-to-digitalconverter，”Proc.Int.Geosci.Remote Sens.Symp.Toulouse，France，21-25 July 2003和参考文献[4]Piepmeier，J.R.J.Hass，“Ultra-low power digital correlator for passivemicrowave polarimetry，”Proc.NASA Earth Science Technology Conference，CollegePark，MD，August 2001.NASA研制的实现2位量化的数字相关技术以下简称NASA方案。

从上述的两种方案看到，当前的数字相关器只能够实现1位，1.6位或2位量化的数字相关，对3位量化的数字相关却无能为力，而且存在的一个很大的缺陷是量化精度不可调，这就限制了数字相关器的使用范围，因此在当前的生产，科研活动中，迫切需要一种量化精度高，适用范围广且精度可调的新型数字相关器。

发明内容

本发明的目的是克服上述已有的HUT方案和美国NASA方案量化精度低，精度不可调的缺点，提供一种可实现1位，2位，3位数字相关的可重新配置的数字相关器。

本发明的目的是这样实现的：

本发明提供的一种可重新配置的数字相关器，包括：高速的ADC、数字相关电路、数据格式转换和外部接口电路；还包括DA数据格式转换电路；所述的数字相关电路可以利用FPGA编程实现其功能，通过对FPGA重新配置，实现从1位到3位的数字相关；所述的高速ADC从外部的接收机接收已经过放大和变频处理的天线单元的模拟信号，并将这些模拟信号转变为数字信号，转换后的数字信号进入数字相关电路；在数字相关电路中，对数字信号按顺序进行正交解调和相关处理，将相关处理所得到的结果送入数据格式转换和外部接口电路，在数据格式转换和外部接口电路中对数字信号进行数据格式转换，使之成为能够通过接口传输的格式，最后在外部接口中按要求顺序输出数字信号的高位和低位；所述的DA数据格式转换电路是将数字相关电路中所得到的相关结果转换为模拟量，并将转换以后的不同基线的相关结果顺序输出，从而能够在示波器上实时观测到所有基线的相关结果。

所述的高速ADC是指采样速率在100MSPS(Mega Samples Per Second，每秒采集的兆样点数)以上的ADC。

所述的高速ADC的功能是对输入的接收机信号进行采集，并将这些信号实现模数转换。

上述的高速ADC对输入的接收机信号进行采集是通过欠采样方式进行的。

所述的数字相关电路由正交解调模块和相关处理模块组成，正交解调模块的功能是对数字中频信号进行正交解调，生成I/Q数字信号，输入相关处理模块，相关处理模块再将正交解调后的I/Q数字信号实现相关处理。

所述的正交解调模块采用数字移相技术实现正交解调，正交解调模块按功能可进一步划分为数据格式转换单元、相关精度选择单元、延时移相单元和总线输出单元；数据格式转换单元的作用是将输入数据转换为适合相关处理的数据格式，相关精度选择单元的作用是根据系统精度的要求，选择有效数据的位数，延时移相单元是采用数字移相技术中的延时移相方法实现正交解调。

所述的相关处理模块中的相关处理包括自相关处理和互相关处理，自相关处理指各个通道内的自相关，互相关处理指任意两个通道之间所进行的互相关处理。

所述的相关处理模块中的数字相关方式包括全冗余和最小冗余在内的不同的实现方式，这些不同的实现方式可以通过对FPGA的不同配置来实现。

所述的数据格式转换和外部接口电路由数据格式转换模块和外部接口模块组成，数据格式转换和外部接口电路可以利用FPGA来实现；数据格式转换模块的功能是要将相关结果转换为能够通过接口传输的格式，外部接口模块的功能是按要求顺序输出I/Q信号的高位和低位。

本发明的优点在于：

(1)通过对数字相关电路所在的FPGA进行重新配置，可以实现对1位，2位和3位的数字相关，从而实现相关精度可调的目的。

(2)在高速ADC中，对接收机信号的采集采用了欠采样技术，利用该技术可以在保证信号不产生频谱混叠的前提下，用最小的采样频率进行信号采集，从而减小后续数字相关电路的吞吐率，降低技术复杂度。

(3)利用延时移相方法实现数字移相使得移相电路的结构非常简单，只需要一级寄存器就可以实现。

(4)本发明所述装置的优选方案添加了DA数据格式转换电路，有了该电路，能够在示波器上实时观测到所有基线的相关结果，便于系统调试阶段的幅度及相位平衡的调整，以及在进行系统试验或应用之前验证系统是否工作于正常状态。

(5)通过对FPGA的重新配置，可以根据实际天线单元的阵列布局的不同，实现各种不同相关方式，其中包括了全冗余和最小冗余方案。

(6)可以根据系统总体结构的不同，重新配置FPGA，设计不同的接口电路，实现与不同格式和速度的数据管理单元的数据传输。

附图说明

图1为本发明的用于合成孔径辐射计上的数字相关器基本组成示意图

图2为本发明的数字相关器中8通道全冗余相关方案电路图

图3为本发明的数字相关器中数字移相技术原理图

图4为本发明的数字相关器中数据格式转换模块电路图

图5为本发明的另一种数字相关器的实施例组成示意图

具体实施方式

下面参照附图与实施例，对本发明做进一步的描述。

如图1所示，本实施例所制作的一个具体应用是在合成孔径辐射计上的数字相关器。该应用在合成孔径辐射计的数字相关器，由8个高速的ADC、数字相关电路、数据格式转换和外部接口电路组成。在本实施例中，8个高速ADC分别与对应的数字相关电路的输入端相连接，例如第一路高速ADC与数字相关电路的din_i输入端相连接，数字相关电路与数据格式转换和外部接口电路相连，数字相关电路的使能信号输出端w_en与数据格式转换和外部接口电路的使能信号输入端w_en相连，数字相关电路的数据输出端Out 1与数据格式转换和外部接口电路的数据输入端dout_32相连。数据格式转换和外部接口电路的输出端与外部电路相连接。

所述的高速ADC的功能是通过欠采样方式对输入的接收机信号进行采集，并对这些信号实现模数转换，在本实施例中可以选用市场上已有的模数转换器，例如AD9054。由于AD9054的量化精度为8位，而对于合成孔径辐射计来说，3位的精度已经能够满足系统的要求，因此只需要将AD9054输出的高4位与数字相关电路相连，就能够保证足够的辐射测量精度。按照奈奎斯特频率的要求，采样频率应该至少为信号最高频率的两倍以上，才可以避免频谱混叠。但是对于带限信号而言，采用信号带宽两倍以上的频率采样，同样也可以避免频谱混叠，这种方法就是欠采样。本实施例之所以使用上述的欠采样方式对接收机信号进行采集，是因为采用欠采样技术可以在保证信号不产生频谱混叠的前提下，用最小的采样频率进行信号采集，从而可以减小后续数字相关电路的吞吐率，降低了技术复杂度。

所述的数字相关电路的功能是同时计算8个通道的自相关和任意两个通道的互相关，数字相关电路可以利用FPGA来实现。在本实施例中，所述的FPGA可以选用XILINX的Virtex2v1000。如图1所示，所述的数字相关电路有8个输入端，分别为din_i、din_i1、din_i2、din_i3、din_i4、din_i5、din_i6、din_i7，它们分别与上述的8路高速ADC相连。

在数字相关电路中主要实现两个功能：一是对数字中频信号进行正交解调，二是对信号进行自相关和互相关处理。相应的，数字相关电路可以分为两个模块，即正交解调模块和相关处理模块。

在本实施例中采用数字移相技术实现正交解调，采用数字移相技术的优点是避免了原来使用的模拟正交解调所带来的系统体积大、重量重及功耗开销高的缺点。如图3所示，为本发明的数字移相方案的原理图，从图中可知，数字移相技术可以分为数据格式转换、相关精度选择、延时移相和总线输出等步骤，因此在采用数字移相技术的正交解调模块中，该模块可以进一步划分为数据格式转换单元、相关精度选择单元、延时移相单元和总线输出单元。

数据格式转换单元的作用是将输入数据转换为适合相关处理的数据格式，这里的数据格式转换主要是指在符号数和无符号数之间的格式转换，在本实施例中，输入数据是符号数，符号数需要转换成无符号数用来进行精度选择，延时及总线合成。

相关精度选择单元的作用是根据系统精度的要求，选择有效数据的位数。相关精度选择的原理是：FPGA选择不同的管脚作为有效输入信号，所有的AD输出都连接到FPGA，但FPGA按照精度要求选择不同数目的管脚进行相关处理。根据本发明的要求，本发明能够实现1-3位的数字相关，而对于具体的系统而言，系统精度要求是不一样的，可以是1位、2位或3位有效数据，位数越多，系统的精度越高。相关精度选择单元可以根据不同的系统要求选择精度，使得本发明具有广泛的适用性。相关精度选择单元功能的实现是通过对FPGA编程来实现的，一旦选定了一定的精度，在一个任务周期内相关精度就不能改变。若要改变相关精度，则应在一个任务周期结束以后，对FPGA重新进行配置，以调整精度。3位数字相关是本发明对现有技术的一个改进，现有的HUT方案和NASA方案只能够实现1位、1.6位或2位量化的数字相关，本发明的3位数字相关能够提供比1位和2位数字相关更高的辐射测量精度。

延时移相单元是采用数字移相技术的正交解调模块的核心部分，延时移相是数字移相技术中的一种方法，它的原理是合理选择延时电路的时钟频率，使得一个时钟周期正好可以将输入信号的中心频率产生1/4周期的延时，因此当需要移相的数字信号延时一个时钟周期后，信号相位也就正好改变1/4周期。采用延时移相方法实现数字移相的优点是移相电路的结构非常简单，只需要一级寄存器就可以实现，从而简化了系统的复杂度。通过上述的延时移相方法实现了正交解调，解调产生了同相(I)和正交(Q)信号分量，将I/Q信号合成一路总线，通过总线输出单元输出，再进行后续的相关处理。合成总线的目的是避免后面相关部分的连线过于复杂。

相关处理模块的功能是将前述经过正交解调后的I/Q数字信号实现相关处理。相关处理包括自相关和互相关，这里的自相关是指8个通道的自相关，互相关是指任意两个通道之间的互相关。在本发明中，数字相关可以有不同的实现方案，如最小冗余方案和全冗余方案。将8个通道中的任意两个进行组合，共有 $C_8^2=28$ 种组合方式，这种方法就叫做全冗余。8个天线一维排列，形成不间断的基线只能到23，也就是在28种组合中选择特定的23种组合，这种方法就是最小冗余。采用最小冗余方案可以实现功能，但精度不高，采用全冗余方案，精度高，但相应的开销也比较大。根据实际需要，通过对FPGA编程可以实现最小冗余或全冗余。

下面结合图2对其做进一步的详细说明，如图2所示为8通道全冗余相关电路图。在该实施例中，要对8路输入信号进行1路自相关处理，同时对8路输入信号中的任意两路进行互相关处理，因此在整个电路中有1个自相关器和28个互相关器，在图中自相关器是标号为base line_dc的相关器，互相关器是标号从base line_dc1至base line_dc28的相关器。在本实施例中只进行了1路自相关，而不是8路自相关，进行8路自相关的目的是检测8个通道的幅度平衡，同时也可以通过8路平均，提高自相关的精度。由于在本实施例的具体要求中只需要1路自相关，未要求8路自相关，因此在图2中只对8路信号进行了1路自相关处理，但实际上8个通道的自相关应该与1路自相关处理基本相同，用同样的方法可以实现8路自相关。在图中还有标号为integrate time的积分时间控制电路，它是用计数器实现的，其作用是控制积分时间，它是决定辐射测量精度的决定因素之一，它的一路输出进入标号为pulse_shaping_1period的做脉冲整形电路。脉冲整形电路的作用是将输入的任意宽度的正脉冲整形为一个时钟周期的正脉冲，无论相关积分时间如何改变，该电路可以在积分时间控制电路产生上升沿时，生成一个时钟周期的正脉冲，该脉冲将前一个积分时间内相关所得的结果锁存；积分时间控制电路触发基线选择器，以便在后续步骤中可以将积分结果顺序输出；同时，脉冲整形电路与各个相关器的rsl输入端相连，脉冲整形电路产生的脉冲将所有的相关器重新复位，以进行下一个周期的相关和积分。图中还有一29路的多路选择器，多路选择器的接入端标号是从d0至d28。信号经过译码器后连入相关器，其中第一路信号要做自相关处理，故第一路信号通过译码器后分成两路连入自相关器base line_dc，一路连入相关器的In1接口，另一路连入相关器的In2接口，这两路相同的信号在自相关器中做自相关处理，自相关处理结束以后，自相关器base line_dc的输出端与多路选择器的d0输入端相连。第一路信号除了做自相关处理外还要做互相关处理，该路信号要与其他7路信号做互相关，第一路信号分别接入互相关器base line_dc1至互相关器base line_dc7的In1接口，这些互相关器的In2接口分别与第二，第三，第四，第五，第六，第七，第八路信号相连接，从而在这些互相关器中实现第一路信号与其他七路信号间的互相关操作，这些互相关器的输出端分别与多路选择器的d1至d7输入端连接。对第二路信号，无需做自相关处理，只有互相关处理。因为第二路信号与第一路信号间的互相关处理已经实现，故第二路信号只需与第三，第四，第五，第六，第七，第八路信号做互相关处理，这些互相关处理分别在互相关器base line_dc8至baseline_dc13中实现，第二路信号分别接入上述相关器的In1接口，这些互相关器的In2接口分别与第三，第四，第五，第六，第七，第八路信号相连接，这些不同的信号在互相关器中做互相关操作，所得结果分别输出到多路选择器的d8至d13输入端。对于第三，第四，第五，第六，第七，第八路信号的处理与第二路信号相类似，都只有互相关处理。第三路信号连入互相关器base line_dc14至base line_dc18的In1接口，这些互相关器的In2接口分别与第四，第五，第六，第七，第八路信号相连接，不同的信号在互相关器中做互相关操作，所得结果分别输出到多路选择器的d14至d18输入端。第四路信号连入互相关器base line_dc19至base line_dc22的In1接口，这些互相关器的In2接口分别与第五，第六，第七，第八路信号相连接，不同的信号在互相关器中做互相关操作，所得结果分别输出到多路选择器的d19至d22输入端。第五路信号连入互相关器base line_dc23至base line_dc25的In1接口，这些互相关器的In2接口分别与第六，第七，第八路信号相连接，不同的信号在互相关器中做互相关操作，所得结果分别输出到多路选择器的d23至d25输入端。第六路信号连入互相关器base line_dc26至base line_dc27的In1接口，这些互相关器的In2接口分别与第七，第八路信号相连接，不同的信号在互相关器中做互相关操作，所得结果分别输出到多路选择器的d26至d27输入端。第七路信号连入互相关器baseline_dc28的In1接口，该互相关器的In2接口与第八路信号相连接，不同的信号在互相关器中做互相关操作，所得结果输出到多路选择器的d28输入端。多路选择器的29个输入端分别是1路自相关产生的信号和28路互相关产生的信号。此外多路选择器还有一个选择信号输入端sel，它与基线选择器相连接，其作用是对多路选择器的输出进行选择。相关处理所得的结果最后通过总线输出。基线选择器还有一w_en输出端，w_en是格式转化输出的使能信号，在相关结束后，该信号触发后面的格式转换电路，使相关结果顺序输出。

经过正交解调和相关处理以后，数字相关电路中的工作大致已经完成，下面进入数据格式转换和外部接口电路。

数据格式转换和外部接口电路是用同一片FPGA来实现的，本实施例选用的FPGA为XILINX的Virtex2v1000。数据格式转换和外部接口电路按照功能可以划分为两个模块，分别为数据格式转换模块和外部接口模块。

在上一步相关所得的结果的精度通常比较高，甚至可以达到30～40位，而实际需要的精度通常不会超过16位，因此在数据输出之前先要进行格式转换。在前述的数字相关电路中有一数据格式转换单元，该单元与此处的数据格式转换模块相比，虽然名称类似且都实现数据格式转换的功能，但它们的应用环境或者说作用是不一样的。前述的数据格式转换单元的作用是将输入数据的格式转换为适合相关处理的数据格式，而数据格式转换模块是要将相关结果转换为能够通过接口传输的格式。

数据格式转换的原理是将相关结果的I/Q信号保留高16位，对低位数据直接截断，然后按照8位数据接口的要求顺序输出I/Q信号的高位和低位。

如图4所示，为数据格式转换模块的电路图。在该电路中有寄存器、多路选择器和2位计数器。在该模块中有5个寄存器，第一寄存器的作用是存放I信号的高位，第二寄存器的作用是存放I信号的低位，第三寄存器的作用是存放Q信号的高位，第四寄存器的作用是存放Q信号的低位，第五寄存器一端与2位计数器相连，另一端与多路选择器相连，具作用是对2位计数器产生的选通信号产生一个延时，从而保证在多路选择器输入数据有效时，才输出数据。本发明的实施例中需要输出的I/Q信号各16位，共32位，通过8位接口传输时，需要4个时钟周期才可以传输完毕，2位计数器的功能是分别选择32位数据中的8位数据，使数据按特定顺序传输出去。寄存器的输出端与多路选择器相连接，I信号的高位所在的存储器与多路选择器的d0输入端相连，I信号的低位所在的存储器与多路选择器的d1输入端相连，Q信号的高位所在的存储器与多路选择器的d2输入端相连，Q信号的低位所在的存储器与多路选择器的d3输入端相连，在2位计数器的作用下，多路选择器将I/Q信号的高16位保留，低位截断。

I/Q信号在数据格式转换以后进入外部接口模块，该外部接口模块为8位数据接口，它的功能是按要求顺序输出I/Q信号的高位和低位。

参考图5，另一实施例制作的3位量化合成孔径辐射计数字相关器，在上述的数字相关器的基础上增加DA数据格式转换电路；在保证数据通过数据接口传输的同时，还可以增加DA数据格式转换功能。

所述的DA数据格式转换电路可以用型号为AD9760的数模转换器来实现，该数模转换器有两个输入端，其标号分别为data_dc和slice_select，其中的data_dc输入端与前述的数字相关电路的out1输出端相连，slice_select输入端则与数字相关电路的slice_select1相连；该数模转换器有两个输出端，分别为da1和da2，分别输出可见度函数的实部与虚部。

所述的DA数据格式转换电路的具体功能是将数字相关电路中所得到的相关结果转换为模拟量，并将转换以后的不同基线的相关结果顺序输出，从而能够在示波器上实时观测到所有基线的相关结果，便于系统调试阶段的幅度及相位平衡的调整，以及系统试验和应用时验证系统是否工作于正常状态。利用已有的AD9760就能完成上述的功能。

Claims (8)

1.一种可重新配置的数字相关器，包括：高速的ADC、数字相关电路、数据格式转换和外部接口电路；其特征在于，还包括DA数据格式转换电路；所述的数字相关电路利用FPGA编程实现其功能，通过对FPGA重新配置，实现从1位到3位的数字相关；所述的高速ADC从外部的接收机接收已经过放大和变频处理的天线单元的模拟信号，并将这些模拟信号转变为数字信号，转换后的数字信号进入数字相关电路；在数字相关电路中，对数字信号按顺序进行正交解调和相关处理，将相关处理所得到的结果送入数据格式转换和外部接口电路，在数据格式转换和外部接口电路中对数字信号进行数据格式转换，使之成为能够通过接口传输的格式，并按要求顺序输出数字信号的高位和低位；所述的DA数据格式转换电路将所述的数字相关电路中所得到的相关结果转换为模拟量，并将转换以后的不同基线的相关结果顺序输出，在示波器上实时观测所有基线的相关结果。

2.根据权利要求1所述的一种可重新配置的数字相关器，其特征在于，所述的高速ADC是指采样速率在100MSPS以上的ADC。

3.根据权利要求1所述的一种可重新配置的数字相关器，其特征在于，所述的高速ADC的功能是对输入的接收机信号进行采集，并将这些信号实现模数转换。

4.根据权利要求1所述的一种可重新配置的数字相关器，其特征在于，所述的数字相关电路由正交解调模块和相关处理模块组成，正交解调模块的功能是对数字中频信号进行正交解调，生成I/Q数字信号，相关处理模块的功能是将正交解调后的I/Q数字信号实现相关处理。

5.根据权利要求4所述的一种可重新配置的数字相关器，其特征在于，所述的正交解调模块采用数字移相技术实现正交解调，正交解调模块按功能进一步划分为数据格式转换单元、相关精度选择单元、延时移相单元和总线输出单元；数据格式转换单元的作用是将输入数据转换为适合相关处理的数据格式，相关精度选择单元的作用是根据系统精度的要求，选择有效数据的位数，延时移相单元是采用数字移相技术中的延时移相方法实现正交解调。

6.根据权利要求4所述的一种可重新配置的数字相关器，其特征在于，所述的相关处理模块中的相关处理包括自相关处理和互相关处理，自相关处理是在各自通道内进行，互相关处理指任意两个通道之间的互相关处理。

7.根据权利要求4所述的一种可重新配置的数字相关器，其特征在于，所述的相关处理模块中的数字相关方式包括全冗余和最小冗余在内的不同的实现方式，这些不同的实现方式通过对FPGA的不同配置来实现。

8.根据权利要求1所述的一种可重新配置的数字相关器，其特征在于，所述的数据格式转换和外部接口电路由数据格式转换模块和外部接口模块组成，数据格式转换和外部接口电路采用FPGA；数据格式转换模块的功能是要将相关结果转换为能够通过接口传输的格式，外部接口模块的功能是按要求顺序输出I/Q信号的高位和低位。

Images