CN100397615C - 存储单元及其制造方法、半导体元件与存储单元阵列 - Google Patents

Abstract

一种VI族元素化合物存储单元的制造方法，其中在此存储单元中的VI族元素化合物存储体组件的截面区域是由下电极的厚度及字线的宽度所控制。因此，藉由此方法可形成超小的VI族元素化合物存储单元。

Description

存储单元及其制造方法、半导体元件与存储单元阵列

技术领域

本发明是有关于一种半导体的制造方法，且特别是有关于一种VI族元素化合物存储单元的制造方法。

背景技术

可电写入及可电抹除的相变(phase change)材料在常用于存储体元件中。而VI族元素化合物材料可在两种结构状态之间进行电性转换，此两种结构状态为一般结晶状及一般非结晶状的局部秩序。其中，一般结晶状态是一位相(phase)，在此一位相中材料的原子及/或电子形成重复的栅状结构。反之，一般非结晶状态的原子及/或电子是随机分布。而此一结构状态可在一局部秩序的可察觉的结构状态范围中进行转换，此范围是在极端完整的结晶状态及极端完整的非结晶状态之间。

现今用于相变存储体应用中，较佳使用的VI族元素化合物材料典型地包含碲(tellurium)、硒(selenium)、锗(germanium)、锑(stibium)、铋(bismuth)、铅(plumbum)、锡(Stannum)、砷(arsenic)、硫(sulfur)、硅(silicon)及/或氧(oxygen)等混合物。因为结构状态的范围，刚沉淀(as-deposited)的一给定化学计量VI族元素化合物材料可具有多变的整体导电性。一般来说，当其状态具有越高结晶状的局部秩序时，则此材料有越高的导电性。此外，此一材料的导电性通过一给定电压及持续期间的电脉冲可被选择性地及重复性地建立，称其为设定(setting)电压或是重置(resetting)电压。此导电性会保持稳定，直到施加另一具可比较规模的设定电压或重设电压才会有所变化。更进一步的说，此材料的导电性似乎在使用设定电压或重设电压的情况下进行反转的变化，且并不依靠材料之前所存在的状态，换言之，就是缺乏磁滞现象。

在一非易失性过度写入存储单元中，上述的材料可被用来储存及撷取资讯。当使用不同设定电压或是重置电压以改变材料的导电性时，相对应的导电性可由许多不同的方法区分出来，包括应用一相对较小的电压穿过此存储单元中的材料的方法，但并不限于只有此一方法。举例来说，如果使用两种不同的设定电压或是重置电压，一存储单元可以储存或是撷取二进位编码数据中的一位元。因为VI族元素化合物材料能够维持其各自的导电性，所以存储单元是非易失性的，且在此存储单元中，数据不需进行刷新(refresh)以维持数据储存。而存储单元可被直接过度写入的意思是，在储存新数据再存储单元中时，并不需要进行数据抹除。

我们知道VI族元素化合物相变存储体并不容易整合到互补式金氧半导体电路中，因为VI族元素化合物材料需要一相对较高的电流密度来改变其状态。而减少VI族元素化合物部分的截面区域，可减少直接部分的电流需求。然而，此一结构的发展及减少截面区域，与超小接触窗的制造方式及将VI族元素化合物沉积到接触窗中的方法有关。其中一种制造超小接触窗的方法与使用一介电薄膜相关，例如是一间隙壁，以更进一步减少为影制程上的限制，可参考美国专利第6,111,264号。此一技术可减少截面区域，但是收缩比(shrinking ratio)却受到间隙壁厚度的限制。举例来说，如果孔洞(pore)的直径为1600埃且间隙壁的厚度为400埃，则收缩区域比只有4∶1。而最小的孔洞直径是由光刻制程及间隙壁的厚度决定。所以，收缩比可被限制。因此，在此情况下，很难缩小VI族元素化合物的部分。如果VI族元素化合物的部分不能缩小，则需要更大的电流使得材料中的状态改变。而因为需要较大的电流，相对的需要较大的功率来操作此一类型的存储单元阵列。

当孔洞的规格缩小时，会出现其他的问题。例如，孔对孔(pore-to-pore)直径的一致性会变差。此外，小的孔洞会受到VI族元素化合物的沉积制程的限制，因为要将VI族元素化合物材料沉积到微小的开口中是非常困难的。例如，使用前述章节中的制程方法所形成的孔洞，间隙壁凸出的部分会部分或是完全阻挡住孔洞，需更进一步在沉积制程中在可靠度方面进行妥协。另外，如果孔洞的底部受到较差的覆盖，在其下方的电极将不会预期性的改变其VI族元素化合物部分的位相。当施加一给定电流时，如果位相不能重复，则存储单元将不能可靠地进行数据储存。

因此，在习知技术的VI族元素化合物存储单元需要一种在相对较小的电流下，可靠地进行数据储存的能力。更需要一种电极的制造方法，以在一相对较小的结面区域中，制造出VI族元素化合物材质的接触窗。

发明内容

有鉴于此，本发明提出一种VI族元素化合物存储单元的形成方法，其中VI族元素化合物存储单元的接触窗是建立在一个非常小的截面区域中。而本发明提出的方法藉由控制下电极的厚度及字线的宽度，以控制截面区域的规格。在本发明一较佳实施例的方法中，首先在衬底上形成下电极。形成上述下电极的方法包括：在衬底上方沉积一导电材料膜层，其中导电材料膜层具有较低的水平部分、垂直部分及较高的水平部分，每一部分具有一厚度，然后移除较高的水平部分以形成一接触窗，其中接触窗的宽度即为上述垂直部分的厚度。接着，在下电极上沉积VI族元素化合物存储体组件。然后，在VI族元素化合物存储体组件上形成字线，使字线的宽度方向与接触窗的宽度方向垂直。

本发明更揭露一种存储单元，是利用本发明所提出的方法形成之。在本发明一较佳实施例中，包括一位线、一隔离元件及一下电极。其中，位线配置在一衬底中。隔离元件配置在位线上。下电极配置在隔离元件的两侧面上且具有一厚度。在此实施例中，更包括一VI族元素化合物存储体组件及一字线。其中VI族元素化合物存储体组件配置在下电极上，且字线具有一宽度，其中字线的宽度方向与下电极的厚度方向垂直。而字线配置在VI族元素化合物存储体组件上，且VI族元素化合物存储体组件的一截面区域是由下电极的厚度及字线的宽度决定。

本发明另一较佳实施例中提出一种存储体阵列，包括多数条位线、多数条字线及多数个存储单元。其中，位线配置在一参考方向上，且字线配置在与此参考方向不同的一方向上，且具各字线具有一宽度。而存储单元是位在字线与位线的个交界处。而且，各存储单元包括一隔离元件、一下电极及一VI族元素化合物存储体组件。其中，隔离元件接触于各位线，下电极配置在隔离元件的两侧面上以及配置在各字线与各位线之间所对应的交界处，且具有一厚度。其中，下电极的厚度方向与各字线的宽度方向垂直。且VI族元素化合物存储体组件配置在一存储单元的下电极与字线之间，而VI族元素化合物存储体组件的一截面区域是由下电极的厚度及字线的宽度所决定。

附图说明

图1是绘示本发明一较佳实施例中VI族元素化合物存储单元阵列的一部分的示意图。

图2～图6是绘示本发明一较佳实施例中VI族元素化合物存储单元前期的步骤的制造流程剖面图。

图7～图12是绘示本发明一较佳实施例中形成下电极的制造流程剖面图。

图13是绘示在图12的结构上沉积一VI族元素化合物材料层及一字线材料层后的剖面图。

图14～图16是绘示形成字线的制造流程剖面图。

图17是绘示指出设定及重置VI族元素化合物存储体的位置的剖面图。

图18是绘示设定及重置VI族元素化合物存储单元的温度波形的示意图。

50：阵列                                55：VI族元素化合物存储单元

60、171、172：VI族元素化合物存储体组件  65：下电极

70：隔离元件                            80、81、107：位线

90、91：字线                 100：P型衬底

105：N+型膜层                106、107、108、109：位线

110：N-型膜层                115：P+型膜层

120：金属硅化物层            125：缓冲层

130：氮化硅层                140：沟渠

145：高密度等离子体氧化物    150：导体材料

151：较低的水平部分          152：垂直部分

153：较高的水平部分          154：表面

155：氧化层                  156：氧化物间隙壁

160：沟渠                    165：高密度等离子体氧化物

170：VI族元素化合物材料层

171、172、VI族元素化合物存储体组件

175：字线材料层              176：字线

200：非结晶重置波形          210：结晶设定波形

220、230、240：线条          Ta、Tx、Tm：温度

t：厚度                      t₁、t₂：时间

w：宽度

具体实施方式

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。无论在何处，相同或是相似的部分都可能以有相同或是相似的数字出现在图式中及内文中。需要注意的是，本文中的图式是简化图，而非以精确规格绘制。再本文所揭露的实施例中，为了方便说明及清楚说明的目的，会使用一些方向性用语，如顶部、底部、左、右、上、下、上方、上面、下面、接近、后面及前面，以说明相关的图式，但是这些方向性用语并不用以限制本发明的范围。

虽然在此所揭露的为本发明的实施例，必须了解这些实施例是实施本发明范例中的一些方法，并不用以限制本发明。下列详细说明虽然只讨论一些示范性的实施例，但真正的意图在于，包含由申请专利范围所定义、在不脱离本发明的精神和范围内的所有修饰后、替代的及等同的实施例。而在此所描述关于VI族元素化合物存储体结构的制造步骤，并非包括所有的制造流程。本发明可和此技术领域中常用的各种集成电路的技术进行整合，然而其中只有一些制程步骤是必须提出来，以更容易了解本发明。

首先，请参考图1，图1是绘示本发明一较佳实施例中一部分VI族元素化合物存储单元阵列50的示意图。在其中所描述的VI族元素化合物存储单元55包括一VI族元素化合物存储体组件60，电性接触于字线90。在此一实施例中，隔离元件70通过下电极65将VI族元素化合物存储体组件60连接到位线80。请继续参考图1，图1中绘示了四个VI族元素化合物存储单元以简化说明，一个典型的阵列包括数以千计个存储单元。在图1中绘示了两条位线80、81及两条字线90、91。同样地，典型的VI族元素化合物存储体阵列包括大量的字线及位线，连接以控制电路系统中施加设定电压及重置电压到VI族元素化合物存储单元的能力。例如要操作VI族元素化合物存储单元55，会施加一设定电压或是重置电压在字线90及位线80之间，VI族元素化合物存储单元55是位于字线90及位线80的交界处。

接着，图2是绘示VI族元素化合物存储单元制造流程中的膜层结构的剖面图。虽然在此一段落中所描述的是一单一VI族元素化合物存储单元，但是在随后所描述的图中是在单一衬底上形成多数个VI族元素化合物存储单元。在此处所揭露的方法，可用以形成相对大量的VI族元素化合物存储单元。在另一较佳实施例中，VI族元素化合物存储单元的制造方法，包括以熟习技术领域所周知的方法在P型衬底100上形成多数个掺杂层。其中，形成P型衬底100的材质例如是掺杂多晶硅，举例来说，例如是以硼原子进行掺杂，掺杂的浓度例如是10¹¹～10¹³个原子/立方公分。接着，在P型衬底100上形成N+型膜层105，其材质例如是掺杂多晶硅，举例来说，例如是以磷或砷原子进行掺杂，掺杂的浓度例如是10¹⁴～10¹⁶个原子/立方公分。然后，在此实施例中，在N+型膜层105上形成N-型膜层110，其材质例如是掺杂多晶硅，举例来说，掺质的浓度例如是10¹²～10¹⁴个原子/立方公分。之后，在N-型膜层110上形成P+型膜层115，其材质例如是掺杂多晶硅，举例来说，掺质的浓度例如是10¹⁴～10¹⁶个原子/立方公分。在VI族元素化合物存储单元的一具代表性的实施例中，N+型膜层105用以形成位线，而P+/N-型膜层115/110是用以形成一PN二极管，其作用为作为图1中的隔离元件70。这些细节的部分将详述在下文中。

然后，在P+型膜层115上形成一金属硅化物层120，其材质例如是钨(tungsten)金属硅化物或钴(cobalt)金属硅化物。接着，在金属硅化物层120上形成一缓冲层125，其材质例如是绝缘材料，如二氧化硅。之后，在缓冲层125上形成一氮化硅层130。

之后，图3是绘示在图2的膜层结构中形成沟渠140的剖面图。图3中沟渠140的形成方法，例如是在膜层结构的上表面涂布一光阻层(未绘示)，并利用光刻制程对此光阻层进行图案化。而形成膜层结构的材料会以此光阻图案进行一蚀刻制程。在此一蚀刻操作中，例如是进行一连串的蚀刻制程。例如，进行一第一蚀刻制程移除部份氮化硅层130，其是一选择性蚀刻制程(例如是干式等离子体蚀刻制程)，此蚀刻剂相较于氧化物，对氮化物有较高的蚀刻选择性。接着，进行一第二蚀刻制程移除部份缓冲层125，其是一选择性蚀刻制程(例如是干式等离子体蚀刻制程)，此蚀刻剂相较于金属硅化物，对氧化物有较高的蚀刻选择性。之后，进行一第三蚀刻制程移除部份金属硅化物层120，其是一选择性蚀刻制程，其蚀刻剂相较于硅，对金属硅化物有较高的蚀刻选择性。继之，进行一第四蚀刻制程(例如是干式等离子体蚀刻制程)移除部份P+型膜层115、N-型膜层110、N+型膜层105及一部分的P型衬底100。

接下来，图4是绘示在图3的结构上沉积高密度等离子体(high densityplasma，HDP)氧化物145的剖面图。其中，此高密度等离子体氧化物145填满沟渠140(绘示在图3中)并覆盖氮化硅层130。再者，图5是绘示对高密度等离子体氧化物145进行一化学机械研磨制程(chemical mechanicalpolishing，CMP)后的剖面图。而此化学机械研磨制程是以氮化硅层130作为研磨终止层。

继之，图6是绘示图5中的结构选择性移除氮化硅层130及缓冲层125后的剖面图。在此一移除步骤中，例如包括至少一个或是连续的多个蚀刻制程。例如，进行一第一蚀刻制程移除氮化硅层130，其中蚀刻剂相较于氧化物，对氮化物具有较高的蚀刻选择性。然后，进行一第二蚀刻制程移除缓冲层125，其中蚀刻剂相较于金属硅化物，对氧化物具有较高的蚀刻选择性。另一方法是，氮化硅层130例如是利用热磷酸进行移除。上述移除步骤的效果为，使高密度等离子体氧化物145延伸在金属硅化物层120之上。

接着，图7是绘示图6中的结构曝露出来的上表面上沉积一导体材料150的薄膜后的剖面图。其中导体材料150覆盖金属硅化物层120上，因此导体材料150形成一较低的水平部分151。而导体材料150亦沉积在高密度等离子体氧化物145的侧壁上，因此导体材料150形成一垂直部分152。而且，其中导体材料150的一较高的水平部分153覆盖在高密度等离子体氧化物145上方。此外，导体材料150的垂直部分152及较低的水平部分151在此方法的后续制程中形成下电极65，是用于图1中所绘示的VI族元素化合物存储单元55。根据另一较佳的实施例，导体材料150的材质例如是钨(W)、钽(Ta)、氮化钛(TiN)、钨化钛(TiW)、氮化钽(TaN)或氮铝化钛(TiAlN)，且其形成的方法例如是化学气相沉积法(chemical vapor deposition，CVD)或物理气相沉积法(chemical vapor deposition，PVD)。在另一较佳实施例中，导体材料150沉积的厚度范围是在50埃～500埃之间，在另一较佳实施例中，导体材料沉积的厚度约在100埃。

然后，图8是绘示在图7中膜层结构的导体材料150上沉积一氧化层155后的剖面图。在本发明另一较佳实施例中，氧化层155的材质例如是二氧化硅，其形成方法例如是化学气相沉积法。在另一较佳实施例中，氧化层155例如是大体上均匀地形成在此结构曝露出的表面上。接着，形成氧化物间隙壁156(绘示在图9中)，形成的方法例如是对图8中的结构进行一非等向性蚀刻。如图9所绘示，而此非等向性蚀刻在表面垂直的方向上移除部份氧化层155(绘示在图8中)，而留下部分残存的氧化物间隙壁156，其覆盖在导体材料150的垂直部分152及部分较低的水平部分151。在本实施例中，所有水平沉积的氧化层155区域都是应用此种蚀刻方法，例如是一反应离子束向下直接打在衬底上。而此蚀刻方法压力及功率例如是可以改变的，以垂直加速非等向性蚀刻制程中的离子，而使其蚀刻方向不具有一角度。再者，请参考图9，在此实施例中氧化物间隙壁156具有一圆形或是曲形的外型，以在高密度等离子体氧化物145之间定义出窄的开口。

之后，请参考图10，接着在图9的结构中形成沟渠160，其形成方法例如是以氧化物间隙壁156为硬掩膜及一图案化光阻为掩膜进行一蚀刻制程。其中，此一蚀刻操作步骤例如包括进行一连串的蚀刻制程。举例来说，进行一第一蚀刻制程移除导体材料150中较低的水平部分151，其中蚀刻剂相较于金属硅化物及氧化物，对导体材料150具有较高的蚀刻选择性。然后，进行一第二蚀刻制程移除金属硅化物层120，其中蚀刻剂相较于硅及氧化物，对金属硅化物具有较高的蚀刻选择性。接下来，继续使用图案化光阻及氧化物间隙壁156为掩膜，进行一第三蚀刻制程移除部份P+型膜层115、N-型膜层110、N+型膜层105及一部分的P型衬底100。

由上述，形成沟渠160可建立由N+型膜层形成的自对准的位线106～109。而在另一较佳实施例中，位线106～109延伸的方向是与此图式的平面成直角，例如是进入此图式的平面的方向。

之后，请参考图11，藉由在氧化物间隙壁156及较高的水平部分153上形成高密度等离子体氧化物165，并填满沟渠160(绘示在图10中)，以对图10中的结构进行修饰。图12是绘示图11中的结构进行一化学机械研磨制程后的剖面图。其中，在进行此一化学机械研磨制程后，是移除部份高密度等离子体氧化物165、部分氧化物间隙壁156及导体材料150中较高的水平部分153。而在移除导体材料150中较高的水平部分153之后，暴露出导体材料150中垂直部分的表面154。其中，暴露的表面154具有一厚度t，其是由导体材料154的厚度来决定。需要注意的是，厚度t并非取决于光刻制程中的参数。如上述图7中所述，厚度t的范围例如是在50埃到500埃之间。

继之，图13是绘示在图12中的元件结构上沉积VI族元素化合物材料层170及字线材料层175后的剖面图。在另一较佳实施例中，VI族元素化合物材料层170的材质例如是由锗(Ge)、锑(Sb)及碲(Te)(如Ge₂Sb₂Te₅)，其形成方法例如是进行一物理气相沉积制程，形成的厚度例如在100埃到1000埃之间。在另一较佳实施例中，VI族元素化合物材料层170的厚度约为500埃。在此一实施例中，字线材料层175形成在VI族元素化合物材料层170之上。而此字线材料层175的材质例如是钨(W)、铝(Al)、铜(Cu)、铜铝合金或是其它合适的材料，其形成的方法例如是进行一化学气相沉积制程。而且，此字线材料层175会被图案化为字线176(请参考图14)，其延伸的方向为与图13的平面平行。

接下来，图14是绘示对图13的结构中的字线材料层175进行一蚀刻及图案化制程而成字线176的剖面图。其中，图14是图13中沿着剖面线14-14’的剖面图。其中，字线176具有一宽度w，其是由图案化字线材料层175的图案化制程中的光刻制程所决定。在此蚀刻及图案化步骤中，包括进行一连串的蚀刻制程，与前述的方法相似，在此不再赘述。此一蚀刻步骤，形成堆叠的膜层结构，即与图1的VI族元素化合物存储单元55中相关的组件。

再者，图15是绘示在图14中的结构上沉积高密度等离子体氧化物180后的剖面图。其中，高密度等离子体氧化物180在字线176之间进行隔离。接着，请参考图16，移除字线176上表面多余的高密度等离子体氧化物180，移除的方法例如是进行一化学机械研磨制程。

之后，图17是绘示图13中的结构如何藉由制程形成各自独立的VI族元素化合物存储单元。表1中是图1中的组件与图17的部分结构的对照表。

更明确地说，请参照图17，位线80(请参考图1)相当于字线107。在一较佳实施例中，隔离元件70(请参考图1)是由/N-型膜层110及P+型膜层115所形成。而金属硅化物层120是在隔离元件70(请参考图1)中的P+型膜层115及下电极65之间，提供电性连接。加上，下电极65(请参考图1)是由具有较低的水平部分151、垂直部分152及表面154的导体材料150所形成。此外，VI族元素化合物存储单元60(请参考图1)相当于位在导体材料150的表面154与字线176之间的VI族元素化合物存储体组件171、172的区域。另外，字线176相当于字线90(请参考图1)。然而，VI族元素化合物存储体组件171、172的区域规格相当于图13中VI族元素化合物存储体组件的截面区域，其规格是由导体材料150的垂直部分的厚度t(请参考图13)及字线176的宽度w(请参考图16)所决定。在另一较佳实施例中，此截面区域绘小于4F²，其中F为目前技术所能提供元件规格的最小值。

另一方面，VI族元素化合物存储体组件相当于VI族元素化合物存储体组件171、172，可在字线与位线之间施加一合适电压进行操作。也就是说，相当于VI族元素化合物存储体组件171的VI族元素化合物存储体组件可在位线106与字线176之间施加一合适电压进行操作。同样地，相当于VI族元素化合物存储体组件172的VI族元素化合物存储体组件可在位线108与字线176之间施加一合适电压进行操作。

接下来，图18是绘示设定及重置一VI族元素化合物存储单元的温度波形的曲线图。其中，垂直轴是用以描述温度，而水平轴是用以描述时间。关于非结晶重置波形200，在VI族元素化合物存储单元中，施加一非结晶状态电流脉冲以改变VI族元素化合物存储体组件的温度，将会使得VI族元素化合物存储单元被重置，意即VI族元素化合物存储单元会处于非结晶状态。而非结晶重置波形200使得VI族元素化合物存储体组件的温度从周遭温度Ta所表示的线条220上升到最高温度Tm所表示的线条240，以及在时间t₁中将温度维持在中间的温度Tx所表示的线条230之上。在图17中，藉由在位线108及字线176之间施加一重置脉冲，以使相当于VI族元素化合物存储体组件172的VI族元素化合物存储体组件处于非结晶的状态。

关于结晶设定波形210，施加一结晶状态电流脉冲以改变VI族元素化合物存储体组件的温度，将会使得VI族元素化合物存储单元被设定，意即VI族元素化合物存储单元会处于结晶状态。而结晶设定波形使得VI族元素化合物存储体组件的温度从周遭温度Ta所表示的线条220在时间t₂中，上升到中间的温度Tx所表示的线条230但低于最高温度Tm所表示的线条240。在图17中，藉由在位线106及字线176之间施加一设定脉冲，以使相当于VI族元素化合物存储体组件171的VI族元素化合物存储体组件处于结晶的状态。

在另一较佳实施例中，温度Ta所表示的线条220、温度Tx所表示的线条230及温度Tm所表示的线条240分别表示的温度例如是室温、150℃及630℃。此外，时间t₁的范围例如是在0.1ns～60ns之间，而时间t₂的范围例如是在60ns～100ns之间。

由上述实施例，熟习此技术领域者可清楚的了解在一集成电路中，如何藉由本发明更容易形成VI族元素化合物存储体元件。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。熟习此技术领域者，依据上述实施利可发展出许多变化后及修饰后的实施例，并不排除在本发明的范围之外。此外，上述实施例所揭露的内容，熟习此技术领域者可清楚知道其它合并、删除、替代及修饰的后的实施例。任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (17)

1.一种存储单元的形成方法，其特征在于其包括：

在一衬底上形成一下电极，形成该下电极的方法包括：

在该衬底上方沉积一导电材料膜层，具有一较低的水平部分、一垂直部分及一较高的水平部分，每一部分具有一厚度；以及

移除该较高的水平部分以形成一接触窗，该接触窗的一宽度即为该垂直部分的厚度；

在该下电极上沉积一存储体组件；以及

在该存储体组件上形成一字线，使该字线的宽度方向与该接触窗的宽度方向垂直。

2.根据权利要求1所述的存储单元的形成方法，其特征在于其中沉积该存储体组件包括沉积一VI族元素化合物存储体组件。

3.根据权利要求2所述的存储单元的形成方法，其特征在于其更包括：

在衬底中提供自对准的一位线；以及

在该位线上形成一隔离元件，是延伸在该位线及该下电极之间。

4.根据权利要求3所述的存储单元的形成方法，其特征在于其更包括在该隔离元件及该导电材料膜层之间形成一金属硅化物。

5.根据权利要求4所述的存储单元的形成方法，其中沉积该导电材料膜层包括沉积一多晶硅材料。

6.根据权利要求4所述的存储单元的形成方法，其特征在于其中沉积该导电材料膜层选自钨、钽、氮化钛、钨化钛、氮化钽及氮铝化钛所组成的族群其中之一。

7.根据权利要求3所述的存储单元的形成方法，其特征在于其中形成该字线包括：

在该VI族元素化合物存储体组件上沉积一金属层；以及

图案化该金属层，以形成与该位线垂直的该字线。

8.根据权利要求1所述的存储单元的形成方法，其特征在于其中沉积该存储体组件包括沉积一相变材料。

9.一种存储单元，其特征在于其包括：

一位线，配置在一衬底中；

一隔离元件，配置在该位线上；

一下电极，配置在该隔离元件的两侧面上且具有一厚度；

一存储体组件，配置在该下电极上；以及

一字线，配置在该存储体组件上且具有一宽度，其中该字线的宽度方向与该下电极的厚度方向垂直。

10.根据权利要求9所述的存储单元，其特征在于其中所述的存储体组件包括一VI族元素化合物存储体组件。

11.根据权利要求10所述的存储单元，其特征在于其更包括一金属硅化物层，配置在该隔离元件及该VI族元素化合物存储体组件之间。

12.根据权利要求11所述的存储单元，其特征在于其中所述的隔离元件包括一二极管。

13.一种存储单元阵列，其特征在于其包括：

多数条位线，配置在一参考方向上；

多数条字线，配置在与该参考方向不同的一方向上，且各该字线具有一宽度；以及

多数个存储单元，位于在该些字线与该些位线的多数个交界处，且各该存储单元包括：

一隔离元件，接触于各该位线；

一下电极，配置在该隔离元件的两侧面上以及配置在各该字线与各该位线之间所对应的各该交界处，且具有一厚度，其中该下电极的厚度方向与各该字线的宽度方向垂直；以及

一存储体组件，配置在各该下电极与各该字线之间。

14.根据权利要求13所述的存储单元阵列，其特征在于其中各该存储体组件包括一VI族元素化合物存储体组件。

15.根据权利要求13所述的存储单元阵列，其特征在于其中各该存储单元更包括一金属硅化物层接触于各该隔离元件。

16.根据权利要求15所述的存储单元阵列，其特征在于其中各该下电极包括：

一水平部分，接触在各该金属硅化物层；以及

一垂直部分，接触在各该VI族元素化合物存储体组件。

17.根据权利要求14所述的存储单元阵列，其特征在于其中各该VI族元素化合物存储体组件的膜层包括一VI族元素化合物材料层。

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