CN100389553C - 高效率实现sms4算法的加解密处理设备 - Google Patents

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Abstract

一种高效率实现SMS4算法的加解密处理设备，其数据寄存部件的输出接数据转换部件，常数阵列存储部件接数据寄存部件输入端，触发时钟接数据寄存部件的触发端。数据寄存部件和数据转换部件可采用相应的二个或四个构成。外部寄存数据接入首数据寄存部件，其输出接入首数据转换部件；首数据转换部件输出接入下一数据寄存部件，其输出接下一数据转换部件……如此依次连接各数据寄存部件和数据转换部件。四个数据转换部件重复7次转换处理，二个数据转换部件重复15次转换处理，由此得加解密数据处理结果。本发明解决了背景技术中数据转换处理的循环次数多、加密效率低的技术问题，其可优化芯片信号的完整性，使设备成本低，抗干扰性强。

Description

高效率实现SMS4算法的加解密处理设备
技术领域
本发明主要应用于信息技术领域，具体涉及一种高效率地实现SMS4密码算法中加解密处理的设备。
背景技术
实现SMS4加密算法的关键部件是密钥扩展部件和加解密部件。加解密部件主要由三部分构成，即数据寄存部件、常数阵列存储部件、数据转换部件。密钥扩展部件与加解密部件的内部结构及处理原理、过程基本相同。
数据寄存部件主要采用通用触发器，用于数据的寄存。在一个时钟周期内，该部件所寄存的数据不改变。通用触发器是数据暂存器件，其在时钟上沿或下沿把数据输入端的数据输至触发器输出端，而在其他时刻触发器输出端的数据不发生变化。
常数阵列存储部件是存储常数阵列的部件。现有技术中的常数阵列一般是加解密处理之前已经准备好的、宽度为32比特、深度为32的数据阵列。常数阵列存储部件的数据是按照地址高低顺序排列的，可命名为rk0，rk1，…rk31。
数据转换部件是按照密码算法要求进行数据处理的部件。例如，按照国家的SMS4密码算法要求进行数据处理的部件。数据转换部件完成的操作中只有一次密码算法所规定的合成置换。
参见图1，目前按照SMS4密码算法要求进行加解密数据处理的方法如下：
1)将外部数据输入数据寄存部件1。外部数据输入到数据寄存部件1后，数据寄存部件1的输出端输出数据。例如，128bit的外部数据，分为4个32bit的数据，可分别命名为A0、A1、A2、A3。经数据寄存部件后输出端的数据仍为128bit，分为4个32bit的数据，分别相应地命名为a0、a1、a2、a3。
2)进行数据转换处理。数据寄存部件1的输出端数据输入数据转换部件2，常数阵列存储部件3所存储常数阵列的第一行对应的数据输至数据转换部件2，进行数据转换处理。数据寄存部件1的输出端数据a0、a1、a2、a3经数据转换部件2后转换为128bit的数据C0、C1、C2、C3。
3)进行再次数据转换处理。将前次数据转换处理后的数据再次存至数据寄存部件1，然后将数据寄存部件1输出端的数据再次输入数据转换部件2，进行再次数据转换。
4)重复再次数据转换处理，得到最终的数据处理结果。对128bit的外部数据，再次数据转换处理须循环处理30次。即数据转换处理共要进行32次，才能得到最终的数据处理结果。
上述按照SMS4密码算法要求进行加解密数据处理的方法存在如下缺点：
1.数据转换处理的循环次数多。例如，加密128bit数据，至少需运行32个数据转换处理周期才能得到最终数据处理结果。
2.加密效率低。加密效率即单位时间内加密的数据数量。加密128bit数据需数据转换处理32次，由于目前实际应用中的时钟频率一般都较低，使得单位时间内加密的数据数量少，效率低。如果指定加密效率，则需提高时钟频率，而实际应用中的时钟频率往往无法提高，所以实际加密效率仍较低。
3.采用现有技术的方法，为了得到较高的加密效率就必须提高时钟频率，实现该方法的集成电路会导致：
(1)芯片的信号完整性不好。
(2)芯片设计困难，产品实施困难。
(3)芯片设计成本高。
4.采用现有技术方法设计的集成电路，应用于系统中，时钟频率的提高会导致：
(1)印制电路板成本增加。
(2)印制电路板设计困难，产品实施困难。
(3)系统中的干扰很大，会影响其他设备、器件的正常、高效工作。
发明内容
本发明的目的在于提供一种高效率实现SMS4算法的加解密处理设备，其解决了背景技术中数据转换处理的循环次数多，加密效率低的技术问题。
本发明的技术解决方案是：
一种高效率实现SMS4算法的加解密处理设备，包括输入端接外部寄存数据输入的数据寄存部件1，接于所述数据寄存部件1输出端的数据转换部件2，接于所述数据转换部件2输入端的常数阵列存储部件3，接于所述数据寄存部件1触发端的时钟；所述数据转换部件2的输出端接数据寄存部件1的输入；其特殊之处在于：所述的数据寄存部件1包括A数据寄存部件101、D数据寄存部件401；所述的数据转换部件2包括A数据转换部件102、D数据转换部件402；所述A数据寄存部件101的输入端接外部寄存数据输入；所述A数据寄存部件101的输出端接A数据转换部件102的输入端，所述A数据转换部件102的输出端接D数据寄存部件401的输入端，所述D数据寄存部件401的输出端接D数据转换部件402的输入端，所述D数据转换部件402的输出端接A数据寄存部件101的输出端；所述常数阵列存储部件3的输出端分别接A数据转换部件102、D数据转换部件402的输入，所述A数据寄存部件101、D数据寄存部件401的触发端分别与A时钟、D时钟相接。
上述常数阵列存储部件3是存储加解密处理所用常数阵列数据的数据存储器件。
上述常数阵列存储部件3所存储的常数阵列数据是满足下列条件的数据阵列：
1)密钥扩展处理所得到的结果数据；
2)按照地址高低顺序排列；
3)按照数据转换部件2的个数安排数据阵列对应的宽度和深度；
4)宽度与深度的乘积为1024。
上述A数据转换部件102、D数据转换部件402均可采用按照密码算法要求进行数据处理、操作中只有一次密码算法所规定的合成置换的数据处理器件。
上述A数据寄存部件101、D数据寄存部件401均可采用在时钟上沿或下沿时刻将输入端数据传至输出端、而其他时刻输出端数据不发生变化的数据暂存器件。
一种高效率实现SMS4算法的加解密处理设备，包括输入端接外部寄存数据输入的数据寄存部件1，接于所述数据寄存部件1输出端的数据转换部件2，接于所述数据转换部件2输入端的常数阵列存储部件3，接于所述数据寄存部件1触发端的时钟；所述数据转换部件2的输出端接数据寄存部件1的输入；其特殊之处在于：所述的数据寄存部件1包括A数据寄存部件101、B数据寄存部件201、C数据寄存部件301、D数据寄存部件401；所述的数据转换部件2包括A数据转换部件102、B数据转换部件202、C数据转换部件302、D数据转换部件402；所述A数据寄存部件101的输入端接外部寄存数据输入，所述A数据寄存部件101的输出端接A数据转换部件102的输入端；所述A数据转换部件102的输出端接B数据寄存部件201的输入端，所述B数据寄存部件201的输出端接B数据转换部件202的输入端；所述B数据转换部件202的输出端接C数据寄存部件301的输入端，所述C数据寄存部件301的输出端接C数据转换部件302的输入端；所述C数据转换部件302的输出端接D数据寄存部件401的输入端，所述D数据寄存部件401的输出端接D数据转换部件402的输入端；所述D数据转换部件402的输出端接A数据寄存部件101的输入端；所述常数阵列存储部件3的输出端分别接A数据转换部件102、B数据转换部件202、C数据转换部件302、D数据转换部件402的输入；所述A数据寄存部件101、B数据寄存部件201、C数据寄存部件301、D数据寄存部件401的触发端分别与A时钟、B时钟、C时钟、D时钟相接。
上述常数阵列存储部件3是存储加解密处理所用常数阵列数据的数据存储器件。
上述常数阵列存储部件3所存储的常数阵列数据是满足下列条件的数据阵列：
1)密钥扩展处理所得到的结果数据；
2)按照地址高低顺序排列；
3)按照数据转换部件2的个数安排数据阵列对应的宽度和深度；
4)宽度与深度的乘积为1024。
上述A数据转换部件102、B数据转换部件202、C数据转换部件302、D数据转换部件402均可采用按照密码算法要求进行数据处理、操作中只有一次密码算法所规定的合成置换的数据处理器件。
上述A数据寄存部件101、B数据寄存部件201、C数据寄存部件301、D数据寄存部件401均可采用在时钟上沿或下沿时刻将输入端数据传至输出端、而其他时刻输出端数据不发生变化的数据暂存器件。
本发明具有以下优点：
1.数据转换处理的循环次数少。例如，加密128bit的数据，若采用2个数据转换部件，只需循环运行16个周期就能输出最终数据处理结果。若采用4个数据转换部件，只需循环运行8个周期就能输出最终数据处理结果。即单位时间内加密的数据大大增加。
2.加密效率高。由于单位时间内加密的数据数量大大增加，所以加密效率高。例如，若采用4个数据转换部件，循环运行8个周期就能加密128bit数据，在时钟频率相同的情况下，可以使加密效率提高4倍。
3.采用本发明设计集成电路，在满足所要求加密效率的情况下，由于时钟频率仅为原来的1/2或1/4，故时钟频率只需原来的1/2或1/4。例如，加密128bit的数据，若采用4个数据转换部件，时钟频率只需原来的1/4。所以，在相同处理效率的情况下，实现该方法的芯片具有下述特点：
(1)可使芯片信号的完整性大大优化；
(2)简化了芯片设计，使芯片易于实现；
(3)芯片的设计成本降低。
4.采用本发明设计集成电路，在满足所要求加密效率的情况下，由于时钟频率仅为原来的1/2或1/4，时钟频率只需原来的1/2或1/4。在相同处理效率的情况下还具有下述特点：
(1)印制电路板(PCB)成本降低；
(2)简化了印制电路板(PCB)设计，使印制电路板易于实现；
(3)系统中的干扰降低，对其他设备、器件正常、高效工作的影响大幅度降低。
附图说明
图1为背景技术的原理框图；
图2为本发明实施例一的原理框图；
图3为本发明实施例一的时钟图；
图4为本发明实施例二的原理框图；
图5为本发明实施例二的时钟图。
附图标号说明：1-数据寄存部件，2-数据转换部件，3-常数阵列存储部件，101-A数据寄存部件，102-A数据转换部件，201-B数据寄存部件，202-B数据转换部件，301-C数据寄存部件，302-C数据转换部件，401-D数据寄存部件，402-D数据转换部件。
具体实施方式
本发明主要由数据寄存部件1、常数阵列存储部件3及数据转换部件2构成，见图1。
数据寄存部件1，用于寄存外部数据及上一次数据转换处理的结果，可采用通用触发器，如D触发器、JK触发器等，该类通用触发器是在时钟上沿或下沿把数据输入端的数据传至触发器的输出端，在其他时刻触发器输出端的数据不发生变化的数据暂存器件。即在同一个数据转换处理周期内，数据寄存部件1所寄存的数据是不改变的。
数据转换部件2，是按照密码算法要求进行数据处理的部件。例如，按照国家的SMS4密码算法要求进行数据处理，数据转换部件2完成的操作中只有一次密码算法所规定的合成置换。
常数阵列存储部件3，用于存储常数阵列数据。本发明采用的常数阵列是密钥扩展处理所得到的结果数据，按照地址高低顺序排列，按照数据转换部件2中数据转换部件的个数安排常数阵列对应的宽度和深度，并且宽度与深度的乘积为1024。例如，采用4个数据转换部件，那么常数阵列的宽度是128bit，深度是8。
参见图2、3，本发明实施例一中采用了二个数据转换部件，即A数据转换部件102和D数据转换部件402。
常数阵列存储部件3，将密钥扩展处理所得到的常数阵列数据按照地址高低顺序排列，存入常数阵列存储部件3。根据A数据转换部件102和D数据转换部件402安排对应宽度和深度，使宽度与深度的乘积为1024，则常数阵列的宽度为64bit，深度为16。常数阵列中相同深度的数据构成一行。64bit的常数阵列数据与深度16对应划分为16行，每行分别命名为rk0，rk1，…rk15。每行64bit的常数阵列数据分为2个64bit的数据。rk0分为rk0a、rk0b；rk1分为rk1a、rk1b……
外部数据输至A数据寄存部件101的输入端。外部数据是128bit的数据，分为2个64bit的数据，分别命名为A0、A1、。在A时钟的触发时钟上沿到来时，把A数据寄存部件101输入端的数据传送至A数据寄存部件101的输出端，A数据寄存部件101输出128bit，分为2个64bit数据的数据，分别命名为a0、a1。
进行首次数据转换处理。在A时钟的触发时钟上沿到来时，将常数阵列存储部件3所存储常数阵列的第一行所对应的数据rk0a、rk0b分别输送到A数据转换部件102和D数据转换部件402。在A时钟的同一个触发时钟周期内，
A数据寄存部件101输出端的数据输入A数据转换部件102进行数据转换处理，转换处理后的数据仍然是128bit，分别命名为B0、B1。在紧接着的D时钟的触发时钟上沿到来之前，A数据转换部件102把转换处理结果输送到D数据寄存部件401的输入端。在D时钟的触发时钟上沿到来时，把D数据寄存部件401输入端的数据传送至该D数据寄存部件401的输出端，分别命名为b0、b1。在D时钟的同一个触发时钟周期内，D数据寄存部件401输出端的数据输入D数据转换部件402进行数据转换处理，转换处理后的数据仍然是128bit，分别命名为C0、C1。在紧接着的A时钟的下一个触发时钟上沿/下沿到来之前，把处理结果输送到A数据寄存部件101的输入端。
进行再次数据转换处理。在下一个A时钟的触发时钟上沿到来时，将常数阵列存储部件3所存储常数阵列的下一行所对应的数据rk1a、rk1b分别输至所有的数据转换部件。在A时钟的同一个触发时钟周期内，A数据寄存部件101输出端的数据命名为c0、c1输入A数据转换部件102进行数据转换处理；在紧接着的D时钟的触发时钟上沿/下沿到来之前，A数据转换部件102把转换处理结果D0、D1输送到D数据寄存部件401的输入端。在D时钟的触发时钟上沿到来时，把D数据寄存部件401输入端的数据传送至该D数据寄存部件401的输出端。在D时钟的同一个触发时钟周期内，D数据寄存部件401输出端的数据d0、d1输入D数据转换部件402进行数据转换处理。在A时钟的再下一个触发时钟上沿/下沿到来之前，把处理结果E0、E1输送到A数据寄存部件101的输入端。
重复再次数据转换处理过程，直至完成所有规定的数据转换处理过程，得到循环加解密数据处理结果。对于二个数据转换部件，重复再次数据转换处理过程进行15次。
本发明在加密过程中，常数阵列存储部件3所存储常数阵列的第一行是指常数阵列存储部件3的首地址，该地址对应的数据是rk0；在整个数据转换处理中，依次取常数阵列存储部件3的数据为rk0，rk1，…rk15。
本发明在解密过程中，常数阵列存储部件3所存储常数阵列的第一行是指常数阵列存储部件3的末地址，该地址对应的数据是rk15；在整个数据转换处理中，依次取常数阵列存储部件3的数据为rk15，rk14，…rk0。
参见图4、5，本发明实施例二中采用了四个数据转换部件，即A数据转换部件102、B数据转换部件202、C数据转换部件302、D数据转换部件402。
常数阵列存储部件3，将密钥扩展处理所得到的常数阵列数据按照地址高低顺序排列，存入常数阵列存储部件3。根据A数据转换部件102、B数据转换部件202、C数据转换部件302及D数据转换部件402安排对应宽度和深度，使宽度与深度的乘积为1024，则常数阵列的宽度为128bit，深度为8。常数阵列中相同深度的数据构成一行。128bit的常数阵列数据与深度8对应划分为8行，每行分别命名为rk0，rk1，…rk7。每行128bit的常数阵列数据分为4个32bi t的数据。rk0分为rk0a、rk0b、rk0c、rk0d；rk1分为rk1a、rk1b、rk1c、rk1d……
外部数据采用明文输入A数据寄存部件101。128bit外部数据分为4个32bit的数据，分别命名为A0、A1、A2、A3。在A时钟的触发时钟上沿到来时，把A数据寄存部件101输入端的数据传送至该A数据寄存部件101的输出端。A数据寄存部件101输出128bit，分为4个32bit数据的数据，分别命名为a0、a1、a2、a3。
进行首次数据转换处理。在A时钟的触发时钟上沿到来时，将常数阵列存储部件3所存储常数阵列的第一行所对应的数据rk0a、rk0b、rk0c、rk0d分别输送到所有的数据转换部件，即A数据转换部件102、B数据转换部件202、C数据转换部件302、D数据转换部件402。在A时钟的同一个触发时钟周期内，A数据寄存部件101输出端的数据a0、a1、a2、a3及常数阵列存储部件3输出的数据rk0a输送至A数据转换部件102进行数据转换处理。转换处理后的数据仍然是128bit，分别命名为B0、B1、B2、B3。在紧接着的B时钟的触发时钟上沿到来之前，A数据转换部件102把转换处理结果输送到B数据寄存部件201的输入端。在B时钟的触发时钟上沿到来时，把B数据寄存部件201输入端的数据传送至该B数据寄存部件201的输出端，分别命名为b0、b1、b2、b3。在B时钟的同一个触发时钟周期内，B数据寄存部件201输出端的数据b0、b1、b2、b3及常数阵列存储部件3输出的数据rk0b输入B数据转换部件202进行数据转换处理；转换处理后的数据仍然是128bit，分别命名为C0、C1、C2、C3。在紧接着的C时钟的触发时钟上沿到来之前，B数据转换部件202把转换处理结果输送到C数据寄存部件301的输入端。在C时钟的触发时钟上沿到来时，把C数据寄存部件301输入端的数据传送至该C数据寄存部件301的输出端；分别命名为c0、c1、c2、c3。在C时钟的同一个触发时钟周期内，C数据寄存部件301输出端的数据c0、c1、c2、c3及常数阵列存储部件3输出的数据rk0c输入C数据转换部件302进行数据转换处理；转换处理后的数据仍然是128bit，分别命名为D0、D1、D2、D3。在紧接着的D时钟的触发时钟上沿到来之前，C数据转换部件302把转换处理结果输送到D数据寄存部件401的输入端。在D时钟的触发时钟上沿到来时，把D数据寄存部件401输入端的数据传送至该D数据寄存部件401的输出端，分别命名为d0、d1、d2、d3。在D时钟的同一个触发时钟周期内，D数据寄存部件401输出端的数据d0、d1、d2、d3及常数阵列存储部件3输出的数据rk0d输入D数据转换部件402进行数据转换处理；转换处理后的数据仍然是128bit，分别命名为E0、E1、E2、E3。在紧接着的A时钟的触发时钟上沿到来之前，D数据转换部件402把转换处理结果输送到A数据寄存部件101的输入端。E0、E1、E2、E3即是首次数据转换处理的结果数据。
进行再次数据转换处理。在下一个A时钟的触发时钟上沿到来时，将常数阵列存储部件3所存储常数阵列的下一行所对应的数据rk1a、rk1b、rk1c、rk1d分别输至所有的数据转换部件。在A时钟的同一个触发时钟周期内，A数据寄存部件101输出端的数据e0、e1、e2、e3及常数阵列存储部件3输出的数据rk1a输入A数据转换部件102进行数据转换处理；在紧接着的D时钟的触发时钟上沿到来之前，A数据转换部件102把转换处理结果输送到D数据寄存部件401的输入端。在D时钟的触发时钟上沿到来时，把D数据寄存部件401输入端的数据传送至该D数据寄存部件401的输出端。在D时钟的同一个触发时钟周期内，D数据寄存部件401输出端的数据输入D数据转换部件402进行数据转换处理；在A时钟的再下一个触发时钟上沿到来之前，把处理结果输送到A数据寄存部件101的输入端。
重复再次数据转换处理过程，直至完成所有规定的数据转换处理过程，得到循环加解密数据处理结果。对于4个数据转换部件，重复再次数据转换处理过程进行7次。
本发明在加密过程中，常数阵列存储部件3所存储常数阵列的第一行是指常数阵列存储部件3的首地址，该地址对应的数据是rk0；在整个数据转换处理中，依次取常数阵列存储部件3的数据为rk0，rk1，…rk7。
本发明在解密过程中，常数阵列存储部件3所存储常数阵列的第一行是指常数阵列存储部件3的末地址，该地址对应的数据是rk7；在整个数据转换处理中，依次取常数阵列存储部件3的数据为rk7，rk6，…rk0。
本发明的时钟频率相同，具有固定的相位差。相位差以相等为佳，以360度被时钟个数等分最易于实现。触发时钟或者均用上沿控制，或者均用下沿控制。

Claims (2)

1.一种高效率实现SMS4算法的加解密处理设备，包括输入端接外部寄存数据输入的数据寄存部件(1)，接于所述数据寄存部件(1)输出端的数据转换部件(2)，接于所述数据转换部件(2)输入端的常数阵列存储部件(3)，接于所述数据寄存部件(1)触发端的时钟；所述数据转换部件(2)的输出端接数据寄存部件(1)的输入；其特征在于：所述的数据寄存部件(1)包括A数据寄存部件(101)、D数据寄存部件(401)；所述的数据转换部件(2)包括A数据转换部件(102)、D数据转换部件(402)；
所述A数据寄存部件(101)的输入端接外部寄存数据输入；
所述A数据寄存部件(101)的输出端接A数据转换部件(102)的输入端，所述A数据转换部件(102)的输出端接D数据寄存部件(401)的输入端，所述D数据寄存部件(401)的输出端接D数据转换部件(402)的输入端，所述D数据转换部件(402)的输出端接A数据寄存部件(101)的输出端；
所述常数阵列存储部件(3)的输出端分别接A数据转换部件(102)、D数据转换部件(402)的输入，所述A数据寄存部件(101)、D数据寄存部件(401)的触发端分别与A时钟、D时钟相接；
所述的常数阵列存储部件(3)是存储加解密处理所用常数阵列数据的数据存储器件；
所述常数阵列存储部件(3)所存储的常数阵列数据是满足下列条件的数据阵列：
1)密钥扩展处理所得到的结果数据；
2)按照地址高低顺序排列；
3)按照数据转换部件(2)的个数安排数据阵列对应的宽度和深度；
4)宽度与深度的乘积为1024；
所述的A数据转换部件(102)、D数据转换部件(402)均是按照密码算法要求进行数据处理、操作中只有一次密码算法所规定的合成置换的数据处理器件；
所述的A数据寄存部件(101)、D数据寄存部件(401)均是在时钟上沿或下沿时刻将输入端数据传至输出端、而其他时刻输出端数据不发生变化的数据暂存器件。
2.一种高效率实现SMS4算法的加解密处理设备，包括输入端接外部寄存数据输入的数据寄存部件(1)，接于所述数据寄存部件(1)输出端的数据转换部件(2)，接于所述数据转换部件(2)输入端的常数阵列存储部件(3)，接于所述数据寄存部件(1)触发端的时钟；所述数据转换部件(2)的输出端接数据寄存部件(1)的输入；其特征在于：所述的数据寄存部件(1)包括A数据寄存部件(101)、B数据寄存部件(201)、C数据寄存部件(301)、D数据寄存部件(401)；所述的数据转换部件(2)包括A数据转换部件(102)、B数据转换部件(202)、C数据转换部件(302)、D数据转换部件(402)；
所述A数据寄存部件(101)的输入端接外部寄存数据输入，所述A数据寄存部件(101)的输出端接A数据转换部件(102)的输入端；所述A数据转换部件(102)的输出端接B数据寄存部件(201)的输入端，所述B数据寄存部件(201)的输出端接B数据转换部件(202)的输入端；所述B数据转换部件(202)的输出端接C数据寄存部件(301)的输入端，所述C数据寄存部件(301)的输出端接C数据转换部件(302)的输入端；所述C数据转换部件(302)的输出端接D数据寄存部件(401)的输入端，所述D数据寄存部件(401)的输出端接D数据转换部件(402)的输入端；所述D数据转换部件(402)的输出端接A数据寄存部件(101)的输入端；
所述常数阵列存储部件(3)的输出端分别接A数据转换部件(102)、B数据转换部件(202)、C数据转换部件(302)、D数据转换部件(402)的输入；
所述A数据寄存部件(101)、B数据寄存部件(201)、C数据寄存部件(301)、D数据寄存部件(401)的触发端分别与A时钟、B时钟、C时钟、D时钟相接；
所述的常数阵列存储部件(3)是存储加解密处理所用常数阵列数据的数据存储器件；
所述的常数阵列存储部件(3)所存储的常数阵列数据是满足下列条件的数据阵列：
1)密钥扩展处理所得到的结果数据；
2)按照地址高低顺序排列；
3)按照数据转换部件(2)的个数安排数据阵列对应的宽度和深度；
4)宽度与深度的乘积为1024；
所述的A数据转换部件(102)、B数据转换部件(202)、C数据转换部件(302)、D数据转换部件(402)均是按照密码算法要求进行数据处理、操作中只有一次密码算法所规定的合成置换的数据处理器件；
所述的A数据寄存部件(101)、B数据寄存部件(201)、C数据寄存部件(301)、D数据寄存部件(401)均是在时钟上沿或下沿时刻将输入端数据传至输出端、而其他时刻输出端数据不发生变化的数据暂存器件。
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