CN100382295C - 可提高接地品质的半导体封装件及其导线架 - Google Patents

可提高接地品质的半导体封装件及其导线架 Download PDF

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Abstract

一种可提高接地品质的半导体封装件及用于该半导体封装件的导线架包括：导线架本体，具有至少一芯片座、多个管脚和支撑该芯片座的多个系杆；接地部，包括与该系杆连接的第一接地部以及与该芯片座连接的第二接地部中的至少一个，且每一第一接地部间互不连接，而每一第二接地部间也互不连接；至少一接在该芯片座上的芯片；以及包覆该芯片与接地部的封装胶体，从而利用互不连接的接地部结构，充分释放后续高温制程中的接地部压力，使该封装件不致产生因接地部变形而导致的接地的品质问题。

Description

可提高接地品质的半导体封装件及其导线架
技术领域
本发明是关于一种可提高接地品质的半导体封装件及用于该半导体封装件的导线架，特别是关于一种可避免接地区域在高温下变形，提高接地品质的半导体封装件及用于该半导体封装件的导线架。
背景技术
传统以导线架(Lead Frame)为芯片承载件的半导体封装件，例如四方扁平式半导体封装件(Quad Flat Package，QFP)或四方扁平无管脚式(Quad Flat Non-leaded，QFN)半导体封装件等，其制作方式都是在一具有芯片座(Die Pad)及多个管脚(Lead)的导线架上粘置一半导体芯片，还通过多条金线(Wire)电性连接该芯片表面上的焊垫(Pad)与其对应的多个管脚，以一封装胶体包覆该芯片及金线而形成一半导体封装件，同时，也可设计使该芯片座的一表面外露于该封装胶体外，成为一芯片座外露(Exposed Pad)型封装件，通过该芯片座加速散逸该芯片上的热量。
由于封装件上芯片集成度的提高，为了保证电性品质和减少噪声，在进行封装件的结构设计时，往往必须使该芯片具有接地(Ground)与电源(Power)功能，使其符合电性要求，所以有时也采用将接地线接置在该导线架的芯片座上的设计，此设计中由于该接地线是焊接在该芯片座的周围，所以，当该芯片座与封装胶体间因热膨胀系数差异产生分层时，极易导致该接地线的断裂，造成电性品质的下降，尤其对于芯片座外露型的封装件而言，更是会由于芯片座不易受封装胶体的夹持而增加其分层的可能。
因此，例如美国专利第5,196,725号案、第5,237,202号案、第5,399,809号案、第5,734,198号案与第5,777,265号案等多层(Multi-Layer)导线架的相关封装结构就因此而生，这些专利改变了将接地线焊接至芯片座的设计，其配置一独立的接地层(Ground Plane)与电源层(PowerPlane)，通过接地线与电源线电性连接芯片上所对应的接地垫与电源垫，从而提供电源并达到减少噪声的效果；对这种类型的现有封装件而言，其多层导线架的结构过于复杂，且所使用的导线架材料也过多，形成制程与成本上的负担，特别是在今日封装件尺寸日益缩小的趋势下，这限制产量的提高。
因此，美国专利第5,814,877号案，提出一种可降低成本与制程复杂度、同时又不会受芯片座分层影响的单层导线架设计。如图5A、图5B所示，在该导线架60的芯片座61周围隔离出一接地环62(GroundRing)，与芯片63上的接地垫电性连接，通过此单层设计解决制程与成本上的问题；此外，也有技术针对芯片座外露型封装件，通过形成于导线架上的接地环设计，避免芯片座与封装胶体间分层时会伤及接地焊点品质的缺点，例如图6A、图6B所示的美国专利第6,437,427号案的导线架70与封装件，就是通过与该芯片座71隔离出来的接地环73，提供接地功能，并防止芯片座分层时(如图6B所示)会造成接地焊线断裂的情况；图7A、图7B所示的美国专利第6,380,048号案是另一种有接地环的半导体封装件，也是在导线架80上的芯片座81周围隔离一接地环82进行接地，其是用S型的系杆83，连接该芯片座81与接地环82，将两者间定义成预定形状的对称镂空区域84，释放模压制程中的热压力，并借由封装胶体85对该镂空区域83的充填，强化对该导线架80的定位。
对于所有现有技术所揭示的环状接地环，虽可解决多层导线架的制程与成本问题，也可预防后续制程对其接地线的破坏，但由于其所设计的接地环均是一连续环状结构，因此，当进行后续上片固化(DieBond Curing)、焊线(Wire Bonding)与模压(Molding)等高温制程，以及在进行其它高温可靠性测试时，此一升温效应将使该接地环产生如图8A、图8B所示的变形、弯曲，这是因为当温度升高，使该接地环的金属材料膨胀时，该接地环各边两端皆受其连续结构的束缚(Constrain)，使其膨胀的热压力难以释放，将使该接地环各边同时产生如图8B所示的挤压变形，形成材料力学中柱状(Column)结构常见的热弯曲(Buckle)破坏；此一变形现象使得该接地环的各边无法维持平面状态，而增加接地线的焊线步骤的困难，即使顺利焊接，也可能在变形时发生焊线断裂等电性品质问题，同时，当以冲压(Stamping)制程制作具有该连续环状接地环的导线架时，其冲压力将极易在该环状结构间留下残留压力(Residual Stress)，在后续高温制程时，会导致该接地环各边的弯曲变形，产生降伏(Yield)现象，造成该接地环的塑性(Plastic)变形，使其弯曲结构难以还原，从而破坏该封装件。
因此，对于上述美国专利第5,814,877号案、第6,437,427号案与第6,380,048号案等现有技术而言，其连续接地环结构虽可解决过去存在的成本或制程问题，却衍生出高温下变形的品质限制，特别是对于图7A、图7B所示的美国专利第6,380,048号案而言，其S型系杆83设计，虽释放了模压制程中的热压力，但该结构释放的压力仅是连接该芯片垫81与接地环82的系杆83的压力，而如图9A的箭头所示，通过该特殊形状的镂空区域84，提供该系杆83的热变形空间，但是，对于两端束缚的接地环82各边而言，其热压力仍因其束缚而难以释放，同样将如图9B所示，在该环状各边上产生上述的弯曲变形，进而导致电性连接的问题，或导致如图9C所示的接地线86断裂现象，因此，该案发明的S型系杆83显然仍难以克服这一严重的弯曲问题。
因此，如何开发一种可提高接地品质的半导体封装件及用于该半导体封装件的导线架，即能发挥芯片的接地功能，同时还可避免其接地区域在高温制程中产生弯曲变形，造成接地线的断裂，确实是这一相关研发领域需要迫切面对的课题。
发明内容
为克服上述现有技术的缺点，本发明的目的在于提供一种可提高接地品质的半导体封装件及用于该半导体封装件的导线架，以避免其接地区域在高温下产生变形。
本发明的还一目的在于提供一种可提高接地品质的半导体封装件及用于该半导体封装件的导线架，以避免接地线难以焊接的问题。
本发明的另一目的在于提供一种可提高接地品质的半导体封装件及用于该半导体封装件的导线架，以避免接地线断裂的问题。
本发明的再一目的在于提供一种可提高接地品质的半导体封装件及用于该半导体封装件的导线架，以释放其接地区域上的热压力。
本发明的又一目的即在提供一种可提高接地品质的半导体封装件及用于该半导体封装件的导线架，以降低该导线架在制造过程中的残留压力。
为达到上述及其它目的，本发明提供的可提高接地品质的半导体封装件包括：导线架本体，具有至少一芯片座、连接该芯片座且支撑该芯片座的多个系杆、分布于该芯片座周围的多个管脚；接地部，包括与该系杆连接的第一接地部以及与该芯片座连接的第二接地部中的至少一个，其中，每一第一接地部间互不连接，而每一第二接地部间也互不连接；至少一芯片，接置在该芯片座上且电性连接至该多个管脚与该接地部；以及包覆该芯片与接地部的封装胶体。
上述的第一接地部与第二接地部间也互不连接，且该半导体封装件上的每一系杆的两侧上均形成有该第一接地部，而该芯片座的每一边缘上也均形成有该第二接地部；同时，该第一接地部可设计成与该芯片座连接，也可设计成未与该芯片座连接，其中，当该第一接地部与该芯片座连接时，其包括相互连接与该系杆围置成一镂空区域的接地区与连接区，反之，当该第一接地部未与该芯片座连接时，该第一接地部则是为一长条形接地区；此外，该第二接地部则是设计成未与该系杆连接，且包括相互连接的接地区与连接区，与该芯片座边缘围置成一镂空区域；该系杆与该芯片座的角缘连接，该芯片座上未接芯片的表面露出该封装胶体外，其中，芯片通过多条焊线，与该多个管脚及接地部进行电性连接
同时，本发明的导线架包括：本体，具有至少一芯片座、连接该芯片座且支撑该芯片座的多个系杆、与分布于该芯片座周围的多个管脚；以及接地部，包括与该系杆连接的第一接地部以及与该芯片座连接的第二接地部中的至少一个，其中，每一第一接地部间互不连接，而每一第二接地部间也互不连接。
上述的第一接地部与第二接地部间也互不连接，且该导线架上的每一系杆的两侧上均形成有该第一接地部，而该芯片座的每一边缘上也均形成有该第二接地部；同时，该第一接地部可设计成与该芯片座连接，也可设计成未与该芯片座连接，其中，当该第一接地部与该芯片座连接时，其包括相互连接与该系杆围置成一镂空区域的接地区与连接区，反之，当该第一接地部未与该芯片座连接时，该第一接地部则是为一长条形接地区；此外，该第二接地部则是设计成未与该系杆连接，且包括相互连接的接地区与连接区，与该芯片座边缘围置成一镂空区域；该系杆与该芯片座的角缘连接。
因此，本发明的可提高接地品质的半导体封装件及用于该半导体封装件的导线架，即是借由分布在该系杆两侧或该芯片座周围的接地部，并使每一接地部间互不连接，而避免现有连续结构所造成的束缚，以释放该接地部在高温下的热压力，进而使该接地部不致产生弯曲变形，影响其接地品质。
综上所述，本发明的可提高接地品质的半导体封装件及用于该半导体封装件的导线架，确具有避免其接地区域在升温过程中弯曲变形的功效，从而可避免其接地线产生焊接不易或焊线断裂等品质问题，此外，该导线架上的接地部设计还可释放其接地区域上的热压力，降低其在制作过程中的残留压力，可充分降低其结构与材料被破坏的可能性。
附图说明
图1是本发明的导线架的较佳实施例俯视图；
图2是图1所示的导线架接置芯片后的俯视图；
图3A是本发明的半导体封装件自图2的3A-3A线看到的剖视图；
图3B是本发明的半导体封装件自图2的3B-3B线看到的剖视图；
图4A至图4C是本发明的导线架的实施例2、3、4接置芯片后的俯视图；
图5A是美国专利第5,814,877号案发明的导线架俯视图；
图5B是自图5A的5B-5B线看到的封装件剖视图；
图6A是美国专利第6,437,427号案发明的导线架俯视图；
图6B是自图6A的6B-6B线看到的封装件剖视图；
图7A是美国专利第6,380,048号案发明的导线架俯视图；
图7B是自图7A的7B-7B线看到的封装件剖视图；
图8A是现有半导体封装件的导线架的接地环在升温制程中产生变形的俯视图；
图8B是自图8A的8B-8B线看到的接地环变形的剖视图；
图9A是图7A所示的导线架的S型系杆释放压力示意图；
图9B是自图9A的9B-9B线看到的接地环变形的剖视图；以及
图9C是自图9A的9C-9C线看到的接地环变形与接地线断裂的剖视图。
具体实施方式
实施例1
图1所示即为本发明的导线架10的较佳实施例俯视图，它是由铜或铜合金制成，包括一体成型的方形芯片座11、自该方形芯片座11的四个角延伸而出的系杆12(Tie-Bar)、连接该四个系杆12的方形连接框13、以及自该连接框13延伸且分布于该芯片座11四周的多个管脚14；其中，该导线架10的芯片座11周围是与现有技术相同，有该芯片座11上的芯片30(图未标)接地用的接地区域，本实施例的接地区域如图所示，设计成四组分别与该系杆12连接且一体成型的第一接地部20，且每组第一接地部20均分别位于该系杆12两侧，并同时与该系杆12及芯片座11连接，但是每一第一接地部20间则互不连接，以避免形成该接地部20的束缚，进而可发挥释放热压力的功效，避免该接地部20于高温下产生弯曲现象。
同时，该芯片座11比该多个管脚14低，具有一高度差，且该四系杆12分别包括自该连接框13延伸而出的第一系杆12a和位于该接地部20与芯片座11之间的第二系杆12b，该第一系杆12a与该多个管脚14位于同一平面上，而该第二系杆12b则配合该芯片座11与管脚14的高度差而呈一倾斜(Down-Set)状态。
上述的第一接地部20是借由一冲压制程，在该导线架10上一体成型设计成的形状，其分别位列于每一系杆12两侧以围置成一镂空区域21，且每侧的第一接地部20均包括相互连接的接地区20a与连接区20b，以借该接地区20a连接该系杆12，借该连接区20b连接该芯片座11，其中，该第一接地部20的接地区20a与该多个管脚14位于同一平面上，而连接该芯片座11的连接区20b则配合该芯片座11与该管脚14的高度差，呈一倾斜状态；因此，该导线架10就可以如图2所示在该芯片座11上接置一芯片30，并用多条焊线40进行电性连接，如图所示，用多条信号(Signal)线40a连接该芯片30上的信号垫31a与其所对应的管脚14，并用多条接地线40b连接该芯片30上的接地垫31b与其所对应的第一接地部20上的水平接地区20a。
因此，借由上述导线架10所制成的本发明半导体封装件，是以一封装胶体50包覆上述接置有芯片30的导线架10，并如图3A、图3B所示，使该多个管脚14外露出，同时令该芯片座11的背面11′也外露出该封装胶体50，以提高散热效率，其中，图3A是自图2的3A-3A线所视的剖视图，可由此看出该第一接地部20中的水平接地区20a与倾斜连接区20b的高低位置，而图3B则是自图2的3B-3B线所视的剖视图。
当上述的半导体封装件1在制作过程中进行上片固化、焊线与模压等高温步骤时，该导线架10将因升温而产生膨胀热变形，此时，该第一接地部20间由于互不连接，因此将不象现有技术一样受到该系杆12的束缚，而可自其所对应的系杆12两侧空间受热膨胀并释放该热压力，避免该接地部20上产生弯曲变形现象，也不致造成该接地线40b焊接困难和接点断裂等问题；同时，借由本发明的设计，当以冲压制程制作该导线架10时，这种非连续结构的接地部20中也不致存留有过多的残留压力，进而可减少后续材料破坏的可能性。
实施例2
此外，本发明提出的导线架10并非仅限于图2所示，其接地部的设计也可以有其它变化形式，只需使每一接地部间互不连接，而不致在升温制程中产生束缚即可，例如图4A所示接置有芯片30的导线架俯视图，即为本发明的实施例2，该导线架10上除了上述实施例1所揭示的第一接地部20外，另外可配合其它接地线的分布，增设与该芯片座11的各边边缘11a连接的第二接地部25，且每一第二接地部25间互不连接，该第二接地部与该系杆互相也不连接，而该第二接地部25与相邻第一接地部20间也互不连接，以避免形成其热变形的束缚；其中，该第二接地部25包括与该芯片座边缘11a连接的两个连接区25b，以及与该两个连接区25b连接的接地区25a，该接地区25a及连接区25b与该芯片座边缘11a围成一方形镂空区域26，且其设计也与上述第一接地部20相同，令该接地区25a与该多个管脚14位于同一平面上，而连接该芯片座11的连接区25b则配合该芯片座11与该管脚14的高度差，呈一倾斜状态；同时，该第二接地部25的接地区25a与该第一接地部20的接地区20a位于同一水平面上，以简化后续焊线制程的难度。
实施例3
图4B所示即本发明的实施例3的导线架10俯视图，对比图2的实施例1，其改变该第一接地部20的设计，删减该接地部20上的连接区20b，令该接地部上的接地区20a悬空，而不与该芯片座11连接，该接地区20a是一长条形接地区，并令该接地区20a与该多个管脚14位于同一平面上，因此，该芯片30上的接地垫31b可直接通过接地线40b，与该水平接地区20a电性连接，且当本实施例3进行升温制程时，该水平接地区20a将可有更大的空间进行热应变，释放热压力，以维持水平状态而不致影响其接地品质。
实施例4
同时，本发明也可结合上述的实施例2、3，如图4C所示，在该实施例3上增设第二接地部25，该第二接地部25的设计与上述的实施例2相同，可进行更多接地线40b的设计与分布，也同样可发挥本发明释放热压力而维持接地品质的功效。
因此，本发明所提出的半导体封装件1及用于该半导体封装件1的导线架10，可借由未相互连接的接地部20、25设计，以释放现有技术的接地环上的热压力，从而避免该接地环弯曲变形的品质问题，该接地部20、25的设计并非仅限于上述四个实施例的说明，也可改变该第一接地部20与第二接地部25的形状而搭配设计，例如仅设计形成该第二接地部25而省去该第一接地部20等；此外，上述各接地部20、25的接地区20a、25a也不是只限于与该多个管脚14维持于同一平面，也可设计使该第一系杆12倾斜，令该水平接地区20a、25a略低于该多个管脚14，可视各封装件的需求而定。

Claims (36)

1.一种可提高接地品质的半导体封装件，其特征在于，该半导体封装件包括：
导线架本体，具有至少一芯片座、连接该芯片座且支撑该芯片座的多个系杆、与分布于该芯片座周围的多个管脚；
接地部，包括与该系杆连接的第一接地部以及与该芯片座连接的第二接地部中的至少一个，其中，各个第一接地部间互不连接，而各个第二接地部间也互不连接；且该第一接地部与该芯片座连接，该第一接地部包括相互连接的接地区与连接区，以与该系杆及芯片座边缘围置成一镂空区域；
至少一芯片，接在该芯片座上，与多个管脚和接地部电性连接；以及
包覆该芯片与接地部的封装胶体。
2.如权利要求1所述的半导体封装件，其特征在于，该第一接地部与第二接地部间互不连接。
3.如权利要求1所述的半导体封装件，其特征在于，该第二接地部未与该系杆连接。
4.如权利要求3所述的半导体封装件，其特征在于，该第二接地部包括相互连接，且与该芯片座边缘围置成一镂空区域的接地区与连接区。
5.如权利要求1所述的半导体封装件，其特征在于，每一系杆上均有该第一接地部。
6.如权利要求1所述的半导体封装件，其特征在于，该第一接地部分别位列于该系杆的两侧。
7.如权利要求1所述的半导体封装件，其特征在于，该芯片座的每一边缘上均有该第二接地部。
8.如权利要求1所述的半导体封装件，其特征在于，该系杆与该芯片座的角缘连接。
9.如权利要求1所述的半导体封装件，其特征在于，该芯片座上未接芯片的表面露出该封装胶体外。
10.如权利要求1所述的半导体封装件，其特征在于，该芯片通过多条焊线，与该多个管脚及接地部进行电性连接。
11.一种可提高接地品质的半导体封装件，其特征在于，该半导体封装件包括：
导线架本体，具有至少一芯片座、连接该芯片座且支撑该芯片座的多个系杆、与分布于该芯片座周围的多个管脚；
接地部，包括与该系杆连接的第一接地部以及与该芯片座连接的第二接地部，其中，各个第一接地部间互不连接，而各个第二接地部间也互不连接；且该第一接地部未与该芯片座连接，该第一接地部为一长条形接地区；
至少一芯片，接在该芯片座上，与多个管脚和接地部电性连接；以及
包覆该芯片与接地部的封装胶体。
12.如权利要求11所述的半导体封装件，其特征在于，该第一接地部与第二接地部间互不连接。
13.如权利要求11所述的半导体封装件，其特征在于，该第二接地部未与该系杆连接。
14.如权利要求13所述的半导体封装件，其特征在于，该第二接地部包括相互连接，且与该芯片座边缘围置成一镂空区域的接地区与连接区。
15.如权利要求11所述的半导体封装件，其特征在于，每一系杆上均有该第一接地部。
16.如权利要求11所述的半导体封装件，其特征在于，该第一接地部分别位列于该系杆的两侧。
17.如权利要求11所述的半导体封装件，其特征在于，该芯片座的每一边缘上均有该第二接地部。
18.如权利要求11所述的半导体封装件，其特征在于，该系杆与该芯片座的角缘连接。
19.如权利要求11所述的半导体封装件，其特征在于，该芯片座上未接芯片的表面露出该封装胶体外。
20.如权利要求11所述的半导体封装件，其特征在于，该芯片通过多条焊线，与该多个管脚及接地部进行电性连接。
21.一种导线架，其特征在于，该导线架包括：
本体，具有至少一芯片座、连接该芯片座且支撑该芯片座的多个系杆、与分布于该芯片座周围的多个管脚；以及
接地部，包括与该系杆连接的第一接地部以及与该芯片座连接的第二接地部中的至少一个，其中，各个第一接地部间互不连接，而各个第二接地部间也互不连接，且该第一接地部与该芯片座连接，该第一接地部包括相互连接的接地区与连接区，以与该系杆及芯片座边缘围置成一镂空区域。
22.如权利要求21所述的导线架，其特征在于，该第一接地部与第二接地部间互不连接。
23.如权利要求21所述的导线架，其特征在于，该第二接地部未与该系杆连接。
24.如权利要求23所述的导线架，其特征在于，该第二接地部包括相互连接，且与该芯片座边缘围成一镂空区域的接地区与连接区。
25.如权利要求21所述的导线架，其特征在于，每一系杆上均形成有该第一接地部。
26.如权利要求21所述的导线架，其特征在于，该第一接地部分别位于该系杆的两侧。
27.如权利要求21所述的导线架，其特征在于，该芯片座的每一边缘上均形成有该第二接地部。
28.如权利要求21所述的导线架，其特征在于，该系杆与该芯片座的角缘连接。
29.一种导线架，其特征在于，该导线架包括：
本体，具有至少一芯片座、连接该芯片座且支撑该芯片座的多个系杆、与分布于该芯片座周围的多个管脚；以及
接地部，包括与该系杆连接的第一接地部以及与该芯片座连接的第二接地部，其中，各个第一接地部间互不连接，而各个第二接地部间也互不连接，且该第一接地部未与该芯片座连接，该第一接地部为一长条形接地区。
30.如权利要求29所述的导线架，其特征在于，该第二接地部未与该系杆连接。
31.如权利要求30所述的导线架，其特征在于，该第二接地部包括相互连接，且与该芯片座边缘围成一镂空区域的接地区与连接区。
32.如权利要求29所述的导线架，其特征在于，每一系杆上均形成有该第一接地部。
33.如权利要求29所述的导线架，其特征在于，该第一接地部分别位于该系杆的两侧。
34.如权利要求29所述的导线架，其特征在于，该芯片座的每一边缘上均形成有该第二接地部。
35.如权利要求29所述的导线架，其特征在于，该系杆与该芯片座的角缘连接。
36.如权利要求29所述的导线架，其特征在于，该第一接地部与第二接地部间互不连接。
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