CN100341233C - 一种适用于高频数字dc/dc变换器的延迟环a/d变换器 - Google Patents

Abstract

本发明为一种适用于高频数字DC/DC变换器的延迟环A/D变换器。它具有上、下两个延时链，上面的主延时链通过一个或非门首尾相连成环状，下面的延时链是主延时链的一半，输出为采样信号；主延时链的电源接模拟电平，下面延时链的电源接参考电平。本发明设计的A/D变换器结构简单、速度快、精度高，受工艺偏差、温度等因素影响小，适用于高频数字DC/DC变换器。

Description

一种适用于高频数字DC/DC变换器的延迟环A/D变换器

技术领域

本发明属高频数字技术领域，具体涉及一种用于高频数字控制DC/DC变换器的延迟环(delay-ring)A/D变换器结构，该A/D变换器符合VRM9.0标准。

背景技术

DC/DC变换是利用功率半导体器件的开关作用控制电功率的流动，从而实现对直流电源的电平进行变换的技术。DC/DC变换器广泛应用在开关电源、直流马达中，并且也可作为多电平直流系统的电压变换接口。

脉宽调制(PWM)是DC/DC变换的一种重要的控制方式，脉宽调制变换器就是重复通/断开关，把直流电压(电流)变换为高频方波电压(电流)，再经整流平滑变为直流电压输出。

脉宽调制DC/DC变换器可分为模拟和数字两种架构。模拟架构面积小、功耗低，是目前DC/DC控制芯片的主要实现方式，但是模拟架构需要设计精准的模拟电路，性能相对不稳定，而且采用全定制的设计方法，设计周期长。数字架构可以采用基于标准单元库的设计，设计周期短，在不同的工艺间移植性好。但是也有PWM信号占空比的分辨率难以提高的缺点。数字脉宽调制控制DC/DC变换器的结构如图1所示。图1的上半部分是DC/DC变换器的主体部分。Vg是输入电源，控制芯片输出的PWM信号作用在两个功率MOS管上，在A点产生一个幅度与Vg相等，占空比与PWM信号一致的方波。A点的方波经LC滤波得到输出的直流电平。下半部分方框内的是控制芯片部分，控制芯片的作用是比较DC/DC变换器的输出电压(Vo)和参考电平(Vref，即输出的理想电压值)的大小，通过调整输出PWM信号的占空比而使输出电压(Vo)接近于参考电平(Vref)。控制芯片由：A/D变换器、PID调整器和数字PWM三部分组成。

DPWM(数字脉宽调制器)的作用是把PID调整器输出的多位占空比信号(d[n])转化为相应占空比的方波信号。

PID调整器是整个系统的控制部分，它根据整个系统的特性给出PWM信号占空比的调整方法。PID调整器控制的形式为：d[n]＝d[n-1]+αe[n]+βe[n-1]+γe[n-2]。其中d[n]是PID调整器在n时刻的输出，它是一个多位的代表占空比的信号，d[n-1]是PID调整器在n-1时刻的输出。e[n]是PID调整器在n时刻的输入(A/D的输出)，e[n-1]、e[n-2]分别是n-1、n-2时刻PID调整器的输入。α、β、γ为系数。

A/D变换器比较控制芯片的输入Vsense(DC/DC变换器的输出电压Vo)和内部的参考基准电压源(Vref)的大小，根据Vsense相对于Vref的偏差，产生一个错误信号(e)。

常规的高速、高精度A/D变换器面积、功耗大，并且需要设计精准的模拟器件。在开关电源中，A/D变换器的输入有很大的开关噪声，这对普通A/D变换器的应用有很大的限制。所以，在DC/DC变换器中应该考虑采用非常规的方法设计一种结构简单、速度快，并能够保持一定精度的A/D变换器。

目前应用于高频数字控制DC/DC变换器的A/D主要有：

(1)windowA/D

(2)delay-lineA/D

采用这些方法的电路设计有：[1]Angel V.Peterchev，Jinwen Xiao，and Seth R.Sanders，“Architecture and IC Implementation of a Digital VRM Controller”，IEEE TRANSACTIONSON POWER ELECTRONICS，VOL.18，NO.1，pp.356-364 JANUARY 2003；以及[2]BenjaminJ.Patella，Aleksandar Prodi′c，Art Zirger and Dragan Maksimovi′c，“HIGH-FREQUENCYDIGITAL CONTROLLER IC FOR DC/DC CONVERTERS”，IEEE Applied Power ElectronicsConference，pp.374-380，March 2002。

文献[1]所介绍的window A/D变换器，D/A变换器的偏差，基准源的偏差和比较器的输入失调电压都会对A/D变换器的结果产生影响，而且结构复杂，面积较大。文献[2]介绍的延时链(delay-line)A/D使用输入电源对delay-line供电，根据delay-line延时的快慢来确定输入的大小，结构简单，但受工艺偏差、温度等因素的影响很大，而且还需要产生复杂的控制信号。因而针对DC/DC变换器中的A/D仍需进一步研究。

发明内容

本发明的目的在于提出一种结构简单、速度快、精度高，受工艺偏差、温度等因素影响小的适用于高频数字DC/DC变换器的A/D变换器。

基于上述目的，本发明提出了延迟环(delay-ring)A/D，使用输入电源对延迟环供电，根据延迟环的延迟特性确定输入电压的大小，结构简单，无需另加控制信号产生电路，并且能够抵消工艺偏差、温度等因素的影响。

本发明提出的Delay-ring A/D的结构如图2所示。它采用延时单元的延时与VDD近似成反比的原理。该结构有上下两个延时链，上面的主延时链由若干个延迟单元组成，并通过一个或非门首尾相连成环状，下面的延时链长度是主延时链的一半，输出的是采样信号(上升沿采样)。主延时链的电源接的是输入的模拟电平(Vsense)，下面的延时链的电源接参考电平(Vref)。主延时链的中间每个延时单元后面(t1～tn)分别挂接了一个用于采样信号的D触发器，D触发器的时钟信号线接下面的延时链输出的采样信号线。各个D触发器的输出信号(q1～qn)线接入到译码器6中，通过译码器的译码得到A/D变换器的输出数字信号。

图2中enable信号为1时，或非门输出0，则所有的延时单元(B→A，B→sample)都清“0”。enable信号跳变为“0”时，由于A点的信号也为“0”，或非门输出“1”，这个“1”信号同时在上下两个延时链往后传输。当sample信号出现“0→1”跳变时，对主延时链采样。译码得到输出(e)。采样后，主延时链上的“1”继续往后传输，直到A点也为“1”，这时，或非门的一个输入端为“1”，输出(B)跳变为“0”。B点为“0”后，上下两个延时链从前往后依次清“0”，直到A点为“0”。然后B点再次跳变为“1”，开始了下一个周期的采样。

从上面的分析可以看出，delay-ringA/D的test信号是在环的内部产生，sample信号通过下面的延时链产生，无需另加同步时钟和控制信号产生电路。而且，上下两个延时链中延时单元的结构完全一样，温度、工艺偏差等对它们的影响也完全一样。假如由于某种原因使得主延时链的延时变慢，下面的延时链同样的也会变慢，这样从B点发出“1”信号到sample出现“0→1”跳变的间隔变长了。所以，尽管主延时链上的延时变慢，但由于sample信号出现得较晚，这样在主延时链上的采样值能够保持不变。

注意到delay-ring A/D的转换周期完全决定于器件的延时(该A/D的一个工作周期等于信号在主延时链和或非门组成的环上传输一周时间的两倍，其中的一个周期是对主延时链的进行采样，另一个周期是对所有的延时单元进行清“0”)。在实际应用中，往往需要A/D工作在一个固定的频率上。所以要振荡环的振荡周期是可控制的。一个有效的方法是在B点(或非门前)插入延时元件，如图2中所表示的。调整延时元件的延迟时间，就可以控制环的振荡周期，并且并不影响A/D的其它性能。

delay-ring A/D中采用增加一条独立延时链的办法来产生sample信号，使sample信号的发生时间同样得受工艺偏差、温度等因素的影响，可以显著地减少主延时链上的偏差。仿真中发现，不同的仿真条件(ff，ss)下，尽管单个的延时单元的偏差已经很小，但是通过一个长的延时链的累积，采样结果还是存在偏差，这种偏差可以采用文献[2]所介绍的方法来弥补(Calibration of the delay-line A/D converter)。

通常情况下，delay-ring A/D能够满足速度的要求，而要通过添加延时元件来把速度降低到我们指定的要求。如果还要求进一步提高速度，可以在原本清“0”的周期内，将采样触发器的互补输出端(Qn)作为译码器的输入，这样清“0”周期也变为采样工作周期，速度就可以提高一倍。

附图说明

图1为数字DC/DC变换器整体结构。

图2为延迟环A/D变换器结构。

图3为延时单元结构。

图4为延迟环A/D仿真结果。

图5为延迟环A/D输入输出关系。

图中标号：1为开关电源变换器，2为数字控制芯片，3为数字脉宽调制器，4为PID调整器，5为A/D变换器，6为译码器。

具体实施方式

对精度要求高的延时单元采用全定制的设计方法，而对于精度要求较低的采样电路和译码电路使用基于标准库单元的设计。仿真时，将基于标准库单元设计部分的门级网表转换为晶体管级网表，整体使用hspice仿真，仍然采用Chartered 0.35μm工艺模型。

仿真采用两个串联的CMOS非门作为延时单元(图3)，主延时链由16个延时单元组成，下面的采样延时链由8个延时单元组成，本发明所设计的DC/DC变换器的参考电平(Vref)为1.8V，工作频率是1MHz。采用两个串接的倒相器作为延时单元，仿真时，在A/D的输入端(Vsense)加一个线性变化的信号(1.65V→1.95V)，输出是译码后的结果e。e代表Vsense与Vref的差异，e共有4位，最高位是符号位，当输入(Vsense)比参考电平(Vref)高的时候符号位为“1”，Vsense小于或等于Vref时，符号位为“0”。Vsense与Vref相等时，e为“0”，Vsense每增加(或减少)30mV，e增加(或减少)“1”，但e的最大(最小)值是+4(-4)。仿真结果见图4。

从图5中的输入输出关系可以看出，延迟环A/D的量化电平约为30mV，线性度良好(在一个小范围内1.65V-1.90V)。使用这种A/D的DC/DC变换器的输出容差(tolerancerange)小，约为±15mV，而且可以工作在高频(MHz)，满足DC/DC变换器发展的需要。

Claims (2)

1、一种适用于高频数字DC/DC变换器的延迟环A/D变换器，其特征在于具有上面的主延时链及下面的延时链，上面的主延时链由若干个延时单元组成，并通过一个或非门首尾相连成环状，下面的延时链长度是主延时链的一半，输出为采样信号；主延时链的电源接输入的模拟电平，下面的延时链的电源接参考电平；主延时链的中间每个延时单元后面分别挂接一个用于采样信号的D触发器，D触发器的时钟信号线接下面的延时链输出的采样信号线；各个D触发器的输出信号线接入译码器(6)中。

2、根据权利要求1所述的A/D变换器，其特征在于在主延时链的或非门前接入一个延时元件。

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