CN100341133C - Pn结衬底隔离片上电感的优化设计方法 - Google Patents

Abstract

本发明属于微电子技术领域，具体为一种采用标准CMOS工艺设计多PN结衬底隔离片上电感的方法。包括：单阱工艺中在阱上注入与阱离子极性相反的杂质，对于深阱工艺，在深阱上形成与该深阱离子相反类型的阱，形成与硅片垂直方向的双PN结；在此基础上，在其顶层阱上扩散与其离子相反的杂质，形成另外一个PN结，从而形成与硅片垂直的三串连PN结。PN结是线条形状的分离结构，与电感的线圈垂直的，放射状排放。通过调节铺在片上电感下面的单或多PN结衬底隔离层的反偏电压，控制电感的寄生电容，调谐谐振频率，使电感工作在自激振荡频率。

Description

PN结衬底隔离片上电感的优化设计方法

技术领域

本发明属于微电子技术领域，具体涉及一种采用标准CMOS工艺设计铺在片上电感下面的多PN结衬底隔离层的方法，以及相应的优化电感的方法。

背景技术

半导体工艺迅猛发展，单片集成电路已经成为可能。由于单片集成电路固有的低功耗、高性能、低成本、高成品率等一系列的优点使得原来的片外元件，如电感等，片内实现成为一个研究的热点。电感是无线射频通信的一个关键元件，广泛被用在放大器、混频器、振荡器以及功率放大器等电路当中。移动通信的迅猛发展也大大促进了片上电感的研究。移动通信低功耗的特性，需要电感的调谐电路以实现低电源电压、低功耗的性能，使得电感具有不可替代的作用。

硅基集成电路的低成本，高成品率，以及潜在的数字模拟电路的单片集成，得到消费电子市场的青睐。然而由于半导体硅衬底的阻抗比较低，这样电感通过电场以及磁场在衬底分别产生镜像电流和涡流，降低电感的Q值，以及制作片上电感的金属线条的电流拥挤效应(趋肤效应和临近效应)会增大电感本身的欧姆损耗，使得常规电感的Q值在几个GHz范围内很难大于10，这限制了集成电感的片上应用。

图1为金属互连线电感的标准CMOS层次关系，由于金属互连线的层数有限，顶层金属和底层金属的距离比较近，电流拥挤效应明显；反向电流电感线圈距离近使得横向电感的静互感比较小；通孔比较多，电感寄生的串连直流电阻比较大，使得电感的Q不会高，所以电感是平面的或者纵向连接的。但是这时候电感的电磁场就是纵向穿过半导体衬底，交变的磁场必然会在半导体衬底产生涡流，涡流在导体内流动时，由于导体存在电阻，便会产生楞次—焦耳热，以热量的形式损耗掉部分电磁能，使Q值降低。

为此设计工程师从降低衬底损耗和电阻的欧姆损耗以及降低电感的寄生电容以增大其自激振荡频率等角度纷纷提出解决的方法，比如：并联多层金属降低电感的欧姆损耗；一定频率内叠层串联的形式电感的增加大于电阻的增加以降低电感寄生电容的方法；使内圈电感的线条宽度减小，过增大耦合系数降低临近效应影响；通过各种薄膜层接地和虚拟地的方法隔离衬底的电场产生的镜像电流的损耗；通过PN结耗尽层增大衬底电阻，降低衬底损耗；采用差分驱动的方式提高电路的自激振荡频率f_self和Q值；另外，一些非标准工艺的提高电感Q值得方法(比如将电感下面的衬底镂空等方法)，因为增加了成本这里并不提倡。

工艺厂商也为了提高片上电感的Q值也相应的调整了工艺，就是所谓的硅基RF工艺，衬底的电阻率有了一定程度的提高(一般在10Ω□cm)，来降低衬底损耗，增大了顶层金属的厚度，降低了电感的欧姆损耗。一般的工艺库都提供几种量值的电感，但这对于电路的设计，电感值和Q值往往不是最优的。对于电路的设计者而言，需要根据标准CMOS工艺提供的技术手段，在不改变工艺的前提下设计电路需要的电感值以及工作频率上得到最大Q值的电感。

降低衬底损耗，提高电感的Q值，可以从两个角度出发：(1)降低电感的衬底耦合电容，进而降低电感衬底电场感应的镜像电流的损耗，同时提高电感的自激振荡频率；(2)增大衬底的阻抗，降低电感磁场在衬底的涡流损耗。

电感的衬底电容等效为电感与衬底之间的氧化层电容C_ox和等效的衬底电容C_sub的串连。在电感的下面铺上PN结，比如在P衬底上形成N阱，这样会形成PN结电容C_pn和高阻的耗尽层。电感的等效电容就是C_ox和C_pn以及C_sub的串连。这样会降低衬底的等效电容。但是由于下面形成PN结后就是有源区，意味着电感与衬底之间的氧化层厚度，比什么都不铺时候薄，意味着铺单层PN结后的电容C_ox将增加，从而降低单层PN结衬底隔离对降低电感寄生电容的效果。而且以往的做法是单层PN结是一个整体或者简单的平行线条。由于衬底的涡流方向是沿着电感的线条方向的，这样的结构对于阻止衬底的涡流不够充分，而且由于N阱的电阻低于电感衬底的电阻，使得N阱内会形成效的涡流，增大电感的损耗。

标准CMOS的片上电感是采用多层金属互连线缠绕而成的。电感的研究主要集中在提高电感的品质因素(Q)和自激振荡频率(f_SR)以及模型的建立。

电感的品质因素的基本定义是电感在一个周期内存储能量和损耗能量的比值：

最广泛的Q定义为：

$Q_L\left(\mathrm{\ω}\right)=-\frac{\mathrm{Im}\left(y11\right)}{\mathrm{Re}\left(y11\right)}=2\mathrm{\ω}\·\frac{(E_m^{\mathrm{av}}-E_e^{\mathrm{av}})}{P_l^{\mathrm{av}}}...\left(2\right)$

其中，E_m ^av，E_e ^av，P_l ^av分别表示一个周期内电感的平均存储的磁能、电能和损耗。

电感的自激振荡频率(f_SR)定义为公式(2)中Q为0时候电感的工作频率：

$f_{\mathrm{SR}}={\left(2\mathrm{\π}\sqrt{L_{\mathrm{eq}}{C}_{\mathrm{eq}}}\right)}^{-1}...\left(3\right)$

其中L_eq和C_eq分别为等效的电感值和电容值。

发明内容

本发明的目的在于提出一种用标准CMOS工艺设计多PN结衬底隔离片上电感的方法。

本发明提出的用标准CMOS工艺设计多PN结裗隔离片上电感的方法，首先利用标准的互补式金属氧化物半导体工艺(即标准CMOS工艺)的双阱或单阱工艺形成叠层的三或双PN结衬底隔离结构，从而有效降低电感的衬底寄生等效电容，进而提高电感的自激振荡频率，降低电感的镜像电流损耗；交错的PN结耗尽层结构起着对涡流的阻值作用，降低电感衬底的涡流损耗，进而增大电感的Q值。

采用标准CMOS工艺设计片上电感的PN结衬底隔离层的步骤如下：

(1)对于单阱工艺，在阱上注入与阱离子极性相反的杂质，具体而言对于P型衬底，是P型衬底上形成N阱，然后在N阱上面进行P⁺扩散；对于N型衬底，是N型衬底上形成P阱，然后在P阱上面进行N⁺扩散，形成与硅片垂直的双PN结。

对于双阱工艺，在深阱上形成与该深阱离子相反类型的阱，比如在P型衬底上形成深N阱，再在深N阱上形成P阱，也会形成与硅片垂直方向双PN结；

(2)在双PN结形成的基础上，在其顶层阱上扩散与其该顶层阱离子极性相反的杂质，形成另外一个PN结，从而形成三叠层PN结。比如在P型衬底上形成深N阱，在深N阱上形成P阱，再在P阱上扩散N⁺，这样形成垂直串连的三层PN结。

电感的衬底等效寄生电容等于串连的多个PN结电容与氧化层电容C_ox以及C_sub的串连，进一步降低了电感的衬底电容以及电容耦合衬底损耗。

本发明中，多PN结的结构的水平方向设计成不是一个完整的平面，而是分离的或者整体连接而局部分离的结构，具体可将叠层的PN结设计成线条形状，并且垂直于电感的金属线圈进行排放，呈现放射状，类似金属地屏蔽的形式。但是这里不是做地屏蔽使用，而是让PN结的耗尽层以及PN结之间的绝缘层阻值衬底表层涡流的运动时，降低涡流的损耗。采用分离的PN结使得衬底的高阻区的厚度(THR)不再是PN结的耗尽层的厚度，而是最低层阱形成的PN结到氧化层的深度。

利用本发明提出的用标准CMOS工艺制作放射状的PN结衬底隔离片上电感的方法，利用标准CMOS工艺的双阱或者单阱工艺设计三或双PN结衬底隔离结构，在并不增加成本的前提下有效降低电感的衬底寄生等效电容，进而提高电感的自激振荡频率，降低电感的镜像电流损耗；交错的PN结耗尽层结构起着对涡流的阻值作用，降低电感衬底的涡流损耗，进而增大电感的Q值。

工作在自激振荡频率的PN结隔离电感的设计：

以往的电感的设计是尽量提高电感的自激振荡频率，而本发明是使电感工作在自激振荡频率，这意味着需要大的电感值和大的寄生电容，这样可以通过增加金属线圈宽度和并联多层金属互连线等方法来降低电感的寄生电阻；采用叠层串连结构以及多圈电感等方法增大电感值，降低电感的自激振荡频率到工作频率。

电感值和串连的寄生电阻的比值增大，意味着储存的能量增大，而损耗的能量降低，进而电感的品质因数提高，电路的性能相应提高。

调节铺在片上电感下面的单或多PN结衬底隔离层的反偏电压，可以调节PN结电容，进而控制电感的寄生电容，而电感值基本不变，寄生电容的变化意味着电感的自激振荡频率变化。也就是说可以通过调节衬底隔离层的PN结反偏电压，调节电感的自激振荡频率，使其等于电感的工作频率，消除工艺偏差和设计偏差的影响，同时还可以实现一定范围的频率调谐。

该自激振荡电感替代传统的电感电容并联谐振的电路拓扑结构，比如LC VCO等。

附图说明

图1为四层金属互连线的标准CMOS层次关系；

图2为单阱工艺的纵向PN结串联结构；

图3为双阱工艺的纵向PN结串联结构；

图4为双PN结放射状的衬底隔离结构示意图

图中标号：21为衬底，22为PN结的耗尽层，23为离子扩散或注入离子，24为PN结的耗尽层，25为扩散或注入离子，26为电容，27为PN结，28为PN结，29为耗尽层深度，31为衬底，33为深阱，32、34、38为PN结的耗尽层，35为深阱，36为电容，37为注入离子，39、310、311为3个串联的PN结，312为高阻层厚度；41为N阱，42为P⁺，43为空隙。

具体实施方式

下面结合附图进一步具体描述本发明。

图1为四层金属互连线的标准CMOS层次关系；电感就是利用互连线缠绕而成，不同层次之间的连接采用通孔连接。PN结就是采用有缘层的离子注入完成的。

图2为单阱工艺的纵向PN结串联结构。其中21是衬底，23是和衬底相反的离子扩散或者注入，形成阱，这样21和23之间就会形成PN结27。在23上面扩散或者注入与其相反极性的离子25，这样25和23之间就会形成PN结28。图中的22和24是PN结的耗尽层，没有自由移动电荷，这样PN结形成的高阻深度不再是简单的PN结的耗尽层，而是最低层的耗尽层的深度29。而这两个PN结与氧化层电容26在垂至于衬底的方向上是串连的。这样电感的寄生电容就被大大降低。例如P型衬底上扩散N阱，在N阱上面进行P⁺注入，这样P⁺和N阱之间以及N阱与P衬底之间形成两个串联的PN结(P⁺NP)。

图3为双阱工艺的纵向PN结串联结构。其中31为衬底，33是与衬底极性相反的深阱，35是与该深阱相反极性粒子形成的阱，在31和33，33和35之间就形成双PN结的串连。

在该阱上注入与阱离子极性相反的离子37。这样在31和33，33和35以及35和37之间分别形成三个串连的PN：39，310，311，PN结和氧化层电容36串连。32，34，38为PN结的耗尽层，312是等效的PN结的高阻层的厚度。

例如在P衬底的上面形成深N阱，在深N阱上形成P阱，这样P阱和深N阱之间以及深N阱与P衬底之间形成两个串联的PN结(PNP)。在P阱上面再扩散N⁺，这样N⁺和P阱之间形成的PN结与前面形成的两个电容串联，形成三PN结(NPNP)串联。

这样电感的衬底等效寄生电容等于串连的多个PN结电容与C_ox以及C_sub的串连，进一步降低了电感的衬底电容以及电容耦合衬底损耗。

串联的PN结和金属下的氧化层电容是串联的，也就是说电感到衬底之间的电容都是串联关系，进而总体的电感等效电容大大的降低，电容耦合衬底损耗也跟着降低。电感衬底寄生等效电容的降低，可以有效的提高电感的自激振荡频率。

图4为双PN结放射状的衬底隔离结构示意图；其中41和42的粒子极性相反，43为不额外注入离子的空隙。例如在P衬底上扩散N阱，在N阱上P⁺注入，形成垂直串连的双PN结。这样的PN结线条是垂直于电感的线圈，等效的高阻厚度为最低层的PN结到氧化层的深度，PN结的耗尽层就能阻值衬底表面的涡流的流动。降低电感的衬底损耗，提高电感的品质因素。

PN结的寄生电容公式为

$C_j=\sqrt{\frac{q{\mathrm{\ϵ}}_{\mathrm{si}}{N}_A{N}_D}{2{\mathrm{\Φ}}_{\mathrm{bi}}(N_A+N_D)}}\·\sqrt{\frac{1}{{\mathrm{\Φ}}_{\mathrm{bi}}+V_R}}...\left(4\right)$

其中，N_A，N_D分别为PN结两个离子区的离子浓度；q为电荷的电量；Φ_bi为PN结的内建电势；V_R是PN结的反偏电压。

PN结加反偏电压V_R，由下面的公式(1)，电感和衬底之间的等效寄生电容会进一步降低。注意加偏置的时候，电压和PN结的层次之间的连接要接一个大一点的电阻，比如几千欧姆。这样使得PN结的某个层次不是地屏蔽结构，而是起着PN的降低电感衬底寄生电容和衬底隔离的作用。这样就通过调整PN结的反偏电压，PN结的电容变化，意味着电感的自激振荡频率变化。

电感工作在自激振荡频率，意味着需要大的电感值和大的寄生电容，这样可以通过增加金属线圈宽度和并联多层金属互连线等方法降低电感的寄生电阻；采用叠层串连结构以及多圈电感等方法增大电感值，降低电感的自激振荡到工作频率。

由于工艺的偏差使得这样的自激振荡频率很难精确的对准电路的工作频率，调节PN结的反偏电压，控制电感的寄生电容，也就是LC谐振电路的电容，就可以控制谐振频率，进而实现谐振频率的精确对准和调谐的作用。

另外，需要说明的是，PN结的耗尽层是没有自由移动电荷的，也可以说这里的电阻无穷大，阻止涡流在该层的流动。实际的PN结的耗尽层是很薄的，反向的PN结加压可以增大耗尽层的厚度W_di，

$W_{\mathrm{di}}=\sqrt{\frac{2{\mathrm{\ϵ}}_{\mathrm{si}}(N_A+N_D)}{q{N}_A{N}_D}}\·\sqrt{V_R+V_{\mathrm{bi}}}...\left(6\right)$

其中，N_A，N_D分别为PN结两个离子区的离子浓度；q为电荷的电量；Φ_bi为PN结的内建电势；V_R是PN结的反偏电压；ε_si为衬底的介电场数。

采用分离的PN结使得衬底的高阻区的厚度(THR)不再是PN结的耗尽层的厚度，而是最下面阱和衬底形成的PN结深度。PN耗尽层随着反向的PN结电压增大而增加，意味着PN结对于阻值衬底涡流的能力提高，电感的Q值进一步提高。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (3)

1、一种用标准CMOS工艺设计多PN结衬底隔离片上电感的方法，其特征在于首先利用CMOS工艺的单阱或双阱工艺形成叠层的三或双PN结衬底隔离结构；其中

(1)对于单阱工艺，在阱上注入与阱离子极性相反的杂质，形成与硅片垂直的双PN结；对于双阱工艺，在深阱上形成与该深阱离子相反类型的阱，形成与硅片垂直的双PN结；

(2)在双PN结形成的基础上，在其顶层阱上扩散与该顶层阱离子极性相反的杂质，形成另外一个PN结；从而形成三叠层PN结；

所述多PN结结构的水平方向是分离的或者整体连接而局部分离的结构，将叠层的PN结设计成线条形状，并且垂直于电感的金属线圈进行排放，呈现放射状。

2、根据权利要求1所述的方法，其特征在于使得电感自激振荡频率为电感的工作频率。

3、根据权利要求2所述的方法，其特征在于调节铺在片上电感下面的单或多PN结衬底隔离层的反偏电压，控制电感的寄生电容，进而调整电感的自激振荡频率至电感的工作频率。

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