BESCHREIBUNG
Die vorliegende Erfindung betrifft eine Schwellenwertschaltung nach dem Oberbegriff des Patentanspruches 1.
Beim Übertragen von digitalen Zeichenelementen über eine Leitung entstehen vielfach Verzerrungen, zu deren Kompensierung Regeneratoren eingesetzt werden. Aus der CH-PS 604 440 ist beispielsweise ein Taktimpulsgenerator bekannt, der zur Trennung des Nutzsignals von Störsignalen mit einem Schwellenwertschalter versehen ist. Dabei wird im allgemeinen eine Schwellenspannung von etwa dem halben Wert der Amplitude der empfangenen Impulse als zweckmässig angesehen. Bei der Übertragung von Impulsen mit einheitlicher Amplitude ist eine Halbierung derselben unproblematisch. In vielen Fällen muss man jedoch mit Änderungen in der Kabellänge und mit Temperaturschwankungen rechnen, die Änderungen in der Amplitude der empfangenen Signale hervorrufen. Daraus ergibt sich die Notwendigkeit, die Schwellenspannung in Abhängigkeit von der Amplitude der Eingangssignale steuerbar zu gestalten.
Aus der DE-AS 19 58 755 ist ein derartiger Schwellenwertschalter bekannt, bei dem ein die Ansprechschwelle steuernder Transistor durch eine aus den Eingangssignalen durch Spitzengleichrichtung gewonnene und der jeweiligen Amplitude der Eingangssignale verhältnisgleiche Gleichspannung gesteuert wird.
Ein solcher Schwellenwertschalter erweist sich jedoch als relativ schlecht geeignet zur monolithischen Integrierung in sogenannten Gatearrays in C-MOS-Technik.
Es ist daher Zweck der vorliegenden Erfindung, eine Schwellenwertschaltung mit steuerbarer Ansprechschwelle anzugeben, die einer Integrierung in einem Gatearray zugänglich ist.
Dies wird erfindungsgemäss durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Massnahmen erreicht.
Vorteilhafte Ausgestaltungen der Erfindung sind in weiteren Ansprüchen angegeben.
Die Erfindung wird nachfolgend durch Beschreibung von Ausführungsbeispielen anhand einer Zeichnung näher erläutert.
Es zeigt:
Fig. 1 das Blockschaltbild einer Schwellenwertschaltung nach der Erfindung,
Fig. 2 die schematische Darstellung verschiedener Signale in einer solchen Schwellenwertschaltung.
Die Schwellenwertschaltung nach Fig. 1 weist vier Komparatoren KO, K1, K2, K3 auf, deren nichtinvertierende Eingänge gemeinsam über einen Schutzwiderstand RS an eine Referenzspannung U angeschlossen sind, und an denen folglich eine Referenzspannung VR anliegt. Der invertierende Eingang des Komparators KO ist über einen Widerstand RO mit der mittleren Anzapfung M der Sekundärwicklung eines Transformators TR und über einen Widerstand R1 sowohl mit dem einen Anschluss P1 dieser Sekundärwicklung als auch mit dem invertierenden Eingang des Komparators K1 verbunden, wobei zwischen der Anzapfung M und dem mit dem anderen Anschluss P2 der Sekundärwicklung verbundenen invertierenden Eingang des Komparators K2 ein Widerstand R2 eingefügt ist,
für den vorzugsweise die Beziehung R2 = RO + R1 gilt. Der Ausgang des Komparators K0 ist mit den invertierenden Rückstelleingängen eines Zählers Z und eines Flipflops FF verbunden, dessen Ausgang Q über einen Widerstand RM an die über einen Kondensator C zu einem Referenzpotential geführte Anzapfung M angeschlossen ist. Der D-Eingang des Flipflops FF ist mit einem Signal vom Wert V = 1 und sein Takteingang mit dem Ausgangssignal y des Zählers Z beaufschlagt.
Fig. 2 zeigt die Signale sl, sO und s2 und das Signal si, mit dem die Primärwicklung des Transformators TR beaufschlagt ist. Zur Vereinfachung der Figur sind rechteckförmige statt verzerrte Impulse dargestellt, was für die nachfolgende Erläuterung der Arbeitsweise der Schwellenwertschaltung ohne Bedeutung ist. Das Signal sl entsteht aus dem Signal si nach der Addition einer Gleichspannung VM. Das Signal s2 entsteht durch Inversion des Signals si und nachträgliche Addition der Spannung VM. Das Signal sO entsteht durch Amplitudenhalbierung des Signals si und durch Addition der Spannung M.
Die Schwellenwertschaltung nach Fig. 1 funktioniert folgendermassen:
Da die Widerstände R1 und RO denselben Widerstandswert aufweisen, sind die Impulse sO im Punkt P amplitudenhalbiert gegenüber jenen im Anschluss P1. Der Zähler Z und das Flipflop FF bilden ein Regelungsglied RG, das bewirkt, dass an der Anzapfung M eine Gleichspannung VM erscheint, die den Impulsen sl und sO überlagert wird (Fig. 2).
Wird bei Eintreffen einer ansteigenden Flanke F1 die Spannung sO grösser als die Referenzspannung VR, so erscheint am Ausgang des Komparators KO ein Signal x = 0 , das das D Flipflop und den Zähler Z rückstellt, worauf am Ausgang Q des Flipflops ein Signal q = 0 erscheint. Damit entlädt sich der Kondensator C langsam über den Widerstand RM, und zwar auch dann, wenn beispielsweise bei der nächsten fallenden Flanke F2 die Spannung sO kleiner als die Referenzspannung VR und das Signal x = 1 wird, weil das Signal q weiterhingleich 0 bleibt. Sobald x = 1 wird, beginnt der Zähler Z zu zählen. Dabei kann der Takteingang des Zählers Z mit Impulsen tk beaufschlagt werden, die nur ungefähr dieselbe Bitrate wie die Impulse si aufweisen müssen. Sie brauchen auch nicht synchronisiert zu sein.
Es kann zunächst der Fall eintreten, dass bevor der Zähler bis Zm gezählt hat, beispielsweise eine neue, die Referenzspannung VR überschreitende positive Flanke F3 kommt, die das Flipflop FF und den Zähler Z wieder rückstellt, der somit wieder von vorne zu zählen beginnt. Gelegentlich kann jedoch auch der Fall eintreten, dass der Zähler Z tatsächlich den maximalen Zählerstand Zm erreicht, so dass das D-Flipflop FF aktiviert wird und sein Ausgangssignal q den Wert 1 erhält, wodurch der Kondensator C geladen wird. Die Spannung VM beginnt dann langsam zu steigen, bis eine positive Flanke F4 die Referenzspannung VR wieder übersteigt.
Das Regelungsglied RG kann auch anders aufgebaut sein.
Wichtig ist, dass nachdem einmal das Signal x den Wert 0 angenommen hat, das Signal q während mindestens einer Anzahl Zm Bitzeiten den Wert q = 0 behält. Das Regelungsglied RG kann somit beispielsweise aus einem Zeitglied bestehen, das eine Diode, einen Kondensator, einen Widerstand und gegebenenfalls einen Verstärker umfasst, womit die gewünschte Zeitverzögerung erreicht wird.
Die Regelschleife über den Komparator KO, das Regelungsglied RG, den Widerstand RM, den Kondensator C und den Widerstand RO bewirkt, dass der Scheitelwert von sO gleich VR wird (Fig. 2).
Die Referenzspannung VR fällt somit ziemlich genau in die halbe Höhe der positiven Pulse von sl und s2 an den Eingängen P1 und P2 der Komparatoren K1 und K2, und zwar unabhängig vom gewählten Wert für die Spannung U. Die Komparatoren KO, K1, K2, K3 können somit durch Inverter beispielsweise in C-MOS-Technik ersetzt werden, die keine nichtinvertierenden Eingänge aufweisen. Somit entfallen auch der Widerstand RS und die externe Referenzspannung U. Die vier Inverter KO, K1, K2 und K3 müssen jedoch mit internen Schwellen arbeiten, die unter sich nicht mehr differieren dürfen, als die zugelassene Ungenauigkeit der Schwellenregelung.
Die erfindungsgemässe Schwellenwertschaltung bringt daher den Vorteil mit sich, dass die Lage der internen Schwelle der C MOS-Eingänge nicht bekannt sein muss. Dies erlaubt, die Inverter KO, K1, K2 und K3 gegebenenfalls zusammen mit den Elementen Z und FF als Gatearray auszubilden.
Vorzugsweise kann der Transformator TR ein Übertragungsverhältnis von 35 : (35 + 35) aufweisen.
Bei Anwendungen mit Impulsen einer einzigen Polarität können der Komparator bzw. Inverter K2, 'der Widerstand R2 und die entsprechende Sekundärteilwicklung des Transformators TR oder der Transformator selbst entfallen.
Falls Datenimpulse im HDB-3 Code empfangen werden, soll der Zähler vorzugsweise bis mindestens Zm = 9 zählen, da im ungünstigsten Fall eine maximale Lücke von 7 Nullwerten möglich ist und ein Anfangs- und ein Endbit benötigt werden. Im allgemeinen gilt Zm = Zn + 2, worin Zn die maximale Anzahl Lücken zwischen zwei im vorliegenden Fall positiven Pulsen ist, die nacheinander auftreten können.
In weiterer Ausgestaltung der Erfindung kann der Komparator oder Inverter K3 derart vorgesehen sein, dass sein Eingang einerseits über einen Widerstand R3 mit der Anzapfung M und andererseits über einen weiteren Widerstand R4 mit einem positiven Referenzpotentialanschluss V' verbunden ist. Der Komparator oder Inverter K3 gibt ein Ausgangssignal b ab, das angibt, ob ein Eingangssignal vorhanden ist oder nicht. Somit kann durch den Wert b = 1 entschieden werden, ob ein Datensignal und durch den Wert b = 0 , ob nur Störsignale vorhanden sind.
DESCRIPTION
The present invention relates to a threshold circuit according to the preamble of claim 1.
When digital drawing elements are transmitted over a line, distortions often occur, and regenerators are used to compensate for them. From CH-PS 604 440 a clock pulse generator is known, for example, which is provided with a threshold switch for separating the useful signal from interference signals. A threshold voltage of approximately half the amplitude of the received pulses is generally considered to be expedient. When transmitting pulses of uniform amplitude, halving them is not a problem. In many cases, however, changes in the cable length and temperature fluctuations must be expected, which cause changes in the amplitude of the received signals. This results in the need to make the threshold voltage controllable as a function of the amplitude of the input signals.
Such a threshold switch is known from DE-AS 19 58 755, in which a transistor controlling the response threshold is controlled by a DC voltage obtained from the input signals by peak rectification and having the same amplitude as the respective amplitude of the input signals.
However, such a threshold switch proves to be relatively poorly suited for monolithic integration in so-called gate arrays using C-MOS technology.
It is therefore the purpose of the present invention to provide a threshold circuit with a controllable response threshold which is accessible for integration in a gate array.
This is achieved according to the invention by the measures specified in the characterizing part of patent claim 1.
Advantageous embodiments of the invention are specified in further claims.
The invention is explained in more detail below by describing exemplary embodiments with reference to a drawing.
It shows:
1 is a block diagram of a threshold circuit according to the invention,
Fig. 2 shows the schematic representation of various signals in such a threshold circuit.
1 has four comparators KO, K1, K2, K3, the non-inverting inputs of which are connected together to a reference voltage U via a protective resistor RS, and which are consequently connected to a reference voltage VR. The inverting input of the comparator KO is connected via a resistor RO to the center tap M of the secondary winding of a transformer TR and via a resistor R1 both to one terminal P1 of this secondary winding and to the inverting input of the comparator K1, with the tap M and a resistor R2 is inserted into the inverting input of the comparator K2 connected to the other terminal P2 of the secondary winding,
for which the relationship R2 = RO + R1 preferably applies. The output of the comparator K0 is connected to the inverting reset inputs of a counter Z and a flip-flop FF, the output Q of which is connected via a resistor RM to the tap M led to a reference potential via a capacitor C. A signal of the value V = 1 is applied to the D input of the flip-flop FF and the output signal y of the counter Z is applied to its clock input.
Fig. 2 shows the signals sl, sO and s2 and the signal si, which is applied to the primary winding of the transformer TR. To simplify the figure, rectangular instead of distorted pulses are shown, which is of no importance for the following explanation of the operation of the threshold circuit. The signal sl arises from the signal si after the addition of a DC voltage VM. The signal s2 is created by inversion of the signal si and subsequent addition of the voltage VM. The signal sO is created by halving the amplitude of the signal si and by adding the voltage M.
1 works as follows:
Since the resistors R1 and RO have the same resistance value, the pulses sO in point P are halved in amplitude compared to those in terminal P1. The counter Z and the flip-flop FF form a control element RG, which causes a direct voltage VM to appear on the tap M, which is superimposed on the pulses s1 and s0 (FIG. 2).
If the voltage sO becomes greater than the reference voltage VR when a rising edge F1 arrives, a signal x = 0 appears at the output of the comparator KO, which resets the D flip-flop and the counter Z, whereupon a signal q = 0 at the output Q of the flip-flop appears. The capacitor C thus slowly discharges through the resistor RM, even if, for example, the voltage s0 becomes smaller than the reference voltage VR and the signal x = 1 on the next falling edge F2, because the signal q remains equal to 0. As soon as x = 1, the counter Z begins to count. The clock input of the counter Z can be acted upon by pulses tk which only have to have approximately the same bit rate as the pulses si. You don't need to be synchronized either.
First of all, the case may occur that, before the counter has counted to Zm, a new positive edge F3, which exceeds the reference voltage VR, comes back, which resets the flip-flop FF and the counter Z, which thus begins to count again from the beginning. Occasionally, however, the case may also occur that the counter Z actually reaches the maximum counter reading Zm, so that the D flip-flop FF is activated and its output signal q receives the value 1, which causes the capacitor C to be charged. The voltage VM then begins to rise slowly until a positive edge F4 again exceeds the reference voltage VR.
The control element RG can also be constructed differently.
It is important that once signal x has assumed the value 0, signal q has the value q = 0 for at least a number of Zm bit times. The control element RG can thus consist, for example, of a timing element which comprises a diode, a capacitor, a resistor and, if appropriate, an amplifier, with which the desired time delay is achieved.
The control loop via the comparator KO, the control element RG, the resistor RM, the capacitor C and the resistor RO causes the peak value of sO to become VR (FIG. 2).
The reference voltage VR thus falls almost exactly in half the positive pulses of sl and s2 at the inputs P1 and P2 of the comparators K1 and K2, regardless of the selected value for the voltage U. The comparators KO, K1, K2, K3 can thus be replaced by inverters using C-MOS technology, for example, which have no non-inverting inputs. The resistor RS and the external reference voltage U are therefore also eliminated. However, the four inverters KO, K1, K2 and K3 must work with internal thresholds, which must not differ from one another more than the permissible inaccuracy of the threshold regulation.
The threshold value circuit according to the invention therefore has the advantage that the position of the internal threshold of the C MOS inputs need not be known. This allows the inverters KO, K1, K2 and K3, if appropriate, to be designed together with the elements Z and FF as a gate array.
The transformer TR can preferably have a transmission ratio of 35: (35 + 35).
In applications with pulses of a single polarity, the comparator or inverter K2, the resistor R2 and the corresponding secondary part winding of the transformer TR or the transformer itself can be omitted.
If data pulses are received in the HDB-3 code, the counter should preferably count up to at least Zm = 9, since in the worst case a maximum gap of 7 zero values is possible and a start and an end bit are required. In general, Zm = Zn + 2, where Zn is the maximum number of gaps between two positive pulses in the present case, which can occur in succession.
In a further embodiment of the invention, the comparator or inverter K3 can be provided in such a way that its input is connected on the one hand to the tap M via a resistor R3 and on the other hand to a positive reference potential connection V 'via a further resistor R4. The comparator or inverter K3 outputs an output signal b, which indicates whether an input signal is present or not. Thus, the value b = 1 can be used to decide whether a data signal and the value b = 0 whether there are only interference signals.