DE2714215C2 - Receive interface for data or clock signals - Google Patents
Receive interface for data or clock signalsInfo
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Description
Die Erfindung bezieht sich auf eine Empfangsschnittstellen-Anordnung mit einem eingangsseitigen Übertrager zur Übertragung eines Daten- oder Taktsignals.The invention relates to a receive interface arrangement with an input-side transmitter for transmitting a data or clock signal.
Eine derartige erdfreie und erdsymmetrische Anordnung dient insbesondere im Amtsbereich zur Verbindung einer erdsymmetrischen Leitung mit einem Gerät, die zusammen eine störungssichere Übertragung von gleichspannungsfreien Daten- oder Taktsignalen mit wenigstens zwei Zuständen, wie binären oder pseudoternären Signalen, gewährleisten. Um Störungen durch Reflexionen zu vermeiden, muß die Leitung an den Enden mit ihrem Wellenwiderstand abgeschlossen sein.Such an ungrounded and symmetrical arrangement is used for connection in particular in the office area a balanced line with a device, which together ensure interference-free transmission of DC voltage-free data or clock signals with at least two states, such as binary or pseudo-ternary Signals. To avoid interference from reflections, the line must be on the ends should be completed with their wave resistance.
Aus der DE-AS 21 43 792 ist bereits eine Empfangsschnittstellen-Anordnung mit Tiefpaßeigenschaften bekannt. Diese enthält einen Operationsverstärker ohne Schwellenschaltung.From DE-AS 21 43 792 a receiving interface arrangement is already known with low pass properties. This contains an operational amplifier without a threshold circuit.
Aus dem Siemens-Handbuch »Multiplexgerät PCM 30«, Januar 1977, ist bereits eine Empfangsschnittstellen-Anordnung für pseudoternäre Datensignale in AMI-Codierung, bei der die logischen Einsen des Datensignals abwechselnd durch positive und negative Impulse dargestellt werden, bekannt Diese Anordnung ist aus einer großen Anzahl von Einzelbauelementen, darunter vier Transistoren, aufgebautFrom the Siemens manual "Multiplex device PCM 30", January 1977, there is already a receiving interface arrangement for pseudoternary data signals in AMI coding, in which the logical ones of the Data signal can be represented alternately by positive and negative pulses, known this arrangement is made up of a large number of individual components, including four transistors
Aufgabe der Erfindung ist es, eine billige Empfangsschnittstellen-Anordnung mit Bandpaßeigenschaften zu realisieren, die zudem ohne Regelung einen möglichst großen Bereich an Leitungsdämpfung verarbeiten kann.The object of the invention is to provide an inexpensive receiving interface arrangement to realize with bandpass properties, which also without regulation as possible can handle a large range of line attenuation.
Ausgehend von einer Empfangsschnittstellen-Anordnung mit einem eingangsseitigen Übertrager zur Übertragung eines Daten- oder Taktsignals wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß für η Zustände des Daten- oder Taktsignals n-1 Operationsverstärker oder Komparatoren vorgesehen sind, deren Eingänge unter Zwischenschaltung eines Vorwiderstandes mit den Anschlüssen der Sekundärwicklung des Übertragers verbunden sind und deren Ausgang als Ausgang der Anordnung dient, und daß ein Spannungsteiler zur Ableitung von n-1 Schwellenspannungen für die n—l Operationsverstärker oder Komparatoren aus der Betriebsspannung vorgesehen ist.Starting from a receiving interface arrangement with an input-side transmitter for transmitting a data or clock signal, this object is achieved according to the invention in that n- 1 operational amplifiers or comparators are provided for η states of the data or clock signal, the inputs of which with the interposition of a series resistor with the Connections of the secondary winding of the transformer are connected and the output of which serves as the output of the arrangement, and that a voltage divider is provided for deriving n- 1 threshold voltages for the n-1 operational amplifiers or comparators from the operating voltage.
Vorteilhaft ist es dabei, wenn zwischen einem Eingang und dem Ausgang wenigstens eines Operationsverstärkers oder !Comparators ein Mitkopplungswiderstand vorgesehen istIt is advantageous if there is at least one operational amplifier between an input and the output or! Comparators a positive feedback resistor is provided
Die Erfindung erlaubt die Realisierung einer Empfangsschnittstellen-Anordnung
mit Bandpaßeigencchaft, die Daten- oder Taktsignale mit π Zuständen zu
verarbeiten vermag.
Anhand von Ausführungsbeispielen wird die Erfin-ο dung nachstehend näher beschrieben.The invention allows the implementation of a receiving interface arrangement with band pass properties, which is able to process data or clock signals with π states.
The invention is described in more detail below on the basis of exemplary embodiments.
F i g. 1 zeigt eine erfindungsgemäße Empfangsschnittstelle für binäre Taktsignale;F i g. 1 shows a receiving interface according to the invention for binary clock signals;
F i g. 2 zeigt einen Pulsplan zur Empfangsschnittstelle nach F i g. 1;F i g. 2 shows a pulse plan for the receiving interface according to FIG. 1;
F i g. 3 zeigt eine erfindungsgemäße Empfangsschnittstelle für pseudoternäre Signale, undF i g. 3 shows a receiving interface according to the invention for pseudoternary signals, and
F i g. 4 zeigt einen Pulsp&n zur Empfangsschnittstelle
nach F i g. 3.
F i g. 1 zeigt eine Empfangsschnittstelle für binäre Taktsignale, bei denen ein Zustand positiv und der
andere Zustand negativ ist Die Anordnung enthält einen Eingang 1, Γ, einen Übertrager 2, einen
Anpassungswiderstand 3, einen Kondensator 4, einen Spannungsteiler 5, 6, einen Vorwiderstand 7, einen
Mitkopplungswiderstand 8, einen Operationsverstärker oder Komparator 9, einen Ausgang 11, 11' und einen
Betriebsspannungsanschluß 12. Der Ausgang des Operationsverstärkers oder Komparators 9 kann als
»offener Kollektor« zusammen mit einem Kollektor-F i g. 4 shows a pulse & n to the receiving interface according to FIG. 3.
F i g. 1 shows a receiving interface for binary clock signals in which one state is positive and the other state is negative The arrangement contains an input 1, Γ, a transformer 2, a matching resistor 3, a capacitor 4, a voltage divider 5, 6, a series resistor 7, a positive feedback resistor 8, an operational amplifier or comparator 9, an output 11, 11 'and an operating voltage connection 12. The output of the operational amplifier or comparator 9 can be used as an "open collector" together with a collector
jo widerstand 10 oder mit integriertem Kollektorwiderstand ausgeführt sein.jo resistor 10 or with integrated collector resistor be executed.
Mit dem Eingang 1, Γ ist eine erdsymmetrische Leitung verbunden, über die der Primärwicklung des Übertragers 2 ein binäres Taktsignal Ue mit positivenA line balanced to ground is connected to the input 1, Γ, via which the primary winding of the transformer 2 receives a positive binary clock signal Ue
ji und negativen Zuständen zugeführt wird. Das Taktsignal wird über den Übertrager 2, der mit dem Widerstand 3 an die symmetrische Leitung angepaßt ist, übertragen. Der Wert des Vorwiderstandes 7 ist groß gegen den Wert des Anpassungswiderstandes 3 gewählt. Der Spannungsteiler mit den Widerständen 5 und 6 liefert eine Vorspannung U\. Da der Operationsverstärker oder Komparator 9 eine sehr hohe Spannungsverstärkung bei genügend großem Eingangswiderstand aufweist, kann mit guter Näherung angenommen werdenji and negative states. The clock signal is transmitted via the transformer 2, which is matched with the resistor 3 to the symmetrical line. The value of the series resistor 7 is selected to be large compared to the value of the matching resistor 3. The voltage divider with resistors 5 and 6 supplies a bias voltage U \. Since the operational amplifier or comparator 9 has a very high voltage gain with a sufficiently large input resistance, it can be assumed with a good approximation
undand
Ua = logisch 0 für üuE<
0
Ua = logisch 1 fürüUf>0 Ua = logical 0 for üu E < 0
Ua = logical 1 for uUf> 0
Dabei ist Ue der Momentanwert der Eingangsspannung Ueuuu öder Übertragungsfaktor des Übertragers 2. Durch den Mitkopplungswiderstand 8 wird das Schaltverhalten verbessert. Außerdem entsteht eine Hysterese, die bei kleiner bzw. fehlender Eingangsspannung t/eStörimpulse am Ausgang 11,1Γ verhindert. Ue is the instantaneous value of the input voltage Ueuuu or the transmission factor of the transformer 2. The positive feedback resistor 8 improves the switching behavior. In addition, there is a hysteresis which prevents interference pulses at output 11,1Γ if the input voltage t / e is low or absent.
In F i g. 2 zeigt der Puls a den Verlauf der Spannung ü· Ub, der Puls b den Verlauf der Spannung Lh mit Hysterese H und Mitkopplung M und der Puls c denIn Fig. 2 shows the pulse a the profile of the voltage u · Ub, the pulse b the profile of the voltage Lh with hysteresis H and positive feedback M and the pulse c den
U2 = üUe+ Uh U 2 = üUe + Uh
Ri und Rs sind die Werte der Widerstände 7 und 8.
F i g. 3 zeigt eine erfindungsgemäße Empfangsschnitt- Ri and Rs are the values of resistors 7 and 8.
F i g. 3 shows a receive interface according to the invention
stelle für pseudoternäre Datensignale in AMI-Codierung. Die Anordnung unterscheidet sich von der nach F ι g. 1 durch einen Spannungsteiler 13, 16, der drei Vorspannungen erzeugt, und zwei Operationsverstärker oder Komparatoren 17 und 18, die in Form einer verdrahteten ODER-Schaltung verbunden sind.place for pseudo-ternary data signals in AMI coding. The arrangement differs from that according to FIG. 1 through a voltage divider 13, 16, the three Bias voltages are generated, and two operational amplifiers or comparators 17 and 18, which are in the form of a wired OR circuit are connected.
Durch den Spannungsteiler 13 bis 16 ist der Fußpunkt des Übertragers 2 auf die Spannung LJ, angehoben. Der Operationsverstärker oder Komparator 17 ist gegenüber der Spannung U\ um die Spannung Lh positiv vorgespannt Der Operationsverstärker oder Komparator 18 ist mit der Spannung Lh negativ vorgespannt Mit U2=U3 istThe base point of the transformer 2 is raised to the voltage LJ by the voltage divider 13 to 16. The operational amplifier or comparator 17 is biased positively with respect to the voltage U \ by the voltage Lh. The operational amplifier or comparator 18 is biased negatively with the voltage Lh, where U 2 = U 3
UA = logischOfürö-1uE\
> U2
und U A = logicalOforö-1 u E \> U 2
and
Der Ausgang 11, 11' liefert ein invertiertes binäres Datensignal.The output 11, 11 'supplies an inverted binary data signal.
Fig.4 zeigt die Arbeitsweise der Anordnung nach F i g. 3 anhand einer trapezförmigen Eingangsspannung Ue. Der Puls d ist die um U\ verschobene und vom Übertrager 2 übersetzte Eingangsspannung Ue, und der Puls e ist die Ausgangsspannung UA. Der Puls e ist das invertierte binäre Datensignal Es wird nachfolgend mit der Taktfrequenz abgetastet um beispielsweise den zweiten Impuls während des Nulldurchganges der Trapezspannung zu eliminieren.FIG. 4 shows the mode of operation of the arrangement according to FIG. 3 based on a trapezoidal input voltage Ue. The pulse d is the input voltage Ue shifted by U \ and translated by the transformer 2, and the pulse e is the output voltage U A. The pulse e is the inverted binary data signal. It is then sampled at the clock frequency in order, for example, to eliminate the second pulse during the zero crossing of the trapezoidal voltage.
Die Anordnung nach F i g. 3 ist auch zum Empfang von pseudoternären Signalen verwendbar, die Verletzungen der AMI-Regel enthalten. In diesem Fall dürfen die Ausgänge der Operationsverstärker oder Komparatoren 17 und 18 nicht verbunden werden, damit die absichtlichen Verletzungen der AMI-Regel erkannt werden können. Diese Schaltungsvariante ist beispielsweise für die 64-kbit/s-Schnittstellen nach der CCITT-Empfehlung G 732 geeignet.The arrangement according to FIG. 3 can also be used to receive pseudo-ternary signals, the injuries included in the AMI rule. In this case are allowed the outputs of the operational amplifiers or comparators 17 and 18 are not connected so that the intentional violations of the AMI rule can be detected. This circuit variant is for example for the 64 kbit / s interfaces according to the CCITT recommendation Suitable for G 732.
Durch Einführung von weiteren Abgriffen des Spannungsteilers in Verbindung mit ebenso vielen Operationsverstärkern oder Komparatoren könnenBy introducing further taps on the voltage divider in connection with just as many Operational amplifiers or comparators can
2i) auch mehr als drei Zustände der Eingangsspannung erkannt werden.2i) also more than three states of the input voltage be recognized.
Claims (2)
Priority Applications (1)
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|---|---|---|---|
| DE19772714215 DE2714215C2 (en) | 1977-03-30 | 1977-03-30 | Receive interface for data or clock signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772714215 DE2714215C2 (en) | 1977-03-30 | 1977-03-30 | Receive interface for data or clock signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2714215B1 DE2714215B1 (en) | 1978-09-07 |
| DE2714215C2 true DE2714215C2 (en) | 1979-05-03 |
Family
ID=6005165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19772714215 Expired DE2714215C2 (en) | 1977-03-30 | 1977-03-30 | Receive interface for data or clock signals |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2714215C2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2806850B1 (en) * | 1978-02-17 | 1979-03-22 | Siemens Ag | Receiving device for DC-free data signals |
| DE3430339C1 (en) * | 1984-08-17 | 1986-02-20 | Nixdorf Computer Ag, 4790 Paderborn | Receive circuit for a bipolar input signal |
-
1977
- 1977-03-30 DE DE19772714215 patent/DE2714215C2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2714215B1 (en) | 1978-09-07 |
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