CH661136A5

CH661136A5 - FIRE OR BURGLAR DETECTOR.

Info

Publication number: CH661136A5
Application number: CH437982A
Authority: CH
Inventors: Bernd Heinen
Original assignee: Esser Sicherheitstechnik
Priority date: 1981-07-21
Filing date: 1982-07-19
Publication date: 1987-06-30
Also published as: DE3128796A1; DE3128796C2; ATA280082A; AT382731B

Description

Die Erfindung betrifft eine Brand- oder Einbruchmeldeanlage mit einer Zentrale mit mindestens einer zweiadrigen, ruhestromüberwachten Meldelinie mit parallel geschalteten Meldern, die im Alarmfall einen Anstieg des Linienstromes auslösen. The invention relates to a fire or intrusion detection system with a control center with at least one two-wire, quiescent current-monitored detection line with detectors connected in parallel, which trigger an increase in line current in the event of an alarm.

Bei derartigen Anlagen besteht häufig der Wunsch, denjenigen Melder zu identifizieren, der in den Alarmzustand gegangen ist. Hierzu gibt es eine Reihe von Lösungen, die auf einem Multiplexverfahren beruhen, bei dem die Zentrale die einzelnen Detektoren einer Meldelinie zyklisch abfragt. Als Informationsträger dient eine Pulsdauer oder Pulszahl, ein Strombetrag oder eine Frequenz. Das Multiplexverfahren hat den Nachteil, dass ein erheblicher Datenfluss auf der Linienleitung entsteht. Zudem treten bei der Adressierung und bei der Auswertung der von den Linien einlaufenden Daten vor allem bei grösseren Zentralen Zeitprobleme auf, die unter Umständen ein Mehrprozessorsystem, jedoch zumindest einen erheblichen zusätzlichen Aufwand in der Zentrale erforderlich machen. In systems of this type, there is often a desire to identify the detector that has gone into the alarm state. There are a number of solutions for this that are based on a multiplex method in which the control center cyclically polls the individual detectors of a detection line. A pulse duration or number of pulses, an amount of current or a frequency serves as information carrier. The disadvantage of the multiplex method is that there is considerable data flow on the line. In addition, time problems arise in addressing and evaluating the data arriving from the lines, particularly in the case of larger control centers, which may require a multiprocessor system, but at least a considerable additional outlay in the control center.

Der Erfindung liegt die Aufgabe zugrunde, eine Brandoder Einbruchmeldeanlage der eingangs genannten Gattung zu schaffen, die eine einfache Erkennung desjenigen Melders, der ein Alarmsignal ausgelöst hat, von der Zentrale aus gestattet. The invention has for its object to provide a fire or intrusion alarm system of the type mentioned, which allows easy detection of the detector that has triggered an alarm signal from the control center.

Die Lösung dieser Aufgabe ist im Kennzeichen des Patentanspruches 1 angegeben. The solution to this problem is specified in the characterizing part of patent claim 1.

Vorteilhafte Ausführungsformen und Weiterbildungen sind Gegenstand der abhängigen Ansprüche. Advantageous embodiments and further developments are the subject of the dependent claims.

I n der Zeichnung ist ein für eine Anlage nach der Erfindung geeigneter Melder in einer beispielsweise gewählten, schematisch vereinfachten Ausführungsform schaltbild-mässig dargestellt. Es zeigt: In the drawing, a detector suitable for a system according to the invention is shown in a schematically simplified embodiment in the form of a circuit diagram, for example. It shows:

Fig. 1 ein vereinfachtes Schaltbild des Melders, 1 is a simplified circuit diagram of the detector,

Fig. 2 ein Strom/Zeit- und ein Spannungs/Zeit-Diagramm zur Erläuterung der Arbeitsweise dieses Melders, und Fig. 2 shows a current / time and a voltage / time diagram to explain the operation of this detector, and

Fig. 3 ein vereinfachtes Schaltbild einer Weiterbildung des Melders nach Fig. 1. 3 shows a simplified circuit diagram of a development of the detector according to FIG. 1.

Der in Fig. 1 dargestellte Melder erhält über die Meldelinienleiter 1,2 seine Betriebsspannung Ub und überträgt über die gleiche Meldelinie auch das Alarmsignal in Form einer Zunahme des Linienstromes. Der Melder umfasst hierzu einen Sensor S irgendeiner bekannten Bauart, dessen Ausgang im Ruhezustand hochohmig ist und auf dem logischen Pegel H liegt, im Alarmzustand jedoch niederohmig wird und auf den logischen Pegel Lgeht. Der Sensorausgang ist über eine später im einzelnen beschriebene Alarmunterdrük-kungsschaltung3, einen Strombegrenzungswiderstand R1 und eine der örtlichen Alarmsignalisierung dienende LED mit dem Linienleiter 1 verbunden. The detector shown in FIG. 1 receives its operating voltage Ub via the signal line conductors 1, 2 and also transmits the alarm signal in the form of an increase in the line current via the same signal line. For this purpose, the detector comprises a sensor S of any known type, the output of which is high-resistance in the idle state and is at the logic level H, but becomes low-resistance in the alarm state and goes to the logic level L. The sensor output is connected to the line conductor 1 via an alarm suppression circuit 3 described later in detail, a current limiting resistor R1 and an LED serving for local alarm signaling.

Diese Alarmunterdrückungsschaltung 3 wirkt mit einem Adressendecoder zusammen, der es ermöglicht, von der Zentrale aus festzustellen, welcher Melder in den Alarmzustand gegangen ist. Die Zentrale sendet hierzu der Linienspannung überlagerte Spannungsimpulse, die in Abhängigkeit von der zu übertragenden Information «log. 0» oder «log. 1» unterschiedliche Impulsdauer haben. Ein Eingangskomparator erzeugt aus den der Betriebsspannung überlagerten Impulsen logische Pegel und liefert ferner eine konstante Melderbetriebsspannung. Der Eingangskomparator besteht aus einem Differenzverstärker 4, der an seinem invertierenden Eingang eine aus einer Zehnerdiode 5 und einem Widerstand R2 gewonnene Bezugsspannung Ur erhält und dessen nichtin-vertierender Eingang mit dem Linienleiter 1 verbunden ist. Der Ausgang des Differenzverstärkers 4 ist mit einem der Eingänge der Alarmunterdrückungsschaltung 3, mit dem Dateneingang D eines n-Bit-Schieberegisters 6 und einem s This alarm suppression circuit 3 interacts with an address decoder, which makes it possible to determine from the control center which detector has gone into the alarm state. For this purpose, the control center sends voltage pulses superimposed on the line voltage, which log depending on the information to be transmitted. 0 »or« log. 1 »have different pulse duration. An input comparator generates logic levels from the pulses superimposed on the operating voltage and also supplies a constant detector operating voltage. The input comparator consists of a differential amplifier 4, which receives at its inverting input a reference voltage Ur obtained from a tens diode 5 and a resistor R2 and whose non-inverting input is connected to the line conductor 1. The output of the differential amplifier 4 is connected to one of the inputs of the alarm suppression circuit 3, to the data input D of an n-bit shift register 6 and to an s

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

3 3rd

661 136 661 136

Monoflop 5 verbunden, das die einlaufenden Impulse nach einer Verzögerung um eine Zeit ti dem Takteingang C1 des n-Bit-Schieberegisters 6 zuführt. Das n-Bil-Schieberegister6 hat einen Reseteingang, über den der Schieberegisterinhalt durch Anlegen des logischen Pegels Lgelöscht werden kann. Dieser Eingang ist über einen Widerstand R3 mit dem Linienleiter 1 und über einen Kondensator Cl mit dem auf Massepotential liegenden Linienleiter 2 verbunden. Monoflop 5 connected, which supplies the incoming pulses after a delay by a time ti to the clock input C1 of the n-bit shift register 6. The n-bil shift register 6 has a reset input via which the contents of the shift register can be cleared by applying the logic level L. This input is connected via a resistor R3 to the line conductor 1 and via a capacitor C1 to the line conductor 2 which is at ground potential.

Die Datenausgänge Ai-An des n-Bit-Schieberegisters 6 sind parallel mit den entsprechenden Eingängen eines n-Bit-Kom-parators 7 verbunden, der für jedes Bit einen Programmiereingang Bi-Bn hat, die durch entsprechende Beschaltung auf den jeweiligen logischen Pegel gelegt werden, so dass diese Beschaltung den Adressenspeicher des betreffenden Melders bildet. Der Ausgang des n-Bit-Komparators, der bei Übereinstimmung der gespeicherten Adresse mit der decodierten Adresse von H nach Lgeht, ist mit einem weiteren Eingang der Alarmunterdrückungsschaltung 3 verbunden. The data outputs Ai-An of the n-bit shift register 6 are connected in parallel to the corresponding inputs of an n-bit comparator 7, which has a programming input Bi-Bn for each bit, which is connected to the respective logic level by appropriate wiring so that this circuitry forms the address memory of the detector in question. The output of the n-bit comparator, which goes from H to L if the stored address matches the decoded address, is connected to a further input of the alarm suppression circuit 3.

Die Alarmunterdrückungsschaltung besteht im wesentlichen aus drei NOR-Gliedern 8,9, 10, wobei der Ausgang des NOR-Gliedes lOden Ausgang der Alarmunterdrük-kungsschaltung bildet und im Fall der Abgabe eines Alarmsignales von H nach L geht. Der erste Eingang des NOR-Gliedes 8 ist mit dem Ausgang des n-Bit-Komparators 7 verbunden, der zweite Eingang des NOR-Gliedes 8 mit dem Ausgang des Sensors S, der erste Eingang des NOR-Gliedes 9 ist ebenfalls mit dem Ausgang des Sensors S verbunden und der zweite Eingang des NOR-Gliedes 9 erhält über ein eine Diode D, einen Entladungswiderstand R4und einen Kondensator C2 umfassendes Integrationsglied die Datenimpulse vom Ausgang des Differenzverstärkers 4. Die Ausgänge der NOR-Glieder 8,9 sind mit den Eingängen des NOR-Gliedes 10 verbunden. The alarm suppression circuit essentially consists of three NOR gates 8, 9, 10, the output of the NOR gate 10 forming the output of the alarm suppression circuit and going from H to L when an alarm signal is emitted. The first input of the NOR gate 8 is connected to the output of the n-bit comparator 7, the second input of the NOR gate 8 to the output of the sensor S, the first input of the NOR gate 9 is also connected to the output of the Sensor S connected and the second input of the NOR element 9 receives the data pulses from the output of the differential amplifier 4 via an integrating element comprising a diode D, a discharge resistor R4 and a capacitor C2. The outputs of the NOR elements 8,9 are connected to the inputs of the NOR Member 10 connected.

Die Arbeitsweise der Schaltung wird anhand der beiden Diagramme in Fig. 2 wie folgt erläutert. Im Ruhezustand liegt an beiden Eingängen des NOR-Gliedes 8 H an, so dass sein Ausgang auf L ist. Der erste Eingang des NOR-Gliedes 9 liegt ebenfalls auf H, der zweite Eingang auf L, der Ausgang somit ebenfalls auf L. Damit liegt der Ausgang des NOR-Gliedes 10 auf H. Wenn der Sensor S angesprochen hat, also im Alarmfall, geht der erste Eingang des NOR-Gliedes 9 auf L(L am zweiten Eingang des NOR-Gliedes 8 bewirkt keine Änderung dessen Ausgangssignales). Damit geht der Ausgang des NOR-Gliedes 10 von H nach L, die LED leuchtet auf und das Alarmsignal wird in der Zentrale in Form einer Erhöhung des Linienstromes detektiert. The mode of operation of the circuit is explained as follows using the two diagrams in FIG. 2. In the idle state, 8 H is present at both inputs of the NOR gate, so that its output is at L. The first input of the NOR element 9 is also at H, the second input at L, and the output is therefore also at L. Thus, the output of the NOR element 10 is at H. When the sensor S has responded, ie in the event of an alarm, it goes the first input of the NOR gate 9 to L (L at the second input of the NOR gate 8 does not change its output signal). The output of the NOR gate 10 thus goes from H to L, the LED lights up and the alarm signal is detected in the control center in the form of an increase in the line current.

Zur Lokalisierung des Melders werden nun von der Zentrale aus durch kurzzeitige Unterbrechung des Linien-stromes die n-Bit-Schieberegister 6 aller Melder zurückgesetzt. Dann werden nacheinander die Adressen der Melder der Linie gesendet. Der erste Adressenimpuls lädt über die Diode D bei allen Meldern den Integrationskondensator C und bringt damit den zweiten Eingang des NOR-Gliedes 9 auf H.so dass der Ausgang des NOR-Gliedes lOauf H bleibt bzw. bei demjenigen Melder, der angesprochen hat, von L nach H geht, da an beiden Eingängen dieses NOR-Gliedes nunmehr Lanliegt. Dahergeht der Strom auf der Meldelinie von seinem Alarmwerl auf seinen Ruhewert zurück, wie dies im Diagramm der Fig. 2 dargestellt ist. Sobald nun derjenige Melder, der angesprochen hat, adressiert ist und seine Adresse zutreffend decodiert hat (im Beispiel die Adresse 1 0 0), geht der Ausgang des n-Bit-Komparator 7 von H nach L, so dass am Ausgang des NOR-Gliedes 8 H auftritt und damit das NOR-Glied 10 ausgangsseitig von H nach Lgeht. Damit steigt der Strom auf der Meldelinie wieder auf seinen Alarmwert. To locate the detector, the control center now resets the n-bit shift registers 6 of all detectors by briefly interrupting the line current. Then the addresses of the line detectors are sent one after the other. The first address pulse loads the integration capacitor C via diode D for all detectors and thus brings the second input of the NOR gate 9 to H. so that the output of the NOR gate 10 remains at H or for the detector that has responded from L goes to H, since Lan is now at both inputs of this NOR gate. The current on the detection line therefore returns from its alarm value to its rest value, as shown in the diagram in FIG. 2. As soon as the detector that has responded has been addressed and has correctly decoded its address (address 1 0 0 in the example), the output of the n-bit comparator 7 goes from H to L, so that the output of the NOR gate 8 H occurs and the NOR gate 10 goes from H to L on the output side. The current on the detection line thus rises again to its alarm value.

Der Adressendecoder unterscheidet die einer log. 0 entsprechenden Impulse mit einer kürzeren Dauer als die Verzögerungszeit ti des Monoflops von den einer log. I entsprechenden Impulsen mit einer längeren Dauer als die Verzögerungszeit tl dadurch, dass zwar alle Impulse an dem Dateneingang D des n-Bit-Schieberegisters 6 anliegen, dass aber die kurzen Impulse nicht in das Schieberegister übernommen werden können, da die den Schiebetakt bildende, fallende Flanke des Ausgangsimpulses des Monoflops 1 zeitlich nach der fallenden Flanke des kurzen Impulses auftritt, also in der Pause vor dem nächsten Impuls, während derer der Dateneingang D auf L liegt. Umgekehrt können die langen Impulse als log. 1 in das Schieberegister übernommen werden, da der Schiebetaktimpuls mit dem Anliegen des langen Impulses, also des Pegels H am Dateneingang D, koinzidiert. The address decoder distinguishes that of a log. 0 corresponding pulses with a shorter duration than the delay time ti of the monoflop from the one log. I corresponding pulses with a longer duration than the delay time tl by the fact that although all pulses are present at the data input D of the n-bit shift register 6, the short pulses cannot be transferred to the shift register since the falling pulse forming the shift clock Edge of the output pulse of monoflop 1 occurs after the falling edge of the short pulse, that is to say during the pause before the next pulse, during which the data input D is at L. Conversely, the long pulses can be log. 1 are transferred to the shift register, since the shift clock pulse coincides with the presence of the long pulse, that is to say the level H at the data input D.

Zur Vermeidung einer gleichzeitigen Adressierung mehrerer Melder ist das von der Zentrale gesendete Bit-Muster so zu formulieren, dass innerhalb der n-Bit betragenden Schieberegisterbreite keine Wiederholung auftritt. Für den Fall eines 3-Bit-Schieberegisters ist das Bit-Muster also folgender-massen zu wählen, wobei die Schieberichtung von links nach rechts angenommen ist: To avoid addressing several detectors at the same time, the bit pattern sent by the control center must be formulated so that there is no repetition within the shift register width of the n-bit. In the case of a 3-bit shift register, the bit pattern should therefore be selected as follows, the shift direction from left to right being assumed:

Registerinhalt: 100 Adresse: 1 Register content: 100 Address: 1

110 2 110 2

111 3 011 4 101 5 010 6 001 7 111 3 011 4 101 5 010 6 001 7

Der Komparatoreingang ist entsprechend zu programmieren. Auf diese Weise wird somit unter Beibehaltung des restlichen Registerinhalts jedes mögliche Bit-Muster genau einmal dargestellt. Es lässt sich mathematisch zeigen, dass dies generell für jede beliebige Registerlänge möglich ist. The comparator input must be programmed accordingly. In this way, each possible bit pattern is represented exactly once while maintaining the remaining register content. It can be shown mathematically that this is generally possible for any register length.

Die Zeitkonstante x des Integrationsgliedes C2, R4 ist so zu bemessen, dass auch in den Impulspausen der zweite Eingang des NOR-Gliedes 9 auf H bleibt. Die Zeitkonstante t führt zu der in Fig. 2 dargestellten Verzögerung zwischen dem Ende eines auf der Meldelinie übertragenen Spannungsimpulses und dem (erneuten) Anstieg des Linienstromes von seinem Ruhewert auf den Alarmwert. The time constant x of the integration element C2, R4 is to be dimensioned such that the second input of the NOR element 9 remains high even during the pulse pauses. The time constant t leads to the delay shown in FIG. 2 between the end of a voltage pulse transmitted on the detection line and the (renewed) increase in the line current from its idle value to the alarm value.

Neben dersequentiellen Adressierung der Melder ist auch ein direkter Zugriff auf jeden einzelnen Melder durch Übertragung seiner Adresse als n-Bit-Information möglich. Dieser direkte Zugriff hat vor allem für die in Fig. 3 dargestellte Weiterbildung Bedeutung. Hierbei ist bestimmten Meldern ein externes Gerät (EG) zugeordnet, z.B. ein Auslöser für akustische Warnsignale, eine Löschmittelsteuerung usw. Zu diesem Zweck steuert der Ausgang des n-Bit-Komparators zusätzlich ein weiteres Bauelement, im Beispiel einen optischen gekoppelten Triac TR, indessen Lastkreis ein gepoltes Relais R an einer von der Meldelinie unabhängigen Spannungsversorgung liegt. Über den Relaiskontakt wird das externe Gerät ein-oder ausgeschaltet, wobei die Umschal-tung des jeweils adressierten Relais bzw. dessen Kontakten beispielsweise durch Umkehrung der Polarität dessen getrennter Spannungsversorgung erfolgen kann. In addition to the sequential addressing of the detectors, direct access to each individual detector is also possible by transmitting its address as n-bit information. This direct access is particularly important for the further development shown in FIG. 3. An external device (EG) is assigned to certain detectors, e.g. a trigger for acoustic warning signals, an extinguishing agent control, etc. For this purpose, the output of the n-bit comparator also controls another component, in the example an optically coupled triac TR, the load circuit of which is a polarized relay R on a voltage supply that is independent of the detection line. The external device is switched on or off via the relay contact, it being possible for the respectively addressed relay or its contacts to be switched, for example by reversing the polarity of its separate voltage supply.

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

B B

1 Blatt Zeichnungen 1 sheet of drawings

Claims

661 136

1. Fire or intrusion alarm system with a control center and at least one two-wire, quiescent current-monitored detection line with detectors connected in parallel, which trigger an increase in the line current in the event of an alarm, characterized in that each detector has a decoder (5,6) for one assigned to it by the Central address in the form of pulses superimposed on the line voltage and an alarm suppression circuit (3), which blocks the alarm signal when the first address pulse is received and, if the address of the detector concerned is correctly decoded, allows the alarm signal to return to line (1,2) .

2. System according to claim 1, characterized in that the address is transmitted in binary code in the form of pulses of different durations.

2nd

PATENT CLAIMS

3. System according to claim 1 or 2, characterized in that the decoder comprises a monoflop (5) triggered by the rising edges of the address pulses, the output of which is connected to the clock input of a shift register (6), the address pulses are applied to the data input thereof and the latter parallel data outputs are connected to the data inputs of a bit comparator (7), the output of which is connected to a first input of the alarm suppression circuit (3), at whose second input the output signal of a sensor (S) is present, at the third input of which the address pulses are present and the output of which is connected to a conductor (1) of the detection line (1, 2) via a current limiting resistor (R1).

System according to claim 3, characterized in that the monoflop (5) is preceded by a pulse shaper which consists of a comparator (4), the inverting input of which is connected to a reference voltage (Ur) and the non-inverting input of which is connected to one of the conductors ( 1) the line (1,2) is connected.

5. Installation according to one of claims 3 or 4, characterized in that the falling edge of the output signal of the monoflop (5) clocks the shift register (6), and that the pulse corresponding to a binary value is shorter than the delay time of the monoflop (5), the pulse corresponding to the other binary value is longer than this time.

6. System according to one of claims 1 to 5, characterized in that the alarm suppression circuit consists of the following logic circuits:

a NOR gate (8), the first input of which is connected to the output of a bit comparator (7) and the second input of which is connected to the output of a sensor (S),

- From a further NOR gate (9), the first input of which is also connected to the output of the sensor (S) and the second input of which is connected to an integration capacitor (C2) with a resistor (R4) connected in parallel, and via a diode ( D) is connected to the output of a comparator (4),

- And from a first NOR gate (8) and the further NOR gate (9) connected downstream, third NOR gate (10), the output of which forms the output of the alarm suppression circuit (3).

7. Installation according to one of claims 3 or 6, characterized in that the output of the bit comparator (7) is additionally connected to the input of a control circuit (TR) for switching an external device (EG) on or off.