Der Patentanspruch des Hauptpatentes betrifft eine Schaltungsanordnung zur Ubertragung einer Vielzahl von binär codierten Fernschreibnachrichten, Dauersignalen und Wählsignalen für den Verbindungsaufbau über einen gemeinsamen Übertragungskanal nach dem Zeitmultiplex-Prinzip mit einem festgelegten Zeichenrahmen und schrittweiser Einschachtelung der Fernschreibzeichen in das übertragene Mul- tiplexsignal.
Die Schaltungsanordnung gemäss dem Patentanspruch des Hauptpatentes arbeitet derart, dass in der Sendeschaltung die zu übertragenden binären Signale an einem Zwei-bit Schieberegister anliegen, das von einer hohen Taktfrequenz, die wesentlich höher als die Frequenz der Fernschreibschritte ist, gesteuert wird, dass eine nachfolgende Gatteranordnung die auftretenden Schrittumschläge der zu übertragenden Signale bewertet und einen Phasenordner und einen Codezähler dann in die Ausgangslage zurückstellt, wenn eine Flanke eines Schrittes auftritt und zuvor der Codezäh ler seine Endstellung erreicht hat, dass der Phasenordner aus der hohen Taktfrequenz eine Taktimpulsfolge bildet, die die zu übertragenden Signale schrittweise abtastet und die Abtastwerte in eine Kippschaltung einspeichert, deren Ausgang an einem Kanaleingang des Multiplexers anliegt,
und dass in der Empfangsschaltung eine Kippstufe angeordnet ist, an deren Ausgang die übertragenen Fernschreibzeichen und Dauersignale entstehen, dass der Eingang der Kippstufe an einem Kanal ausgang des Demultiplexers anliegt und die Steuerung mit einem dem Kanal zugeordneten Schrittakt erfolgt.
Bei einer Ausführungsform werden die zu übertragenden Signale bitweise in das übertragene Multiplexsignal eingeschachtelt. Beim Auftreten eines 1,5fachen Sperrschrittes auf der Sendeseite im zu übertragenden Datensignal kann lediglich ein einfacher Sperrschritt in das Multiplexsignal einige schachtelt werden. Auf der Empfangsseite werden vom Demultiplexer die übertragenen Daten schrittweise ausgegeben, wobei die Abtastung mit dem dem Kanal zugeordneten Schrittakt im Abstand von 20 ms erfolgt. Bei manchen Fernschreibzeichen wird daher ein einfacher Sperrschritt ausgegeben. Vielfach besteht jedoch der Wunsch, auf der Empfangsseite Fernschreibzeichen mit 1,5fachem Sperrschritt zu erhalten.
Aufgabe der Erfindung ist es, die Schaltungsanordnung gemäss dem Hauptpatent auf der Empfangsseite so zu erweitern, dass auch bei einem Abtasttaktrhythmus von 20 ms die Ausgabe von Fernschreibzeichen mit 1,5fachem Sperrschritt möglich ist.
Diese Aufgabe wird dadurch gelöst, dass in der Empfangs schaltung ein Zwei-Bit-Schieberegister am Kanalausgang eines Demultiplexers angeordnet ist, das mit einem dem Kanal zugeordneten Schrittakt steuerbar ist, dass ein nachfol- gendes Gatter die Schrittumschläge der empfangenen Signale aufnimmt und einen Phasenordner und einen Codezäh ler dann in die Ausgangslage zurückstellt, wenn eine Flanke eines Schrittes auftritt und zuvor der Codezähler seine Endstellung erreicht hat, dass der Codezähler bei der halben Schrittdauer des einfachen Sperrschrittes an einem ersten Ausgang ein Signal abgibt, das die empfangsseitige Abtastung des nächsten Schrittes sperrt, dass der Codezähler nach einer weiteren Sollschrittdauer in seiner Endstellung am zweiten Ausgang ein Signal abgibt,
das das Gatter für die Rückstellung freigibt und die Abtastung des nächsten Schrittes vorbereitet, und dass bei jeder Rückstellung des Phasenordners nach einer Zeitdauer, die kleiner ist als die halbe Sollschrittdauer, der erste und jeweils im Abstand einer Sollschrittdauer die nachfolgenden aus einer gegen über der Grundfrequenz der Fernschreibschritte hohen Taktfrequenz abgeleiteten Taktimpulse, die den Codezähler und die Kippstufe steuern, am Ausgang des Phasenordners entstehen.
Die erfindungsgemässe Schaltungsanordnung ermöglicht es, wahlweise Fernschreibzeichen mit einfachem oder 1,5fachem Sperrschritt am Ausgang der Empfangsschaltung abzugeben. Dabei können in der Empfangsschaltung wesentliche Teile der Sendeschaltung sowie ähnliche Baustufen verwendet werden.
Einzelheiten werden anhand eines vorteilhaften Ausführungsbeispieles der Erfindung, das in der Figur dargestellt ist, erläutert.
Die Figur zeigt die Empfangsschaltung für einen Kanal der bitweise verschachtelt übertragenen Fernschreibnachrichten. Der Kanalausgang D1 des Demultiplexers liegt am Eingang eines Zwei-Bit-Schieberegisters, das aus den Kippstufen Kt und K2 besteht. Am Steuereingang der Kippstufen liegt ein dem Kanal zugeordneter Schrittakt T2' an. Ein Gatter Gl vergleicht die beiden Ausgänge der Kippstufen und gibt dann ein Ausgangssignal ab, wenn in der ersten Kippstufe K1 die Startschrittpolarität und in der zweiten Kippstufe die Sperrschrittpolarität eingespeichert ist. Weiterhin ist es erforderlich, dass der Codezähler Z seine Endstellung erreicht hat. Der vom Gatter G1 abgegebene Impuls stellt den Phasenordner PO und den Codezähler Z in die Ausgangslage zurück.
Der Phasenordner PO, der als digitaler Frequenzteiler aufgebaut ist, wird mit einer sehr hohen Taktfrequenz T1 gesteuert und gibt am Ausgang eine Schrit takt impulsfolge T2 ab, die den Codezähler Z und die Kippstufe, an deren Ausgang die Fernschreibzeichen entstehen, steuert.
Nach der Kippstufe K3 folgt noch eine Ausgangsschaltung AS, die am Ausgang A die Fernschreibzeichen mit der richtigen Spannung abgibt. Der Phasenordner wird bei der Rückstellung so zurückgestellt, dass er nach einer Zeitdauer, die kleiner als die halbe Sollschrittdauer eines Fernschreibzeichens ist, den ersten und im Abstand der Sollschrittdauer die nächsten Taktimpulse abgibt. Die empfangenen Schritte werden vom Ausgang der Kippstufe K1 über eine Gatteranordnung, die aus den NAND-Gattern G2 und G3 und dem Inverter Ii besteht, an die Kippstufe K3 angelegt und deren Polarität beim Auftreten eines Taktimpulses T2 in die Kippstufe K3 eingespeichert. Der Codezähler Z ist als Schieberegister mit acht Stufen ausgebildet. Der Zähler besitzt jedoch bereits an der siebten Registerstufe einen ersten Ausgang.
Der zweite Ausgang liegt an der achten Registerstufe und ist mit dem Eingang des Gatters Gl verbunden. Während des Zählvorganges erscheint an den beiden Ausgängen ein Signal, das keine Auswirkungen auf die angeschlossenen Schaltstufen hat. Über den Eingang S wird ein Freigabesignal in den Zähler mit dem Schrittakt T2 eingeschoben. In der
Mitte des halben einfachen Sperrschrittes erscheint am er sten Ausgang 7 des Zählers das Signal, das die Gatteranord nung sperrt. Am Ausgang der Gatteranordnung liegt weiter hin das Potential des Sperrschrittes an der Kippstufe K3 an, obwohl inzwischen in der Kippstufe Kl der Startschritt des nachfolgenden Fernschreibzeichens eingegeben wurde. Der nächste Abtastimpuls T2 gibt in die Kippstufe K3 wieder die
Sperrschrittpolarität ein.
Bei diesem Abtasttaktimpuls er reicht der Codezähler Z seine Endstellung, so dass am zwei ten Ausgang 8 das Freigabesignal erscheint, das das Gatter
Gl durchschaltet. Der am Ausgang des Gatters G1 entste hende Impuls stellt den Phasenordner und den Zähler in die
Ruhelage zurück. Gleichzeitig wird auch die Gatteranord nung freigegeben, so dass an der Kippstufe K3 die Start schrittpolarität anliegt. Da jedoch der Phasenordner bereits nach einer Zeit, die kleiner als die halbe Sollschrittdauer eines Fernschreibzeichens ist, den nächsten Taktimpuls T2 lie fert, wird der Startschritt in seiner zweiten Hälfte noch abge tastet und in die Kippstufe K3 eingegeben. Die nachfolgen den Schritte werden dann jeweils im Abstand der Sollschrittdauer eines Fernschreibzeichens abgetastet und in die Kippstufe eingegeben.
Am Ausgang der Kippstufe K3 entstehen Fernschreibzeichen mit ungefähr 1,5fachem Sperrschritt.
The claim of the main patent relates to a circuit arrangement for the transmission of a large number of binary coded teletype messages, permanent signals and dialing signals for the connection setup via a common transmission channel according to the time division multiplex principle with a fixed character frame and gradual nesting of the teletype characters in the transmitted multiplex signal.
The circuit arrangement according to the patent claim of the main patent works in such a way that the binary signals to be transmitted are applied to a two-bit shift register in the transmission circuit, which is controlled by a high clock frequency, which is significantly higher than the frequency of the teletype steps, that a subsequent gate arrangement evaluates the occurring step reversals of the signals to be transmitted and then resets a phase folder and a code counter to the starting position when an edge of a step occurs and the code counter has previously reached its end position that the phase folder forms a clock pulse sequence from the high clock frequency, which the to scans the transmitted signals step by step and stores the scanned values in a trigger circuit, the output of which is applied to a channel input of the multiplexer,
and that a flip-flop is arranged in the receiving circuit, at the output of which the transmitted telex characters and continuous signals arise, that the input of the flip-flop is applied to a channel output of the demultiplexer and the control takes place with a step rate assigned to the channel.
In one embodiment, the signals to be transmitted are nested bit by bit in the transmitted multiplex signal. If a 1.5-fold blocking step occurs on the transmission side in the data signal to be transmitted, only a few blocking steps can be nested in the multiplex signal. On the receiving side, the demultiplexer outputs the transmitted data step by step, sampling with the step rate assigned to the channel at an interval of 20 ms. For some telex characters, a simple locking step is therefore issued. In many cases, however, there is a desire to receive telex characters with a 1.5-fold locking step on the receiving end.
The object of the invention is to expand the circuit arrangement according to the main patent on the receiving side so that the output of telex characters with a 1.5-fold blocking step is possible even with a sampling clock rhythm of 20 ms.
This object is achieved in that a two-bit shift register is arranged in the receiving circuit at the channel output of a demultiplexer, which is controllable with a step clock assigned to the channel, that a subsequent gate records the step changes of the received signals and a phase folder and then resets a code counter to its starting position when an edge of a step occurs and the code counter has previously reached its end position so that the code counter emits a signal at a first output at half the step duration of the simple blocking step that blocks the receiving-side scanning of the next step that the code counter emits a signal at the second output after a further set step duration in its end position,
that releases the gate for resetting and prepares the scanning of the next step, and that with each resetting of the phase folder after a period of time that is less than half the target step duration, the first and, at a distance of a target step duration, the following from a compared to the basic frequency the high clock frequency derived clock pulses that control the code counter and the flip-flop are generated at the output of the phase folder.
The circuit arrangement according to the invention enables teletype characters with a single or 1.5-fold blocking step to be output at the output of the receiving circuit. In this case, essential parts of the transmission circuit and similar components can be used in the receiving circuit.
Details are explained with reference to an advantageous embodiment of the invention, which is shown in the figure.
The figure shows the receiving circuit for a channel of the bit-by-bit interleaved telex messages. The channel output D1 of the demultiplexer is at the input of a two-bit shift register, which consists of the trigger stages Kt and K2. A step cycle T2 'assigned to the channel is present at the control input of the trigger stages. A gate Gl compares the two outputs of the flip-flops and then emits an output signal when the starting step polarity is stored in the first flip-flop K1 and the blocking step polarity is stored in the second flip-flop. It is also necessary that the code counter Z has reached its end position. The pulse emitted by the gate G1 sets the phase folder PO and the code counter Z back to their initial position.
The phase folder PO, which is constructed as a digital frequency divider, is controlled with a very high clock frequency T1 and emits a step pulse sequence T2 at the output, which controls the code counter Z and the flip-flop at the output of which the teletype characters arise.
The flip-flop K3 is followed by an output circuit AS, which outputs the telex characters with the correct voltage at output A. When it is reset, the phase recorder is reset so that it emits the first clock pulses after a period of time that is less than half the target step duration of a teletype character and the next clock pulses at an interval of the target step duration. The received steps are applied from the output of the flip-flop K1 via a gate arrangement consisting of the NAND gates G2 and G3 and the inverter Ii to the flip-flop K3 and their polarity is stored in the flip-flop K3 when a clock pulse T2 occurs. The code counter Z is designed as a shift register with eight stages. However, the counter already has a first output at the seventh register level.
The second output is at the eighth register stage and is connected to the input of the gate Gl. During the counting process, a signal appears at the two outputs that has no effect on the connected switching stages. A release signal is inserted into the counter with step T2 via input S. In the
In the middle of half a simple locking step, the signal that locks the Gatteranord voltage appears at the output 7 of the counter. At the output of the gate arrangement, the potential of the blocking step is still applied to the flip-flop K3, although the start step of the subsequent telex has now been entered in the flip-flop Kl. The next sampling pulse T2 is in the flip-flop K3 again
Lock step polarity.
At this sampling clock pulse, the code counter Z reaches its end position, so that the release signal that the gate appears at the second output 8
Gl switches through. The impulse arising at the output of the gate G1 sets the phase folder and the counter in the
Rest position back. At the same time the Gatteranord voltage is released, so that the starting step polarity is applied to the trigger stage K3. However, since the phase folder already delivers the next clock pulse T2 after a time that is less than half the target step duration of a telex character, the start step is scanned in its second half and entered into the flip-flop K3. The following steps are then scanned at the distance of the target step duration of a telex character and entered into the toggle stage.
At the output of the flip-flop K3, telex characters with approximately 1.5 times the blocking step are produced.