BRPI0904661A2 - pacote de memória de barramento serial universal e método de fabricação de um pacote de memória de barramento serial universal - Google Patents

pacote de memória de barramento serial universal e método de fabricação de um pacote de memória de barramento serial universal Download PDF

Info

Publication number
BRPI0904661A2
BRPI0904661A2 BRPI0904661-5A BRPI0904661A BRPI0904661A2 BR PI0904661 A2 BRPI0904661 A2 BR PI0904661A2 BR PI0904661 A BRPI0904661 A BR PI0904661A BR PI0904661 A2 BRPI0904661 A2 BR PI0904661A2
Authority
BR
Brazil
Prior art keywords
substrate
encapsulant
led
controller
conductive pattern
Prior art date
Application number
BRPI0904661-5A
Other languages
English (en)
Inventor
Jong Min Ko
Hyun Woo Lee
Hee Bong Lee
Original Assignee
Hana Micron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hana Micron Co Ltd filed Critical Hana Micron Co Ltd
Publication of BRPI0904661A2 publication Critical patent/BRPI0904661A2/pt

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Led Device Packages (AREA)

Abstract

PACOTE DE MEMóRIA DE BARRAMENTO SERIAL UNIVERSAL E METODO DE FABRICAçãO DE UM PACOTE DE MEMóRIA DE BARRAMENTO SERIAL UNIVERSAL. Um pacote de memória USB e um método de fabricação do mesmo, o qual pode reduzir custos de fabricação e simplificar o processo de fabricação encapsulando um circuito integrado de semicondutor e um LED em uma resina opaca de maneira tal que a parte emissora de luz do LED fique exposta para o exterior do encapsulante. Um dispositivo passivo, um controlador, e uma memória flash são conectados a um padrão condutivo de um substrato. Um controlador de sinal é conectado ao padrão condutivo. Um LED é conectado ao padrão condutivo, e um encapsulante feito de uma resina opaca envolve o dispositivo passivo, o controlador, a memória flash, o controlador de sinal, e o LED no substrato. Regiões de USB são providas sobre o lado de baixo do substrato e conectadas ao padrão condutivo por vias condutivas. O LED é exposto para o exterior do encapsulante.

Description

"PACOTE DE MEMÓRIA DE BARRAMENTO SERIAL UNIVERSAL EMÉTODO DE FABRICAÇÃO DE UM PACOTE DE MEMÓRIA DEBARRAMENTO SERIAL UNIVERSAL".
Antecedentes da invenção
Campo da invenção
A presente invenção relaciona-se com um pacote de memóriade Barramento Serial Universal (USB) e um método defabricação do mesmo, em particular, com um que possareduzir os custos de fabricação e simplificar o processode fabricação encapsulando um circuito integrado desemicondutor e um Diodo Emissor de Luz (LED) em umaresina opaca de maneira tal que a parte emissora de luzdo LED fique exposta para o exterior do encapsulante.
Descrição da técnica relacionada
Em geral, um pacote de memória de Barramento SerialUniversal (USB) inclui uma memória flash [memória sólidarápida], um controlador, e um dispositivo passivo, todosos quais são providos em um substrato. Em adição, opacote de memória USB inclui uma capa, que protege amemória flash, o controlador, e o dispositivo passivo, eum plugue USB para fazer uma conexão com uma porta USB. 0pacote de memória USB também pode incluir um DiodoEmissor de Luz (LED) para exibir o status operacional dopacote de memória USB para o usuário.
O pacote de memória USB é fabricado encapsulandocircuitos integrados de semicondutores, tais como umamemória flash e um controlador, em uma resina opaca umavez que suas propriedades se degradariam quando expostosà luz. Ao mesmo tempo, o pacote de memória USB encapsulao LED, o qual exibe a operação do pacote de memória USBpara o usuário, em uma resina transparente.
Entretanto, a resina transparente encapsulando o LED écara, resultando em um aumento no custo de fabricação dopacote de memória USB.
Em adição, uma vez que é requerido executar um processode moldagem de uma resina opaca para envolver oscircuitos integrados de semicondutores, tal como umamemória flash e um controlador e um processo de moldagemde uma resina transparente para envolver o dispositivoLED, respectivamente, o processo de fabricação do pacotede memória USB é complicado.
As informações divulgadas nesta seção de antecedentes dainvenção são somente para reforço da compreensão dosantecedentes da invenção e não devem ser tomadas como umaconfirmação ou qualquer forma de sugestão de que estasinformações formam a técnica anterior que já é conhecidapor uma pessoa experiente na técnica.
Sumário resumido da invenção
Vários aspectos da presente invenção provêem um pacote dememória de Barramento Serial Universal (USB) e um métodode fabricação do mesmo, em particular, para um que possareduzir custos de fabricação e simplificar o processo defabricação encapsulando um circuito integrado desemicondutor e um Diodo Emissor de Luz (LED) em umaresina opaca de uma maneira tal que a parte emissora deluz do LED fique exposta para o exterior do encapsulante.
Em um aspecto da invenção, o pacote de memória USB podeincluir um substrato com um padrão condutivo formado nasuperfície superior do mesmo, sendo que o padrãocondutivo inclui uma pluralidade de linhas condutivas. Umdispositivo passivo, um controlador, e uma memória flashpodem ser conectados ao padrão condutivo do substrato. Umcontrolador de sinal, que serve para executar umaoperação, pode ser conectado ao padrão condutivo dosubstrato. Um LED pode ser conectado ao padrão condutivodo substrato, e um encapsulante produzido de uma resinaopaca pode envolver o dispositivo passivo, o controlador,a memória flash, o controlador de sinal, e o LED nosubstrato. Regiões de USB podem ser providas no lado debaixo do substrato e conectadas ao padrão condutivo porvias condutivas. 0 LED é exposto para o lado de fora doencapsulante.
O LED pode ser disposto na direção vertical sobre o topodo substrato, e incluir uma base conectada eletricamenteao padrão condutivo, um chip conectado eletricamente àbase, e um encapsulante de LED provido sobre a base paraenvolver o chip. A superfície de topo do encapsulante deLED pode ser coplanar com a superfície de topo doencapsulante.
Como uma alternativa, o LED pode ser arranjado na direçãohorizontal sobre o topo do substrato, e incluir uma baseconectada eletricamente ao padrão condutivo, um chipconectado eletricamente à base, e um encapsulante de LEDprovido sobre a base para envolver o chip. A superfíciede topo do encapsulante de LED pode ser coplanar com umasuperfície lateral do encapsulante.
Em outro aspecto da invenção, o método de fabricação deum pacote de memória USB pode incluir etapas depreparação de um substrato com um padrão condutivoformado sobre a superfície superior do mesmo e montagemde um dispositivo passivo e um LED sobre o substratoconectando o dispositivo passivo e o LED ao padrãocondutivo do substrato; ligar um controlador, uma memóriaflash, e um controlador de sinal à superfície superior dosubstrato; conectar e ligar o controlador, a memóriaflash, e o controlador de sinal ao padrão condutivo dosubstrato por fios; e moldar um encapsulante envolvendo odispositivo passivo, o LED, o controlador, a memóriaflash, o controlador de sinal, e fios em uma resinaopaca. A etapa de moldar o encapsulante pode formar oencapsulante de modo a expor o LED para o exterior.
A etapa de montar um dispositivo passivo e um LED podearranjar o LED na direção vertical sobre o topo dosubstrato. O LED pode incluir uma base conectadaeletricamente ao padrão condutivo, um chip conectadoeletricamente à base, um encapsulante de LED providosobre a base para envolver o chip. O encapsulante podeser formado tal que a superfície de topo do mesmo sejacoplanar com a superfície de topo do encapsulante de LED.
Em um aspecto adicional da invenção, o método defabricação de um pacote de memória USB pode incluiretapas de preparação de um substrato com um padrãocondutivo formado sobre a superfície superior do mesmo emontagem de um dispositivo passivo e um LED sobre osubstrato conectando o dispositivo passivo e o LED aopadrão condutivo do substrato, ligar um controlador, umamemória flash, e um controlador de sinal à superfíciesuperior do substrato; conectar e ligar o controlador, amemória flash, e o controlador de sinal ao padrãocondutivo do substrato por fios; moldar um encapsulanteenvolvendo o dispositivo passivo, o LED, o controlador, amemória flash, o controlador de sinal, e fios em umaresina opaca; e individualizar o encapsulante e osubstrato por corte tal que o LED fique exposto para oexterior do encapsulante.
A etapa de montagem de um dispositivo passivo e um LEDpode arranjar o LED na direção horizontal sobre o topo dosubstrato. 0 LED pode incluir uma base conectadaeletricamente ao padrão condutivo, um chip conectadoeletricamente à base, e um encapsulante de LED providosobre a base para envolver o chip.
A etapa de individualizar o encapsulante e o substratopode cortar o encapsulante e o substrato ao longo de umalinha de corte desenhada entre a superfície de topo doencapsulante de LED e o chip do LED.
A etapa de individualizar o encapsulante e o substratopode cortar o encapsulante e o substrato ao longo de umalinha de corte desenhada sobre um plano, o qual écoplanar com a superfície de topo do encapsulante de LEDe uma superfície lateral do encapsulante.
De acordo com configurações da invenção, o pacote dememória USB tem o encapsulante projetado para expor aparte emissora de luz do LED para o exterior tal que ousuário possa observar a operação do LED mesmo se oencapsulante for feito de uma resina opaca.
Consequentemente, o pacote de memória USB de acordo comuma configuração exemplar da invenção pode reduzir oscustos de fabricação e simplificar o processo defabricação comparado com um pacote de memória USBconvencional, no qual o dispositivo passivo, ocontrolador, a memória flash, o controlador de sinal, eos fios são encapsulados por uma resina opaca e o LED éencapsulado por uma resina transparente cara.
Em adição, o pacote de memória USB de acordo com umaconfiguração exemplar da invenção pode reduzirgrandemente os custos de fabricação comparado com umpacote de memória USB convencional, no qual todos de odispositivo passivo, o controlador, a memória flash, ocontrolador de sinal, os fios, e o LED são encapsuladospor uma resina transparente cara.
Os métodos e aparelhos da presente invenção têm outrascaracterísticas e vantagens que serão aparentes a partirde ou estão registradas em mais detalhes em os desenhosanexos, os quais são incorporados aqui, e a DescriçãoDetalhada da Invenção seguinte, os quais juntos servempara explicar certos princípios da presente invenção.
Descrição resumida dos desenhos
A figura 1 é uma vista de seção transversal ilustrando umpacote de memória USB de acordo com uma configuraçãoexemplar da invenção;
A figura 2A é uma vista de seção transversal ilustrandoum pacote de memória USB de acordo com uma outraconfiguração exemplar da invenção;
A figura 2B é uma vista em perspectiva ilustrando opacote de memória USB de acordo com outra configuraçãoexemplar da invenção;
A figura 3 é um diagrama de fluxo ilustrando um método defabricação do pacote de memória USB de acordo com umaconfiguração exemplar da invenção;
As figuras 4A a 4G são vistas ilustrando etapas do métodode fabricação do pacote de memória USB de acordo com umaconfiguração exemplar da invenção;
A figura 5 é um diagrama de fluxo ilustrando um método defabricação do pacote de memória USB de acordo com umaoutra configuração exemplar da invenção;A figura 6 é uma vista de seção transversal ilustrando aetapa de montagem de superfície de dispositivo passivo eLED no método de fabricação mostrado na figura 5;
A figura 7 é uma vista de seção transversal ilustrando aetapa de moldagem no método de fabricação mostrado nafigura 5;
A figura 8 é uma vista de seção transversal ilustrando aetapa de individualização de pacote no método defabricação mostrado na figura 5;
A figura 9A é uma vista em planta de topo ilustrando aetapa de individualização mostrada na figura 8; e
A figura 9B é uma vista em planta de topo ilustrando umaalternativa para a etapa de individualização de pacotemostrada na figura 8.
Descrição detalhada da invenção
Referência será agora feita em detalhes a váriasconfigurações exemplares da presente invenção, exemplosdas quais estão ilustrados nos desenhos anexos edescritos abaixo. Embora a invenção venha a ser descritaem conjunção com configurações exemplares, será entendidoque a presente descrição não é intencionada a limitar ainvenção àquelas configurações exemplares. Pelocontrário, a invenção é intencionada a cobrir não somenteas configurações exemplares, mas também váriasalternativas, modificações, equivalentes e outrasconfigurações, as quais podem ser incluídas dentro doespírito e escopo da invenção como definidos pelasreivindicações anexas.
A figura 1 é uma vista de seção transversal ilustrando umpacote de memória USB de acordo com uma configuraçãoexemplar da invenção.
Referindo-se à figura 1, o pacote de memória USB 100desta configuração inclui um substrato, um dispositivopassivo 120, um controlador 130, uma memória flash 140,um controlador de sinal 150, um Diodo Emissor de Luz(LED) 160, um encapsulante 170, e regiões USB 113. Umpadrão condutivo 112a composto de uma pluralidade delinhas condutivas é formado sobre a superfície superiordo substrato 110. O dispositivo passivo 120, ocontrolador 130, a memória flash 140, e o LED 160 sãoconectados ao padrão condutivo 112a do substrato 110. Ocontrolador de sinal 150 é conectado ao padrão condutivo112a do substrato 110 e serve para executar uma operação.
O encapsulante 170 envolve, como em uma cápsula, odispositivo passivo 120, o controlador 130, a memóriaflash 140, o controlador de sinal 150, e o LED 160 nosubstrato 110. As regiões USB 113 são providas no lado debaixo do substrato 110 e são conectadas ao padrãocondutivo 112a por vias condutivas 114.
O substrato 110 é construído com uma camada isolante 111tendo uma configuração substancialmente como folha. Opadrão condutivo 112a é formado sobre a superfíciesuperior da camada isolante 111, e um padrão condutivo112b composto de uma pluralidade de linhas condutivas éformado no lado de baixo da camada isolante 111. Emadição, as regiões USB 113, que estão conectadaseletricamente a ou separadas de portas USB (nãomostradas), são formadas no lado de baixo da camadaisolante 111. Claro, o padrão condutivo 112a sobre asuperfície superior está conectado eletricamente àsregiões USB 113 no lado de baixo da camada isolante 111pelas vias condutivas 114.
A camada isolante 111 pode ser feita de, mas não limitadaa, uma selecionada do grupo consistindo de resinas epóxitípicas, resinas poliimida, resinas de BismaleimidaTriazina (BT) , folhas laminadas de epóxi tecido de vidrotais como FR-4 e FR-5, cerâmicas, silicones, vidros, eequivalentes dos mesmos.
Embora a camada isolante 111 esteja ilustrada como umaestrutura de camada única, isto não é intencionado alimitar a invenção. Pelo contrário, a camada isolante 111pode ter uma estrutura multicamada, com um padrãocondutivo ensanduichado entre camadas adjacentes.
Os padrões condutivos 112a e 112b podem ser feitos de,mas não limitados a, um selecionado do grupo consistindode Cu, Au, Ag, Ni, Pd, ligas metálicas, e equivalentesdos mesmos.
As regiões USB 113 sobre o lado de baixo do substrato 110são conectadas ao padrão condutivo 112a pelas viascondutivas 114. Como os padrões condutivos 112a e 112b,as regiões 113 podem ser feitas de, mas não limitadas a,um selecionado do grupo consistindo de Cu, Au, Ag, Ni,Pd, ligas metálicas, e equivalentes dos mesmos.
Claro, uma vez que as regiões USB 113 são expostas, assuperfícies das regiões USB 113 podem preferivelmente serrevestidas com Au para evitar a oxidação e minimizarresistência de contato. Em adição, máscaras de solda 115ae 115b (p.ex., de uma resina polimérica isolante) sãorevestidas em uma espessura pré-determinada sobre acamada isolante 111 para proteger os padrões condutivos112a e 112b de maneira tal que as regiões USB 113 sejamexpostas para o exterior devido ao padrão da máscara115a. Claro, uma porção pré-determinada do padrãocondutivo 112a é exposta para o exterior pelo padrão damáscara de solda 115a para prover uma conexão elétrica dodispositivo passivo 120, do controlador 130, ou damemória flash 140, que serão descritas depois.
O dispositivo passivo 120 é conectado eletricamente aopadrão condutivo 112a formado sobre a superfície superiordo substrato 110. Por exemplo, o dispositivo passivo 120é conectado ao padrão condutivo 112a por uma pasta desolda 121. O dispositivo passivo 120 pode ser na formade, mas não limitado a, um resistor, um indutor, ou umcapacitor. Adicionalmente, o dispositivo passivo 120 éconectado a uma área do substrato 110 correspondente àsregiões de USB 113. Especificamente, o dispositivopassivo 120 é formado sobre uma porção pré-determinada dasuperfície superior do substrato 110 correspondente àsregiões de USB 113, que são formadas no lado de baixo dosubstrato 110. Claro, o controlador 130 ou a memóriaflash 140 que serão descritos depois, podem serconectados eletricamente à porção de superfície superiordo substrato 110 correspondente às regiões de USB 113.
O controlador 130 é ligado à superfície superior dosubstrato 110 por um adesivo 132 e é conectadoeletricamente ao padrão condutivo 112a sobre o substrato110 por fios 131.
O controlador 130 controla a comunicação entre umcomputador, que tem portas USB conhecidas na técnica, e opacote de memória USB 100, enquanto controlando asoperações de leitura e eliminação de dados de eescrevendo dados para a memória flash 140.
O controlador tem sido convencionalmente um pacote talcomo um Pacote de Perfil Pequeno Fino (TSOP) ou umArranjo de Grelha Esférica de Passo Fino (FBGA).
Entretanto, o controlador 130 desta configuração é naforma de uma matriz de semicondutor. Especificamente, ocontrolador 130, na forma de uma matriz de semicondutor,é ligado à superfície superior do substrato 110 peloadesivo 132, e é ligado ao padrão condutivo 112a pelosfios 131.
Do mesmo modo, a memória flash 140 é ligada à superfíciesuperior do substrato 110 por um adesivo 142 e é ligadaao padrão condutivo 112a, formado sobre a superfíciesuperior do substrato 110, por fios 141. Como é bemconhecido na técnica, a memória flash 140 é uma memórianão volátil que pode armazenar dados. Embora a memóriaflash tenha sido convencionalmente um pacote tal como umPacote Chato Quádruplo (QFP) ou um FBGA, a memória flash140 desta configuração é na forma de uma matriz desemicondutor. Especificamente, a memória flash 140 éligada, na forma de uma matriz de semicondutor, àsuperfície superior do substrato 110 pelo adesivo 142, eé ligada ao padrão condutivo 122a pelos fios 141.
Em adição, o controlador de sinal 150 é ligado àsuperfície superior da memória flash 140 por um adesivo152 e é ligado ao padrão condutivo 112a, formado sobre asuperfície superior do substrato 110, por fios 151.Quando um sinal externo é aplicado, o controlador desinal 150 executa um processo em resposta ao sinal. Porexemplo, o controlador de sinal 150 aplica dadoscorrespondentes a um dispositivo externo (não mostrado)lendo os dados a partir da memória flash 140. Ocontrolador de sinal 150 executa conversãodigital/analógica considerando o tipo de dadosarmazenados e o tipo de sinal de entrada que odispositivo externo requer.
Os fios 131, 141, e 151 conectando o controlador 130, amemória flash 140, e o controlador de sinal 150 ao padrãocondutivo 112a podem ser na forma de, mas não limitadosa, um selecionado de um fio de Au, um fio de Cu, um fiode Al, e um equivalente aos mesmos. Claro, o controlador130, a memória flash 140, e o controlador de sinal 150podem ser conectados ao substrato 110 por, por exemplo,ligação flip-chip usando porções de solda ou porções deouro. Entretanto, estas não são intencionadas a limitar aconexão elétrica do controlador 130, da memória flash140, e do controlador de sinal 150 ao substrato 110.
O LED 160 pode ser conectado ao padrão condutivo 112a dosubstrato 110 por, por exemplo, uma pasta de solda 164.Como é bem conhecido na técnica, o LED 160 serve paraexibir o status da operação do pacote de memória USB 100para o usuário.
O LED 160 pode ser arranjado verticalmente (p.ex.,colocado de pé) sobre o topo do substrato 110.Particularmente, o LED 160 pode incluir uma base 161, umchip 162, e um encapsulante de LED 163.
A base 161 é conectada eletricamente ao padrão condutivo112a pela pasta de solda 164, o chip 162 é conectadoeletricamente à base 161 por terminais 165, e oencapsulante de LED 163 é provido sobre a porção superiorda base 161 para envolver o chip 162. O encapsulante deLED 163 pode ser feito de, mas não limitado a, uma resinaepóxi transparente para aplicação de LED ou umaequivalente da mesma. A superfície de topo doencapsulante de LED 163 (particularmente, oposta àsuperfície em contato com a base 161) é coplanar com asuperfície de topo do encapsulante 170, que será descritadepois. Consequentemente, a parte emissora de luz do LED160 pode ser exposta ao exterior do encapsulante 170.
Como um resultado, o usuário pode observar o statusoperacional do LED 160 mesmo se o encapsulante 170 forfeito de uma resina opaca.
O encapsulante 170 envolve, como em uma cápsula, odispositivo passivo 120, o controlador 130, a memóriafIash 140, o controlador de sinal 150, os fios 131, 141,e 151, e o LED 160 no substrato 110 para protegê-los doambiente externo. A largura do encapsulante 170 édefinida substancialmente a mesma que aquela do substrato110. Em adição, o encapsulante 170 é feito de uma resinaopaca para proteger os circuitos integrados desemicondutores, tal como o controlador 130 e a memóriafIash 140, de exposição à luz, o que de outra formadegradaria as propriedades dos circuitos integrados desemicondutores. Entretanto, o encapsulante 170 é providopara expor o LED 160 através da superfície superior domesmo tal que o usuário possa observar a operação do LED160. Em outras palavras, a superfície superior doencapsulante 170 é formada coplanar com a superfíciesuperior do encapsulante de LED 163.
Como descrito acima, no pacote de memória USB 100 destaconfiguração, o encapsulante 170 é formado para expor oLED 160 para o exterior tal que o usuário possa observara operação do LED 160 quando o encapsulante 170 é feitode uma resina opaca.
Consequentemente, o pacote de memória USB 100 de acordocom uma configuração exemplar da invenção pode reduzircustos de fabricação e simplificar um processo defabricação comparado com um pacote de memória USBconvencional, no qual o dispositivo passivo, ocontrolador, a memória flash, o controlador de sinal, eos fios são encapsulados por uma resina opaca e o LED éencapsulado por uma resina transparente cara.
Em adição, o pacote de memória USB 100 de acordo com umaconfiguração exemplar da invenção pode reduzirgrandemente os custos comparado com um outro pacote dememória USB convencional, no qual todos de o dispositivopassivo, o controlador, a memória flash, o controlador desinal, os fios, e o LED são encapsulados por uma resinatransparente cara.
Abaixo, uma descrição será dada de um pacote de memóriaUSB 200 de acordo com uma outra configuração da invençãocom referência às figuras 2A e 2B.
A figura 2A é uma vista de seção transversal ilustrandoum pacote de memória USB de acordo com outra configuraçãoexemplar da invenção, e a figura 2B é uma vista emperspectiva ilustrando o pacote de memória USB de acordocom uma outra configuração exemplar da invenção.Referindo-se à figura 2A, o pacote de memória USB 200desta configuração inclui um substrato 110, umdispositivo passivo 120, um controlador 130, uma memóriaflash 140, um controlador de sinal 150, um LED 260, umencapsulante 270, e regiões de USB 113. Um padrãocondutivo 112a composto de uma pluralidade de linhascondutivas é formado sobre a superfície superior dosubstrato 110. 0 dispositivo passivo 120, o controlador130, a memória flash 140, e o LED 260 são conectados aopadrão condutivo 112a do substrato 110. 0 controlador desinal 150 é conectado ao padrão condutivo 112a dosubstrato 110 e serve para executar uma operação. 0encapsulante 270 envolve, como em uma cápsula, odispositivo passivo 120, o controlador 130, e a memóriaflash 140, o controlador de sinal 150, e o LED 260 nosubstrato 110. As regiões de USB 113 são providas no ladode baixo do substrato 110 e são conectadas ao padrãocondutivo 112a por vias condutivas 114.
O pacote de memória USB 200, de acordo com outraconfiguração exemplar da invenção, tem substancialmenteos mesmos componentes e operações que o pacote de memória100 de acordo com uma configuração exemplar da invenção,exceto pelo LED 260 e pelo encapsulante 270.
Consequentemente, a descrição seguinte será dadaprincipalmente sobre o LED 260 e o encapsulante 270 semuma descrição repetida dos mesmos componentes, os quaissão denotados pelos mesmos numerais de referência.
O LED 260 pode ser conectado ao padrão condutivo 112a dosubstrato 110 por, por exemplo, uma pasta de solda 264.Embora o LED 260 esteja arranjado na direção horizontal(p.ex., seja depositado) sobre o topo do substrato 110 aocontrário do LED 160, ele executa a mesma função que oLED 160 mostrado na figura 1. Especificamente, o LED 260inclui uma base 161, um chip 162, e um encapsulante deLED 263. A pasta de solda 264 é arranjada em umaorientação diferente da pasta de solda 164 mostrada nafigura 1 tal que o LED 260 possa ser depositado sobre otopo do substrato 110.
A base 161 é conectada eletricamente ao padrão condutivo112a pela pasta de solda 164, o chip 162 é conectadoeletricamente à base 161 por terminais 165, e oencapsulante de LED 263 é provido sobre a base 161 paraenvolver o chip 162. O encapsulante de LED 263 pode serfeito de, mas não limitado a, uma resina epóxitransparente para aplicações de LED ou uma equivalente damesma. A superfície de topo do encapsulante de LED 263(particularmente, oposta à superfície em contato com abase 161) é coplanar com a superfície lateral doencapsulante 270, a qual será descrita posteriormente.
Consequentemente, a parte emissora de luz do LED 260 podeser exposta para o exterior do encapsulante 270.
Como um resultado, o usuário pode observar o statusoperacional do LED 260 quando o encapsulante 270 é feitode uma resina opaca.
Em adição, a largura do encapsulante de LED 263 entre asuperfície da base 161 (particularmente, oposta àsuperfície em contato com a pasta de solda 264) e asuperfície lateral do encapsulante 270 mostrada na figura2Α é menor que a altura do encapsulante de LED 163 entrea superfície de topo da base 161 e a superfície de topodo encapsulante 170 mostrada na figura 1. A largura doencapsulante de LED 263 é reduzida uma vez que parte doencapsulante de LED 263 é cortada no processo defabricação do pacote de memória USB 200, no qual oencapsulante 270 e o substrato 110 são cortados demaneira tal que o LED 260, envolto pelo encapsulante 270,fique exposto através da superfície lateral doencapsulante 270. 0 encapsulante de LED cortadoparcialmente 263 não afeta adversamente a operação do LED260.
O encapsulante 270 envolve, como em uma cápsula, odispositivo passivo 120, o controlador 130, a memóriaflash 140, o controlador de sinal 150, os fios 131, 141,e 151, e o LED 260 sobre o substrato 110 para protegê-losdo ambiente externo. A largura do encapsulante 270 édefinida substancialmente a mesma que aquela do substrato110. Em adição, o encapsulante 270 é feito de uma resinaopaca para proteger os circuitos integrados desemicondutor, tal como o controlador 130 e a memóriaflash 140, de exposição à luz, o que de outra formadegradaria as propriedades dos circuitos integrados desemicondutor. Entretanto, o encapsulante 270 é formadopara expor o LED 260 através da superfície lateral damesma como mostrado na figura 2B tal que o usuário possaobservar a operação do LED 260. Em outras palavras, asuperfície lateral do encapsulante 270 é formada coplanarcom a superfície superior do encapsulante de LED 263.
Embora o encapsulante de LED 263 exposto através dasuperfície lateral do encapsulante 270 esteja ilustradona figura 2B como tendo uma seção transversal retangular,isto não é intencionado a limitar a configuração doencapsulante de LED 263. Pelo contrário, a seçãotransversal do encapsulante de LED 263 pode ser, porexemplo, um círculo, um losango, um hexágono, ou similar.Abaixo, uma descrição será proporcionada de um método defabricação do pacote de memória USB 100 de acordo com umaconfiguração exemplar da invenção.
Ά figura 3 é um diagrama de fluxo ilustrando um método defabricação do pacote de memória USB de acordo com umaconfiguração exemplar da invenção, e as figuras 4A a 4Gsão vistas ilustrando o método de fabricação do pacote dememória USB de acordo com uma configuração exemplar dainvenção.
Referindo-se à figura 3, o método de fabricação do pacotede memória USB 100 de acordo com uma configuraçãoexemplar da invenção inclui a montagem Sl de superfíciede LED e dispositivo passivo; retifica traseira de wafer[fatia fina de silício], ligação de película adesiva, ecorte de wafer S2; cozimento de substrato e primeiralavagem com plasma S3; colagem da matriz de semicondutorS4; segunda lavagem com plasma S5; colagem de fios S6;terceira lavagem com plasma S7; moldagem S8; marcação S9;e individualização de pacote SlO.
Nesta divulgação, o cozimento de substrato e etapa deprimeira lavagem com plasma S3, a etapa de segundalavagem com plasma S5; e a etapa de terceira lavagem complasma Sl são um processo de secagem de alta temperaturaou um processo de remoção de várias matérias orgânicasusando, por exemplo, plasma, que são executadas paramelhorar a confiabilidade da força de ligação de umproduto. O cozimento de substrato e a etapa de primeiralavagem com plasma S3, a etapa de segunda lavagem complasma S5, e a etapa de terceira lavagem com plasma Slpodem ser omitidas ou saltadas se necessário.
Consequentemente, uma descrição das etapas S3, S5, e Slserá omitida.
Primeiro, como mostrado na figura 4A, a etapa de montagemde superfície de LED e dispositivo passivo Sl prepara osubstrato 110 formando o padrão condutivo 112a compostode uma pluralidade de linhas condutivas sobre asuperfície superior do substrato 110, formando o padrãocondutivo 112b composto de uma pluralidade de linhascondutivas sobre o lado de baixo do substrato 110, eformando as regiões de USB 113 sobre o lado de baixo dosubstrato 110. Então, o dispositivo passivo 120 e o LED160 são montados sobre o padrão condutivo 112, o qual éformado sobre a superfície superior do substrato 110.
Especificamente, na etapa de montagem de superfície deLED e dispositivo passivo SI, a pasta de solda 121 (feitade solda de Sn/PB ou solda sem chumbo) é impressa portela sobre o padrão condutivo 112a do substrato 110, eentão o dispositivo passivo 120 é montado sobre a pastade solda 121. A seguir, o substrato 110 é sujeito arefluxo carregando em um forno preparado para uma altatemperatura na faixa de 150°C a 250°C, seguido porresfriamento, tal que uma conexão elétrica firme possaser provida entre o dispositivo passivo 120 e o substrato110. Depois disto, o resíduo da pasta de solda 121 ousimilar pode, claro, ser limpo após classificaçãoadequada baseado em se ele é solúvel em gordura ousolúvel em água.
Se a colagem de fios for executada após a limpeza, osfios podem ser colados precisamente ao padrão condutivo.O dispositivo passivo 120 bem como o controlador 130 ou amemória flash 140, que serão descritos posteriormente,são conectados eletricamente às áreas superiores dosubstrato 110 correspondentes às regiões 113 no lado debaixo do substrato 110.
Em adição, a etapa de montagem de superfície de LED edispositivo passivo Sl inclui conectar o LED 160 aopadrão condutivo 112a do substrato 110 usando a pasta desolda 164. Dessa forma o LED 160 é montado sobre o topodo substrato 110.
Então, como mostrado na figura 4B, a etapa de retificatraseira de wafer, ligação de película adesiva, e cortede wafer S2 é executada.
A retifica traseira de wafer é um processo de retifica epolimento da superfície traseira de um wafer W paraproduzir um perfil muito fino. Em adição, a ligação depelícula adesiva é um processo para ligar um adesivo talcomo uma película adesiva 143 ao wafer W tal que duas oumais camadas de matrizes de semicondutor possam serempilhadas facilmente uma sobre a outra.
0 corte de wafer é um processo para cortar o wafer W emmatrizes de semicondutores individuais (p.ex., oscontroladores 130 ou as memórias flash 140) usando, porexemplo, uma lâmina de diamante wb. Dessa forma, cada umadas matrizes de semicondutores tem a película adesiva 134ligada à mesma. Na descrição seguinte, o termo "matrizesde semicondutor" será definido para indicar o controlador130, a memória flash 140, ou o controlador de sinal 150.
Depois disto, como mostrado na figura 4C, a etapa decolagem de matriz de semicondutor S4 é executada.
Especificamente, o controlador 130 e a memória flash 40são ligados à superfície superior do substrato 110 pelosadesivos 132 e 142, respectivamente. O controlador desinal 150 pode ser colado à superfície de topo da memóriaflash 30 pelo adesivo 152. Claro, os adesivos 132, 142, e152 podem ser substituídos por uma película adesivatípica.
Subseqüentemente, como mostrado na figura 4D, a etapa decolagem de fios S6 é executada. Especificamente, ocontrolador 130 é conectado ao padrão condutivo 112a dosubstrato 110 pelos fios 131, a memória flash 140 éconectada ao padrão condutivo 112a do substrato 110 pelosfios 141, e o controlador de sinal 150 é conectado aopadrão condutivo 112a do substrato 110 pelos fios 151.
Então, como mostrado na figura 4E, a etapa de moldagem S8é executada. Na etapa de moldagem S8, um encapsulante 170é formado moldando (particularmente, envolvendo, como emuma cápsula) o dispositivo passivo 120, o controlador130, a memória flash 140, o controlador de sinal 150, eos fios 131, 141, e 151 sobre o substrato 110 em umaresina opaca tal como uma resina epóxi ou uma resina desilicone. O encapsulante 170 é formado de maneira tal queo LED 160 fique exposto para o exterior do encapsulante170. Para isto, a superfície de topo do encapsulante 170é formada coplanar com a superfície de topo doencapsulante de LED 163. O encapsulante 170 pode serformado por um processo de moldagem usando um molde detransferência ou um processo de encapsulamento usando umdispensador.
Subseqüentemente, como mostrado na figura 4F, a etapa demarcação S9 é executada. Na etapa de marcação S9, váriaspeças de informações tais como o nome de um produto e ofabricante são marcadas sobre a superfície doencapsulante 170 usando tinta ou um membro de marcação mtal como um laser.
A seguir, como mostrado na figura 4G, a etapa deindividualização de pacote S10 é executada. Na etapa deindividualização de pacote S10, a estrutura resultante écortada em pastilhas por, por exemplo, uma lâmina deserra sb ou um punção de serra em pacotes individuais dememória USB 100, cada um dos quais inclui o encapsulante170 e o substrato 110.
Abaixo, uma descrição será dada de um método defabricação do pacote de memória USB 200 de acordo com umaconfiguração exemplar da invenção.
A figura 5 é um diagrama de fluxo ilustrando o método defabricação do pacote de memória USB 200 de acordo com umaoutra configuração exemplar da invenção, a figura β é umavista de seção transversal ilustrando a etapa de montagemde superfície de LED e dispositivo passivo no método defabricação mostrado na figura 5, a figura 7 é uma vistade seção transversal ilustrando a etapa de moldagem nométodo de fabricação mostrado na figura 5, a figura 8 éuma vista de seção transversal ilustrando a etapa deindividualização no método de fabricação mostrado nafigura 5, a figura 9A é uma vista em planta de topoilustrando a etapa de individualização de pacote mostradana figura 8, e a figura 9B é uma vista em planta de topoilustrando uma alternativa para a etapa deindividualização de pacote mostrada na figura 8.Referindo-se à figura 5, o método de fabricação do pacotede memória USB 200 de acordo com outra configuraçãoexemplar da invenção inclui a montagem de superfície deLED e dispositivo passivo Sll; retifica traseira dewafer, ligação de película adesiva, e corte de wafer S2;cozimento de substrato e primeira lavagem com plasma S3;a ligação de matriz de semicondutor S4; segunda lavagemcom plasma S5; colagem de fios S6; terceira lavagem complasma S7; etapa de moldagem S18; marcação S9; eindividualização de pacote S20.
O método de fabricação do pacote de memória USB 200 deacordo com uma outra configuração exemplar da invençãoinclui substancialmente as mesmas etapas que o método defabricação do pacote de memória USB 100 de acordo com umaconfiguração exemplar da invenção, exceto que a etapa demontagem de superfície de LED e dispositivo passivo Sll,a etapa de moldagem S18, e a etapa de individualização depacote S20. Consequentemente, a descrição seguinte serádada principalmente sobre a etapa de montagem desuperfície de LED e dispositivo passivo Sll, a etapa demoldagem S18, e a etapa de individualização de pacote S20sem uma descrição repetida das etapas iguais.
Referindo-se à figura 6, a etapa de montagem desuperfície de LED e dispositivo passivo Sll ésubstancialmente a mesma que a etapa de montagem desuperfície de LED e dispositivo passivo Sl mostrada nafigura 4A, exceto que um LED 260' incluindo uma base 161,um chip 162, e um encapsulante de LED 263' é arranjado nadireção horizontal (p.ex., é depositado) sobre o topo dosubstrato 110 usando a pasta de solda 264.
Referindo-se à figura 7, a etapa de moldagem S18 ésubstancialmente igual à etapa de moldagem S8 mostrada nafigura 4E, exceto por formar o encapsulante 270' paraenvolver completamente o LED 2 60'.
Referindo-se à figura 8, a etapa de individualização depacote S20 é um processo para expor o LED 260 para oexterior do encapsulante 270 cortando o encapsulante 270'e o substrato 110 por serra. Especificamente, oencapsulante 270 é cortado a partir do encapsulante 270'mostrado na figura 7, e o LED 260 tendo o encapsulante263 é produzido cortando parte do encapsulante de LED263' do LED 260'.
A etapa de individualização de pacote S20 ésubstancialmente igual à etapa de individualização depacote SlO mostrada na figura 4G exceto gue oencapsulamento 270' e o substrato 110 são cortados aolongo da linha de corte SL desenhada entre a superfíciede topo do encapsulante de LED 263' e o chip 162 em umatira do substrato 110. Nesta etapa, parte do encapsulantede LED 263' é cortada junto com o encapsulamento 270' e osubstrato 110.
Como uma alternativa, como mostrado na figura 9B, a etapade individualização de pacote S20 pode ser executadacortando um encapsulante 270" e o substrato 110 ao longoda linha de corte SL' desenhada sobre um plano, o gual écoplanar com a superfície de topo do encapsulante de LED263" e a superfície de baixo do encapsulante 270". Asuperfície lateral do encapsulante 270" é formadacoplanar com a superfície de topo do encapsulante de LED263".
As descrições anteriores de configurações exemplares dapresente invenção foram apresentadas com propósitos deilustração e descrição. Elas não são intencionadas aserem exaustivas ou a limitar a invenção às formasprecisas divulgadas, e obviamente muitas modificações evariações são possíveis à luz dos ensinamentos acima. Asconfigurações exemplares foram escolhidas e descritaspara explicar certos princípios da invenção e suaaplicação prática, para desta forma permitir outrosexperientes na técnica a produzir e utilizar váriasconfigurações exemplares da presente invenção, bem comovárias alternativas e modificações das mesmas. Éintencionado que o escopo da invenção seja definido pelasreivindicações anexas aqui e suas equivalentes.

Claims (10)

1. Pacote de memória de barramento serial universal,caracterizado pelo fato de compreender:- um substrato com um padrão condutivo formado sobre umasuperfície superior do mesmo, sendo que o padrãocondutivo inclui uma pluralidade de linhas condutivas;um dispositivo passivo conectado aos padrões condutivosdo substrato;- um controlador associado com o padrão condutivo dosubstrato;- uma memória flash conectada ao padrão condutivo dosubstrato;- um controlador de sinal conectado ao padrão condutivodo substrato, sendo que o controlador de sinal executauma operação;- um diodo emissor de luz conectado ao padrão condutivodo substrato;um encapsulante produzido de uma resina opacaenvolvendo o dispositivo passivo, o controlador, amemória flash, o controlador de sinal, e o diodo emissorde luz no substrato; e- regiões de barramento serial universal sobre um lado debaixo do substrato e conectadas ao padrão condutivo porvias condutivas, sendo que o diodo emissor de luz éexposto ao exterior do encapsulante.
2. Pacote de memória de barramento serial universal, deacordo com a reivindicação 1, caracterizado pelo fato deo diodo emissor de luz ser arranjado em uma direçãovertical sobre o topo do substrato, o diodo emissor deluz incluir uma base conectada eletricamente ao padrãocondutivo, um chip conectado eletricamente à base, e umencapsulante de diodo emissor de luz provido sobre a basepara envolver o chip, e o encapsulante de diodo emissorde luz ter uma superfície de topo coplanar com umasuperfície de topo do encapsulante.
3. Pacote de memória de barramento serial universal, deacordo com a reivindicação 1, caracterizado pelo fato deo diodo emissor de luz ser arranjado em uma direçãohorizontal sobre o topo do substrato, o diodo emissor deluz incluir uma base conectada eletricamente ao padrãocondutivo, um chip conectado eletricamente à base, e umencapsulante de diodo emissor de luz provido sobre a basepara envolver o chip, e o encapsulante de diodo emissorde luz ter uma superfície de topo coplanar com umasuperfície lateral do encapsulante.
4. Método de fabricação de um pacote de memória debarramento serial universal, caracterizado pelo fato decompreender:- preparar um substrato com um padrão condutivo formadosobre uma superfície superior do mesmo e montar umdispositivo passivo e um diodo emissor de luz sobre osubstrato conectando o dispositivo passivo e o diodoemissor de luz ao padrão condutivo do substrato;ligar um controlador, uma memória flash, e umcontrolador de sinal à superfície superior do substrato;- conectar e colar o controlador, a memória flash, e ocontrolador de sinal ao padrão condutivo do substrato porfios; emoldar um encapsulante envolvendo o dispositivopassivo, o diodo emissor de luz, o controlador, a memóriaflash, o controlador de sinal, e fios em uma resinaopaca, sendo que a moldagem do encapsulante compreendeformar o encapsulante de modo a expor o diodo emissor deluz para o exterior.
5. Método de fabricação, de acordo com a reivindicação 4,caracterizado pelo fato de a montagem de um dispositivopassivo e um diodo emissor de luz compreender arranjar odiodo emissor de luz em uma direção vertical sobre o topodo substrato, e sendo que o diodo emissor de luz incluiuma base conectada eletricamente ao padrão condutivo, umchip conectado eletricamente à base, um encapsulante dediodo emissor de luz provido sobre a base para envolver ochip.
6. Método de fabricação, de acordo com a reivindicação 5,caracterizado pelo fato de a moldagem do encapsulantecompreender formar o encapsulante com uma superfície detopo do encapsulante para ser coplanar com uma superfíciede topo do encapsulante de diodo emissor de luz.
7. Método de fabricação de um pacote de memória debarramento serial universal, caracterizado pelo fato decompreender:- preparar um substrato com um padrão condutivo formadosobre uma superfície superior do mesmo e montar umdispositivo passivo e um diodo emissor de luz sobre osubstrato conectando o dispositivo passivo e o diodoemissor de luz ao padrão condutivo do substrato;ligar um controlador, uma memória flash, e umcontrolador de sinal à superfície superior do substrato;- conectar e colar o controlador, a memória flash, e ocontrolador de sinal ao padrão condutivo do substrato porfios;moldar um encapsulante envolvendo o dispositivopassivo, o diodo emissor de luz, o controlador, a memóriaflash, o controlador de sinal, e fios em uma resinaopaca; e- individualizar o encapsulante e o substrato por cortetal que o diodo emissor de luz seja exposto para oexterior do encapsulante.
8. Método de fabricação, de acordo com a reivindicação 7,caracterizado pelo fato de a montagem de um dispositivopassivo e um diodo emissor de luz compreender arranjar odiodo emissor de luz em uma direção horizontal sobre otopo do substrato, e sendo que o diodo emissor de luzinclui uma base conectada eletricamente ao padrãocondutivo, um chip conectado eletricamente à base, e umencapsulante de diodo emissor de luz provido sobre a basepara envolver o chip.
9. Método de fabricação, de acordo com a reivindicação 8,caracterizado pelo fato de a individualização doencapsulante e substrato compreender cortar oencapsulante e o substrato ao longo de uma linha de cortedesenhada entre uma superfície de topo do encapsulante dediodo emissor de luz e do chip do diodo emissor de luz.
10. Método de fabricação, de acordo com a reivindicação 8, caracterizado pelo fato de a individualização doencapsulante e do substrato compreender cortar oencapsulante e o substrato ao longo de uma linha de cortedesenhada sobre um plano, o qual é coplanar com umasuperfície de topo do encapsulante de diodo emissor deluz e uma superfície lateral do encapsulante.
BRPI0904661-5A 2008-12-15 2009-11-06 pacote de memória de barramento serial universal e método de fabricação de um pacote de memória de barramento serial universal BRPI0904661A2 (pt)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080127527A KR101024710B1 (ko) 2008-12-15 2008-12-15 Ｕｓｂ 메모리 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
BRPI0904661A2 true BRPI0904661A2 (pt) 2011-03-15

Family

ID=42367165

Family Applications (1)

Application Number Title Priority Date Filing Date
BRPI0904661-5A BRPI0904661A2 (pt) 2008-12-15 2009-11-06 pacote de memória de barramento serial universal e método de fabricação de um pacote de memória de barramento serial universal

Country Status (2)

Country Link
KR (1) KR101024710B1 (pt)
BR (1) BRPI0904661A2 (pt)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10411000B2 (en) * 2016-03-31 2019-09-10 Intel IP Corporation Microelectronic package with illuminated backside exterior

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0398696U (pt) * 1990-01-26 1991-10-14
KR100828956B1 (ko) * 2006-06-27 2008-05-13 하나 마이크론(주) Ｕｓｂ 메모리 패키지 및 그 제조 방법
KR100851048B1 (ko) 2007-03-02 2008-08-12 하나 마이크론(주) Ｕｓｂ 메모리 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
KR20100068998A (ko) 2010-06-24
KR101024710B1 (ko) 2011-03-24

Similar Documents

Publication Publication Date Title
KR0134902B1 (ko) 칩 캐리어 패키지 및 집적 회로 패키지
US5018005A (en) Thin, molded, surface mount electronic device
US5053357A (en) Method of aligning and mounting an electronic device on a printed circuit board using a flexible substrate having fixed lead arrays thereon
US11031255B2 (en) Stack frame for electrical connections and the method to fabricate thereof
JP4400898B2 (ja) チップサイズパッケージ及びその製造方法
US20030100142A1 (en) Semiconductor package and method for fabricating the same
US20080036050A1 (en) Package with solder-filled via holes in molding layers
KR100959957B1 (ko) 랜드 그리드 어레이 반도체 디바이스 패키지, 이를포함하는 어셈블리 및 제조 방법
US10373894B2 (en) Package structure and the method to fabricate thereof
JP2002009236A (ja) 多層半導体装置及びその製造方法
KR0177395B1 (ko) 반도체소자를 칩 상태로 장착시켜서 된 전자회로 보드 및 그 제조방법
US10636735B2 (en) Package structure and the method to fabricate thereof
US20030057566A1 (en) Dual-chip integrated circuit package with unaligned chip arrangement and method of manufacturing the same
US6380624B1 (en) Stacked integrated circuit structure
TW200534454A (en) Exposed pad module integrated a passive device therein
BRPI0904661A2 (pt) pacote de memória de barramento serial universal e método de fabricação de um pacote de memória de barramento serial universal
JP4408636B2 (ja) 回路装置およびその製造方法
KR0145641B1 (ko) 반도체 집적 회로 장치
KR100533761B1 (ko) 반도체패키지
US20030057541A1 (en) Un-packaged or semi-packaged electrically tested electronic device free from infantile mortality and process for manufacture thereof
JPH0517709B2 (pt)
BRPI0904692A2 (pt) pacote de memória de barramento serial universal
EP1067602A1 (en) Un-packaged or semi-packaged electrically tested electronic semiconductor device free from infantile mortality and process for manufacture thereof
JPS6352430A (ja) 半導体装置
JPH08102506A (ja) 混成集積回路装置及びその製造方法

Legal Events

Date Code Title Description
B03A Publication of a patent application or of a certificate of addition of invention [chapter 3.1 patent gazette]
B08F Application dismissed because of non-payment of annual fees [chapter 8.6 patent gazette]

Free format text: REFERENTE A 7A ANUIDADE.

B08K Patent lapsed as no evidence of payment of the annual fee has been furnished to inpi [chapter 8.11 patent gazette]

Free format text: EM VIRTUDE DO ARQUIVAMENTO PUBLICADO NA RPI 2386 DE 27-09-2016 E CONSIDERANDO AUSENCIA DE MANIFESTACAO DENTRO DOS PRAZOS LEGAIS, INFORMO QUE CABE SER MANTIDO O ARQUIVAMENTO DO PEDIDO DE PATENTE, CONFORME O DISPOSTO NO ARTIGO 12, DA RESOLUCAO 113/2013.