RU2098920C1

RU2098920C1 - Device for controlling carrying capacity of transmission- channel virtual circuits with asynchronous time multiplexing

Info

Publication number: RU2098920C1
Application number: SU904831365A
Authority: RU
Inventors: Ле Биан Дени
Original assignee: Алькатель Н.В.
Priority date: 1989-10-12
Filing date: 1990-10-11
Publication date: 1997-12-10
Also published as: AU1716192A; JPH03150944A; AU636097B2; AU625628B2; CN1029446C; MX171698B; KR0168422B1; AU6397590A; JP2862659B2; CN1050960A; KR910008997A

Abstract

FIELD: computer engineering. SUBSTANCE: device has input locations of input channel with asynchronous time sharing carrying destination information in heading which can be processed as virtual circuit identifier; they are sent to location storage MT incorporating many buffer storages of virtual circuits MA1, MA2...MAn; each location is ordered in buffer storage of virtual circuit coupled with virtual circuit assigned to this location; locations coming from output channel with asynchronous time sharing are read out in same buffer storages of virtual circuits MA1, MA2...MAn. Provision is also made for control facilities MC ensuring that locations transferred to output channel are read out in buffer storage in such sequence that locations leaving one buffer storage of virtual circuit are spaced in average at least one interval apart, this interval being definite for particular virtual circuit. Number of locations obtained from virtual circuit and not yet transmitted provides for estimation of carrying capacity of this virtual circuit in such system. EFFECT: facilitated control of carrying capacity. 6 cl, 3 dwg

Description

Изобретение относится к устройству оценки и/или регулирования пропускной способности виртуальных цепей, занимающих канал передачи с асинхронным временным разделением. The invention relates to a device for evaluating and / or controlling the throughput of virtual circuits occupying a transmission channel with asynchronous time division.

Канал передачи с асинхронным временным разделением представляет собой канал, направляющий блоки данных в структуры цифровых данных, называемые ячейками. Каждая ячейка имеет заголовок, образованный, например, четырьмя знаками по восемь битов, и тело блока, образованное определенным числом знаков, например, 32. В канале передачи такие ячейки следуют без перерыва. Если нет блока сообщения для передачи, то канал передачи направляет "пустую" ячейку, т.е. ячейку того же формата, что и ячейка сообщения и содержащая легко распознаваемую соответствующую информацию. Принимаются меры, чтобы поддерживать достаточной пропорцию таких пустых ячеек в потоке ячеек сообщения, они служат, в частности, для синхронизации конца сообщения на формате ячейки. An asynchronous time division transmission channel is a channel that directs data blocks into digital data structures called cells. Each cell has a header formed, for example, by four characters of eight bits, and a block body formed by a certain number of characters, for example, 32. In the transmission channel, such cells follow without interruption. If there is no message block for transmission, then the transmission channel directs the "empty" cell, i.e. a cell of the same format as the message cell and containing easily recognizable relevant information. Measures are being taken to maintain a sufficient proportion of such empty cells in the message cell stream, they serve, in particular, to synchronize the end of the message in the cell format.

Заголовок каждой ячейки сообщения содержит, например, на два знака информацию, определяющую, для конца приема направление, в котором тело сообщения должно быть передано. Два других знака заголовка содержат информацию контроля кода и детектирования ошибки относительно двух знаков предыдущего назначения. Такая же информация содержится в заголовках неравномерно разделенных ячеек, которые имеют одинаковое место назначения. Она определяет таким образом тип виртуальных цепей, занимающих часть пропускной способности канала передачи. Более общо, эта виртуальная цепь займет канал передачи, сообщив ему определенную пропускную способность, которая измеряется, например, в числе ячеек в единицу времени, и эта пропускная способность флуктуирует. Таким образом, более точным предметом изобретения является оценка и/или регулирование этой пропускной способности, насколько это возможно. The header of each cell of the message contains, for example, two characters of information defining, for the end of reception, the direction in which the body of the message should be transmitted. The other two characters of the header contain code control and error detection information regarding the two characters of the previous destination. The same information is contained in the headers of unevenly divided cells that have the same destination. It thus determines the type of virtual circuits that occupy part of the transmission channel capacity. More generally, this virtual circuit will occupy the transmission channel, giving it a certain throughput, which is measured, for example, in the number of cells per unit time, and this throughput fluctuates. Thus, a more accurate subject of the invention is the assessment and / or regulation of this throughput as possible.

Канал передачи в любой момент времени содержит несколько виртуальных цепей, ячейки которых включаются нерегулярно в то, что часто называется асинхронным временным разделением, флуктуирующие пропускные способности различных виртуальных цепей различаются. Сумма этих пропускных способностей ограничивается максимальной пропускной способностью канала передачи. Она также флуктуирует. Это оставляет место для передачи пустых ячеек. A transmission channel at any given time contains several virtual circuits, whose cells are switched irregularly into what is often called asynchronous time division, fluctuating throughputs of different virtual circuits differ. The sum of these bandwidths is limited by the maximum bandwidth of the transmission channel. She also fluctuates. This leaves room for transferring empty cells.

Число виртуальных цепей, которые могут быть раздельно идентифицированы, зависит от числа битов для этой информации в заголовке ячеек. Максимальное число виртуальных цепей определяется так же и числом виртуальных цепей, которое получают, разделив максимальную пропускную способность канала передачи на минимальную пропускную способность источника данных, который может занять виртуальная цепь. Оно очень велико и может достигать, например, 64 К. The number of virtual circuits that can be separately identified depends on the number of bits for this information in the cell header. The maximum number of virtual circuits is also determined by the number of virtual circuits that are obtained by dividing the maximum bandwidth of the transmission channel by the minimum bandwidth of the data source that the virtual circuit can occupy. It is very large and can reach, for example, 64 K.

Однако, передача с асинхронным временным разделением предназначена для более широких областей приложения, и пропускные способности, которые надо предусматривать для источников, которые могут иметь виртуальную цепь, занимают широкую гамму пропускных способностей (например, от нескольких килобит до нескольких сотен мегабит в секунду). Таким образом, число активных виртуальных цепей будет в общем случае меньшим, чем их максимальное число. However, asynchronous time-sharing transmission is intended for wider application areas, and the bandwidths that should be provided for sources that may have a virtual circuit occupy a wide range of bandwidths (for example, from several kilobits to several hundred megabits per second). Thus, the number of active virtual circuits will generally be less than their maximum number.

Определение, которое предшествует передаче с асинхронным временным разделением, однако, не должно ограничиваться в случаях, когда все ячейки имеют одну и ту же длину. Использование ячеек различных длин, которые являются кратными базовой длине, вполне постижимо, и вытекающие из этого адаптации, в том, что касается настоящего изобретения, доступно специалистам. The definition that precedes transmission with asynchronous time division, however, should not be limited in cases where all cells have the same length. The use of cells of various lengths, which are multiples of the base length, is understandable, and arising from this adaptation, with regard to the present invention, is available to specialists.

Таким образом, канал передачи с асинхронным временным разделением делается для направления данных, сообщаемых источником, при сильно различающихся и флуктуирующих пропускных способностях. Дальше, по ходу, устройства коммутации и передачи направляют послания, содержащиеся в ячейках, к их местам назначения. Таким образом, следует, чтобы не было риска закупоривания ниже по ходу, на уровне канала передачи, сделать так, чтобы никакой источник, ни за счет ошибки и ни за счет неисправности, даже временно не давал пропускную способность больше, чем ему приписано в общем случае. Thus, a transmission channel with asynchronous time division is done to direct the data reported by the source, with very different and fluctuating bandwidths. Further, along the way, the switching and transmission devices send messages contained in the cells to their destinations. Thus, it should be ensured that there is no risk of clogging downstream, at the level of the transmission channel, to make sure that no source, either due to an error or due to a malfunction, even temporarily gives throughput more than is generally assigned to it .

Известным решением этой проблемы является репрессия. Канал передачи препятствует направлению любой ячейки, рассматриваемой как избыточная по отношению к пропускной способности глобально установленной для виртуальной цепи, или же избыточная ячейка отмечают как таковую для того, чтобы она была отброшена дальше в случае закупоривания. A well-known solution to this problem is repression. The transmission channel prevents the direction of any cell that is considered redundant with respect to the bandwidth globally set for the virtual circuit, or the redundant cell is marked as such so that it is discarded further in case of clogging.

Настоящее изобретение предлагает другое решение этой проблемы, основанное на средствах, позволяющих оценивать и/или регулировать пропускную способность. The present invention provides another solution to this problem, based on means for evaluating and / or controlling throughput.

Таким образом, предметом изобретения является устройство регулирования пропускной способности виртуальных цепей, занимающих канал передачи с асинхронным временным разделением, в котором входящие ячейки входного канала с асинхронным временным разделением, имеющие заголовок с информацией о месте назначения, которая может рассматриваться как идентификатор виртуальной цепи, направляются в память ячеек, содержащую несколько буферных памятей виртуальных цепей, причем каждая ячейка упорядочена в буферной памяти виртуальной цепи, ассоциированной с виртуальной цепью, к которой принадлежит эта ячейка, а ячейки, выходящие из выходного канала с асинхронным временным разделением, считываются в тех же буферных памятях виртуальных цепей. Это устройство отличается тем, что оно имеет средства управления такие, чтобы передаваемые в выходной канал ячейки считывались в таком порядке, чтобы исходящие из этой буферной памяти виртуальной цепи ячейки были разделены интервалом, определенным для данной виртуальной цепи. Thus, the subject of the invention is a device for regulating the bandwidth of virtual circuits occupying an asynchronous time division transmission channel, in which incoming cells of an input channel with asynchronous time division, having a header with destination information, which can be considered as a virtual circuit identifier, are sent to cell memory containing several buffer memories of virtual circuits, each cell being ordered in the buffer memory of the virtual circuit associated with connected to the virtual circuit to which this cell belongs, and the cells leaving the output channel with asynchronous time division are read in the same buffer memories of the virtual circuits. This device is characterized in that it has controls such that the cells transmitted to the output channel are read in such a way that the cells coming from this buffer memory of the virtual circuit are separated by the interval defined for this virtual circuit.

Возможность регистрации ячеек, входящих в буферную память виртуальных цепей, позволяет управляющему устройству выбирать ячейки для передачи в этих буферных памятях так, что ячейки одной и той же виртуальной цепи сохраняли определенный интервал, который относится к этой виртуальной цепи, и таким образом достигается требуемый результат. The possibility of registering cells included in the buffer memory of virtual circuits allows the control device to select cells for transmission in these buffer memories so that the cells of the same virtual circuit retain a certain interval that relates to this virtual circuit, and thus the desired result is achieved.

В соответствии с другой характеристикой изобретения, в этом устройстве регулирования пропускной способности времени ячейки, соответствующие последовательным интервалам времени, в течение которых посылаются ячейки, выходящие в выходной канал передачи с асинхронным временным разделением, циклически нумеруют, и каждому такому времени ячейки, имеющей различающийся номер, дают линию задержки времени, причем посылка последовательных ячеек одной и той же виртуальной цепи, с соблюдением указанного интервала, получает путем записи индикатора, идентифицирующего эту виртуальную цепь в линиях задержки времени ячейки, отделенных, по меньшей мере, от указанного определенного интервала, а для каждого времени ячейки, идентифицируемого его номером, содержание линии задержки времени ячейки, соответствующей этому номеру, передается в линию задержки передачи, причем каждое указание виртуальной цепи линии задержки передачи используется, в свою очередь, для считывания в буферной памяти виртуальной цепи, к которой она относится, ячейки, которая передается в выходной канал с асинхронным временным разделением. In accordance with another characteristic of the invention, in this time bandwidth control device, cells corresponding to consecutive time intervals during which cells leaving the output channel with asynchronous time division are sent are cyclically numbered, and for each such time a cell having a different number, give a time delay line, and sending consecutive cells of the same virtual circuit, in compliance with the specified interval, receives an indicator by writing a, identifying this virtual circuit in the cell time delay lines, separated from at least a specified interval, and for each cell time identified by its number, the content of the cell time delay line corresponding to this number is transmitted to the transmission delay line, each indication of the virtual circuit of the transmission delay line is used, in turn, for reading in the buffer memory of the virtual circuit to which it refers, a cell that is transmitted to the output channel with asynchronous temporary separation.

Таким образом, получение определенного интервала между ячейками одной и той же виртуальной цепи является результатом присвоения передаваемой ячейке времени ячейки, которое следует за временем, которое было присвоено предыдущей ячейке с таким интервалом: такое присвоение состоит в том, чтобы записать виртуальную цепь в линию задержки, соответствующую требуемому времени ячейки, причем линии задержки времени последовательных ячеек в конечном итоге соединяются в единую линию задержки передачи. Такие, устройства позволяют разрешать конфликты, которые могли бы создавать запросы передачи ячеек в одно и то же время ячейки. Thus, obtaining a certain interval between cells of the same virtual circuit is the result of assigning to the cell the time of the cell that follows the time that was assigned to the previous cell with such an interval: such an assignment is to write the virtual circuit to the delay line, corresponding to the desired cell time, the time delay lines of successive cells being ultimately connected to a single transmission delay line. Such devices allow you to resolve conflicts that could create cell transfer requests at the same time.

В соответствии с другой характеристикой изобретения, при передаче выходящей ячейки, если буферная память виртуальной цепи, к которой она относится, содержит, по меньшей мере, одну другую, индикатор, указывающий эту виртуальную цепь, записывается в линию задержки времени ячейки, которое выбирается на основе текущего времени идущей ячейки или на основе времени ячейки, к которому приписана передаваемая выходящая ячейка, идентификатор которой для этой цели был в памяти, с учетом указателя скорости, относящейся к виртуальной цепи, к которой относится указанная выходящая ячейка. According to another characteristic of the invention, when transferring an outgoing cell, if the buffer memory of the virtual circuit to which it relates contains at least one other, an indicator indicating this virtual circuit is recorded in the cell time delay line, which is selected based on the current time of the going cell or based on the time of the cell to which the transmitted outgoing cell is assigned, the identifier of which was for this purpose in memory, taking into account the speed indicator related to the virtual circuit to which The indicated exit cell is worn.

В соответствии с другой характеристикой изобретения, при передаче выходящей ячейки, и если буферная память виртуальной цепи, к которой она принадлежит, содержит, по меньшей мере, еще одну, индикатор идентификации этой виртуальной цепи записывается в линии задержки времени ячейки, которая выбирается, исходя из текущего времени ячейки или из времени ячейки, к которому была приписана выходящая передаваемая ячейка, идентичность которой была в памяти, причем учитывается индикация скорости, приписанная виртуальной цепи, к которой принадлежит указанная выходящая ячейка, и то данное, которое зависит от наблюдаемой пропускной способности этой виртуальной цепи. In accordance with another characteristic of the invention, when transmitting an outgoing cell, and if the buffer memory of the virtual circuit to which it belongs contains at least one more, the identification indicator of this virtual circuit is recorded in the time delay line of the cell, which is selected based on the current time of the cell or from the time of the cell to which the outgoing transmitted cell was assigned, the identity of which was in memory, and the speed indication assigned to the virtual circuit to which it belongs is taken into account the specified output cell, and that given, which depends on the observed throughput of this virtual circuit.

В соответствии с другой характеристикой изобретения, при получении входящей ячейки, если буферная память виртуальной цепи, к которой принадлежит эта входящая ячейка, не содержит никакой другой, индикатор, идентифицирующий эту виртуальную цепь, записывается в линии задержки времени ячейки, которая определяется на основе имеющегося времени ячейки. In accordance with another characteristic of the invention, upon receipt of an incoming cell, if the buffer memory of the virtual circuit to which this incoming cell does not contain any other, an indicator identifying this virtual circuit is recorded in the cell's time delay line, which is determined based on the available time cells.

В соответствии с другой характеристикой изобретения, при приеме входящей ячейки, если в буферной памяти виртуальной цепи, к которой она относится, не содержится никакой другой, индикатор, идентифицирующий эту виртуальную цепь, записывается в линии задержки времени ячейки, которая определяется на основе имеющегося времени ячейки и индикатора скорости, который относится к указанной виртуальной цепи. In accordance with another characteristic of the invention, when receiving an incoming cell, if there is no other in the buffer memory of the virtual circuit to which it refers, an indicator identifying this virtual circuit is recorded in the cell time delay line, which is determined based on the available cell time and a speed indicator that refers to the specified virtual circuit.

В соответствии с другой характеристикой изобретения указанное данное, зависящее от пропускной способности, является мерой заполнения буферной памяти виртуальной цепи рассматриваемой ячейки. In accordance with another characteristic of the invention, said bandwidth dependent data is a measure of filling the buffer memory of the virtual circuit of the cell in question.

В соответствии с другой характеристикой изобретения, для одной степени заполнения буферной памяти виртуальной цепи предусматривается индикация счета, которое нарастает при передаче каждой ячейки, принадлежащей этой виртуальной цепи, когда указанная степень занятости превышена, и уменьшается, если степень заполнения не достигнута, указанная индикация счета имеет максимальную величину, достигаемую в случае мажоритарных превышений указанной степени занятости, что вызывает применение индикации скорости при промежутке большем, чем ячейки этой виртуальной цепи, на выходе устройства регулирования пропускной способности. In accordance with another characteristic of the invention, for one degree of filling the buffer memory of the virtual circuit, an indication of the count is provided, which increases during the transfer of each cell belonging to this virtual circuit when the indicated occupancy is exceeded, and decreases if the occupancy is not reached, the indicated indication of the account has the maximum value achieved in the case of majority excesses of the specified degree of employment, which causes the use of speed indication for a gap greater than cell ki of this virtual circuit, at the output of the bandwidth control device.

Настоящее изобретение предлагает также устройство оценки пропускной способности виртуальных цепей, занимающих канал передачи с асинхронным временным разделением, в котором входящие ячейки входного канала с асинхронным временным разделением, которые имеют заголовок, содержащий информацию о месте назначения, которая может быть обработана как идентификатор виртуальной цепи, считаются счетчиком, приписанным к каждой виртуальной цепи, который увеличивается при каждой ячейке, входящей в виртуальную цепь, и который периодически вычитается, пока он не в положении покоя. The present invention also provides an apparatus for estimating the throughput of virtual circuits occupying an asynchronous time division transmission channel, in which incoming cells of an input channel with asynchronous time division, which have a header containing destination information that can be processed as a virtual circuit identifier, are considered a counter assigned to each virtual circuit, which is incremented for each cell in the virtual circuit, and which is periodically subtracted me until he is at rest.

В соответствии с другой характеристикой изобретения это устройство имеет средства хронирования, определяющие время последовательно пронумерованных ячеек, соответствующие последовательным интервалам времени, в течение которых получены ячейки, входящие во входной канал передачи с асинхронным временным разделением, при этом средства линии задержки определяют линию задержку времени ячейки, соответствующей каждому указанному времени ячейки, а виртуальная цепь может быть приписана времени ячейки путем записывания ее идентификатора в соответствующую линию задержки ячейки, средства управления используют содержимое указанных линий задержки времени ячейки и для каждого времени ячейки могут идентифицировать обрабатываемую виртуальную цепь и уменьшать счетчик, относящийся к этой виртуальной цепи, в эти средства управления входят устройства такие, что любая виртуальная цепь, счетчик которой не находится в состоянии покоя, приписывается к одному из времени ячейки и счетчик уменьшается при появлении этого времени ячейки. In accordance with another characteristic of the invention, this device has timing means that determine the time of consecutively numbered cells corresponding to consecutive time intervals during which cells entering the input transmission channel with asynchronous time division are received, while the delay line means determine the cell time delay line, corresponding to each specified cell time, and a virtual circuit can be assigned to the cell time by writing its identifier in s the corresponding cell delay line, the controls use the contents of the specified cell time delay lines and for each time the cells can identify the virtual circuit being processed and reduce the counter related to this virtual circuit, these controls include devices such that any virtual circuit whose counter is not is at rest, assigned to one of the cell’s time and the counter decreases when this cell appears.

В соответствии с другой характеристикой изобретения указанные средства управления такие, что после уменьшения счетчика виртуальной цепи и если счетчик не возвратился в состояние покоя, идентичность этой виртуальной цепи записана в линию задержки времени ячейки, которая выбирается с учетом указателя скорости, приписанного рассматриваемой виртуальной цепи. In accordance with another characteristic of the invention, said controls are such that after decreasing the counter of the virtual circuit and if the counter has not returned to the idle state, the identity of this virtual circuit is recorded in the cell time delay line, which is selected taking into account the speed indicator assigned to the virtual circuit in question.

В соответствии с другой характеристикой изобретения указанные средства управления такие, что после уменьшения счетчика виртуальной цепи и если этот счетчик не вернулся в состояние покоя, идентичность этой виртуальной цепи записана в линию задержки времени ячейки, которая выбирается с учетом указателя скорости приписанного рассматриваемой виртуальной цепи и данного, зависящего от наблюдаемой пропускной способности этой виртуальной цепи. In accordance with another characteristic of the invention, said controls are such that after decreasing the counter of the virtual circuit and if this counter has not returned to the idle state, the identity of this virtual circuit is recorded in the cell time delay line, which is selected taking into account the speed indicator of the virtual circuit under consideration and this depending on the observed bandwidth of this virtual circuit.

В соответствии с другой характеристикой изобретения указанные средства управления такие, что при получении входящей ячейки и если счетчик виртуальной цепи находится в его положении покоя, идентичность этой виртуальной цепи записана в линии задержки времени ячейки, которая выбирается с учетом указателя скорости, приписанного рассматриваемой виртуальной цепи. In accordance with another characteristic of the invention, said controls are such that upon receipt of an incoming cell and if the virtual circuit counter is in its resting position, the identity of this virtual circuit is recorded in the cell time delay line, which is selected taking into account the speed indicator assigned to the virtual circuit in question.

В соответствии с другой характеристикой изобретения указанные средства управления такие, что при приеме входящей ячейки и, если счетчик виртуальной цепи находится в положении покоя, идентификатор этого времени ячейки записывается в линии задержки времени ячейки, которая выбирается с учетом указателя скорости, приписанного рассматриваемой виртуальной цепи, и данного, зависящего от наблюдаемой пропускной способности этой виртуальной цепи. In accordance with another characteristic of the invention, said controls are such that when receiving an incoming cell and if the virtual circuit counter is at rest, the identifier of this cell time is recorded in the cell time delay line, which is selected taking into account the speed indicator assigned to the virtual circuit in question, and given, depending on the observed throughput of this virtual circuit.

В соответствии с другой характеристикой изобретения указанное данное, которое зависит от пропускной способности, является положением, которое занимает счетчик рассматриваемой виртуальной цепи. In accordance with another characteristic of the invention, said data, which depends on throughput, is the position occupied by the counter of the virtual circuit in question.

В соответствии с другой характеристикой изобретения предусмотрена индикация счета, относящегося к каждой виртуальной цепи, и указанные средства управления такие, что это указание счета возрастает при уменьшении указанного счетчика виртуальной цепи, если этот счетчик находится на определенном участке положений, и уменьшается, если этот счетчик находится в положении меньшем, чем этот участок положений. In accordance with another characteristic of the invention, an indication of an account relating to each virtual circuit is provided, and said controls are such that this indication of the counter increases when the indicated counter of the virtual circuit decreases, if this counter is in a certain position section, and decreases if this counter is in a position smaller than this portion of the provisions.

В соответствии с другой характеристикой изобретения указанная индикация счета имеет максимальную величину, которая достигается в случае, если указанный интервал положений получается мажоритарным способом, причем указанные средства управления имеют устройства, которые вызывают применение указателя скорости, соответствующего уменьшению скорости декремирования указанного счетчика. In accordance with another characteristic of the invention, said count indication has a maximum value that is achieved if said position interval is obtained in a majority manner, said control means having devices that cause the use of a speed indicator corresponding to a decrease in the decrement rate of said counter.

В соответствии с другой характеристикой изобретения указанные средства управления такие, что при уменьшении счетчика виртуальной цепи и если этот счетчик не возвращается в положение покоя, идентичность виртуальной цепи, к которой он относится, записывается в линии задержки времени, которая выбирается на основе текущего времени ячейки. In accordance with another characteristic of the invention, said controls are such that when the counter of the virtual circuit decreases and if this counter does not return to the rest position, the identity of the virtual circuit to which it relates is recorded in the time delay line, which is selected based on the current cell time.

В соответствии с другой характеристикой изобретения указанные средства управления такие, что при уменьшении счетчика виртуальной цепи и, если этот счетчик не вернулся в положение покоя, идентичность виртуальной цепи, к которой оно относится, записывается в линию задержки времени, которая выбирается, по времени ячейки, к которому рассматриваемая виртуальная цепь была приписана и идентичность которой была зарегистрирована для этой цели. In accordance with another characteristic of the invention, said controls are such that when the counter of the virtual circuit decreases and if this counter does not return to the rest position, the identity of the virtual circuit to which it relates is recorded in the time delay line, which is selected according to the time of the cell, to which the virtual circuit in question has been assigned and whose identity has been registered for this purpose.

В соответствии с другой характеристикой изобретения предусмотрены средства для определения того, что счетчик виртуальной цепи достиг максимального значения, чтобы препятствовать его переполнению, а также для передачи сигнала, указывающего, что пропускная способность виртуальной цепи избыточная. According to another characteristic of the invention, means are provided for determining that the virtual circuit counter has reached its maximum value to prevent it from overflowing, as well as for transmitting a signal indicating that the throughput of the virtual circuit is excessive.

На фиг. 1 изображена блок-схема совокупности реализаций устройства регулирования пропускной способности; на фиг 2 способ реализации управляющего устройства МС на фиг. 1; на фиг. 3, в соответствии с вариантом, устройство оценки пропускной способности. In FIG. 1 shows a block diagram of a plurality of implementations of a bandwidth control device; in FIG. 2, a method for implementing a control device MS in FIG. one; in FIG. 3, in accordance with an embodiment, a bandwidth estimator.

Сначала описание дано с использованием на фиг. 1 общей диаграммы способа реализации настоящего изобретения. First, a description is given using FIG. 1 is a general diagram of a method for implementing the present invention.

Канал входа с асинхронным временным разделением mtr подсоединен к приемной логической схеме LR. Этот мультиплексный канал может быть, например, типа, указанного в вводной части. По нему подают последовательные входные ячейки, которые имеют заголовок, содержащий номер виртуальной цепи. The mtr asynchronous time division input channel is connected to the LR receive logic. This multiplex channel may be, for example, of the type indicated in the introductory part. It serves sequential input cells, which have a header containing the number of the virtual circuit.

Выходной канал с асинхронным временным разделением mte подсоединен к логической схеме передачи LF. Этот канал такого же типа, что и канал входа mtr. Логическая схема передачи LE передает в канал последовательные выходящие ячейки, которые нормально включают в себя все входящие ячейки. The mte asynchronous time division output channel is connected to the LF transmission logic. This channel is of the same type as the mtr input channel. The LE transmission logic transmits sequential output cells to the channel that normally include all incoming cells.

Логическая схема приема LR подключена к памяти ячеек МТ, в которой имеется буферная память для каждой виртуальной цепи МА₁, МА₂,МА_n Управляющее устройство памяти GMT соединяется с памятью ячеек МТ. Более точно, в памяти ячеек МТ устройство управления памятью GMT приписывает каждому активному виртуальному каналу каналы mtr, mte, причем буферная память размера, достаточного для тех необходимостей, о которых будет сказано дальше. Все происходит таким образом, как будто каждая возможная виртуальная цепь имеет буферную память в памяти ячеек МТ. Такие устройства известны сами по себе.The LR reception logic is connected to the memory of the MT cells, in which there is a buffer memory for each virtual circuit MA ₁ , MA ₂ , MA _n. The GMT memory control device is connected to the memory of the MT cells. More precisely, in the memory of MT cells, the GMT memory manager assigns mtr, mte channels to each active virtual channel, and the buffer memory is of a size sufficient for those needs, which will be discussed later. Everything happens in such a way as if every possible virtual circuit has a buffer memory in the memory of MT cells. Such devices are known per se.

Основная функция логической схемы приема LR в том, чтобы располагать в определенном порядке полученные входящие ячейки канала входа mtr в соответствующих буферных памятях. Для этой цели она знакомится с номером виртуальной цепи, который включен во входную ячейку, идентифицирует буферную память, которая ей приписана, в связи с управляющим устройством памяти GMT и определяет адрес в буферной памяти этой виртуальной цепи, где следует записать входную ячейку. The main function of the LR reception logic is to arrange the received incoming cells of the mtr input channel in the corresponding order in the corresponding buffer memories. For this purpose, she gets acquainted with the number of the virtual circuit that is included in the input cell, identifies the buffer memory that is assigned to it, in connection with the control device of the GMT memory, and determines the address in the buffer memory of this virtual circuit where the input cell should be written.

Логическая схема передачи LE считывает в линиях задержки МА₁, МА₂, МА_n в памяти МТ посылаемые ячейки.The transmission logic LE reads in the delay lines MA ₁ , MA ₂ , MA _n in the memory MT sent cells.

Таким образом, ее основная роль состоит в определении порядка, в котором поступившие и зарегистрированные в буферной памяти ячейки должны быть переданы, с тем, чтобы ячейки, относящиеся к одной виртуальной цепи, были соответственно отделены одна от другой в канале выхода mte. Thus, its main role is to determine the order in which the cells received and registered in the buffer memory should be transferred, so that the cells belonging to one virtual circuit are respectively separated from each other in the mte output channel.

Более общно, канал входа mtr типа, который указан в начале этого текста, выдает поток ячеек, которые временно записаны в памяти ячеек МТ, перед тем, как они попадают в канал выхода mte. Общая пропускная способность входа и общая пропускная способность выхода равны. Когда промежутки между ячейками виртуальных цепей достаточные, ячейки, подаваемые в определенном порядке в канал входа mtr и зарегистрированные в памяти ячеек МТ ретранслируются в таком же порядке в канале выхода mte, и описанное устройство практически не играет никакой роли. More generally, the input channel of the mtr type, which is indicated at the beginning of this text, produces a stream of cells that are temporarily stored in the memory of the MT cells before they enter the output channel of mte. The total input bandwidth and the total output bandwidth are equal. When the gaps between the cells of the virtual circuits are sufficient, the cells supplied in a certain order to the input channel mtr and registered in the memory of the cells MT are relayed in the same order in the output channel mte, and the described device practically does not play any role.

Однако, как об этом говорилось в начале этого описания, случается, что между входящими ячейками не соблюдаются предписанный промежуток. Таким образом, устройство в соответствии с изобретением имеет средства, в приемной логической схеме LR в выходной логической схеме LE и в управляющем устройстве МС, для создания соблюдения определенного промежутка между ячейками каждой виртуальной цепи в канале выхода mte. However, as discussed at the beginning of this description, it happens that the prescribed gap is not respected between incoming cells. Thus, the device in accordance with the invention has means, in the receiving logic circuit LR in the output logic circuit LE and in the control device MS, to create compliance with a certain gap between the cells of each virtual circuit in the output channel mte.

В общем случае это получается просто за счет использования управляющего устройства. МС, имеющего линию задержки передачи типа FIFO (первый вход-первый выход), в которой логическая схема приема LR записывает номера регистрации входящих ячеек, одни вслед за другими, и в которой логическая схема передачи LE берет последовательные адреса регистрации ячеек для передачи. Таким образом, можно сделать, чтобы передача следовала вслед за получением с задержкой на определенное число ячеек. Когда промежутки между входящими ячейками достаточные, передача берет входные ячейки в том порядке, в котором они поступили. Если промежутки между ячейками одной виртуальной цепи становятся меньше определенной величины, то задерживают вход в линию задержки передачи адресов регистрации, так чтобы получить требуемый промежуток. In the general case, this is obtained simply by using a control device. An MS having a FIFO-type transmission delay line (first input-first output) in which the LR reception logic records the registration numbers of incoming cells, one after the other, and in which the LE transmission logic takes consecutive cell registration addresses for transmission. Thus, it is possible to make the transmission follow the receipt with a delay of a certain number of cells. When the gaps between the incoming cells are sufficient, the transmission takes the input cells in the order in which they arrived. If the gaps between the cells of one virtual circuit become less than a certain value, then they delay entry to the delay line for transmitting registration addresses, so as to obtain the required gap.

Изобретение предлагает форму реализации управляющего устройства МС, которое в общем виде показано на фиг. 2. Оно имеет тактовое устройство HG, счетчик ячеек СТС и зоны памяти. The invention provides an implementation form of a control device MS, which is generally shown in FIG. 2. It has a HG clock, an STS cell counter, and a memory zone.

Тактовое устройство HG является базой времени, которая синхронизована на получаемые сигналы входного мультиплексного канала mtr и которое выдает также сигнал CV, который идентифицирует начало повторяющегося интервала времени, называемого временем ячейки, и длительность которого равна длительности приема или передачи одной ячейки. The clock device HG is a time base that is synchronized to the received signals of the input multiplex channel mtr and which also generates a CV signal, which identifies the beginning of a repeating time interval, called the cell time, and the duration of which is equal to the duration of the reception or transmission of one cell.

Счетчик времени ячейки СТС представляет собой циклический счетчик сN положениями (N целое число предпочтительно равно порядку числа 2), он дает для каждого времени ячейки номер времени ячейки ntс, который последовательно принимает значения от 0 до N -1. The STS cell time counter is a cyclic counter with N positions (N integer is preferably equal to the order of 2), it gives for each cell time the cell time number ntc, which successively takes values from 0 to N -1.

Кроме того, устройство МС на фиг. 2 получает от логической схемы приема LR обозначение идентичности NCV виртуальной цепи, к которой относится принятая ячейка. In addition, the device MS in FIG. 2 receives from the LR receive logic the identity designation NCV of the virtual circuit to which the received cell belongs.

Зоны памяти устройства МС имеют:
таблицу линий задержки времени ячейки FAVE, имеющую N ячеек памяти, одну на номер времени ячейки, который содержит идентификатор FAF первой виртуальной цепи, содержащей передаваемую ячейку, идентификатор FAL последней виртуальной цепи, содержащей передаваемую ячейку, а также бит FAV, который служит для обозначения пустой линии задержки;
таблицу передачи FAVR, которая содержит идентификатор FVF первой виртуальной цепи, содержащей передаваемую ячейку, и идентификатор FVL последней виртуальной цепи, содержащей передаваемую ячейку;
таблицу начала буферной памяти виртуальной цепи FCVF, которая имеет ячейку на виртуальную цепь, в каждой из них имеется адрес FFF ячейки буферной памяти этой виртуальной цепи, где зарегистрирована первая ячейка для передачи из этой виртуальной цепи;
таблицу конца буферной памяти виртуальной цепи FCVR, которая имеет одну ячейку памяти на виртуальную цепь, каждая из них содержит адрес FFL ячейки буферной памяти этой виртуальной цепи, в которой зарегистрирована последняя ячейка для передачи из этой виртуальной цепи;
таблицу занятия буферной памяти виртуальной цепи-FCVR, которая включает одну ячейку памяти на виртуальную цепь, в каждой из них содержится отсчет FFB числа ячеек этой виртуальной цепи, зарегистрированных в буферной памяти этой виртуальной цепи;
таблицу скоростей FCVV, включающая одну ячейку памяти на виртуальную цепь, причем каждая из них содержит, по меньшей мере, два индикатора скоростей indv 1 и indv 2 для использования в соотношении с этой виртуальной цепью, о чем будет сказано дальше;
таблицу зацепления FCVN, которая имеет одну ячейку памяти на виртуальную цепь, причем каждая из них содержит идентификатор FFN другой виртуальной цепи, с которой зацепляется рассматриваемая виртуальная цепь.The memory zones of the MS device have:
a table of time delay lines of a FAVE cell having N memory cells, one per cell time number that contains the FAF identifier of the first virtual circuit containing the transmitted cell, the FAL identifier of the last virtual circuit containing the transmitted cell, and the FAV bit, which is used to indicate empty delay lines;
an FAVR transmission table that contains the FVF identifier of the first virtual circuit containing the transmitted cell, and the FVL identifier of the last virtual circuit containing the transmitted cell;
the table of the beginning of the buffer memory of the FCVF virtual circuit, which has a cell on the virtual circuit, each of them has the FFF address of the buffer memory cell of this virtual circuit, where the first cell for transmission from this virtual circuit is registered;
the table of the end of the buffer memory of the FCVR virtual circuit, which has one memory cell per virtual circuit, each of them contains the FFL address of the buffer memory cell of this virtual circuit in which the last cell for transmission from this virtual circuit is registered;
FCVR virtual circuit buffer memory occupation table, which includes one memory cell per virtual circuit, each of them contains an FFB count of the number of cells of this virtual circuit registered in the buffer memory of this virtual circuit;
FCVV speed table, including one memory cell per virtual circuit, each of which contains at least two speed indicators indv 1 and indv 2 for use in relation to this virtual circuit, which will be discussed later;
an FCVN link table, which has one memory location per virtual circuit, each of which contains the FFN identifier of another virtual circuit with which the virtual circuit in question is linked.

Когда во входной канал mtr поступает ячейка, логическая приемная схема LR, вместе с управляющим устройством памяти GMT адресуется к устройству МС через соединение LLR, передавая в том числе идентификатор NCV виртуальной цепи, к которой принадлежит ячейка, находящийся в заголовке ячейки. В ответ устройство МС считывает таблицу FCVL и получает адрес FFL в памяти ячеек МТ (в буферной памяти, приписанной виртуальной цепи при помощи управляющего устройства памяти GMT) в ячейке памяти, где была зарегистрирована последняя полученная ячейка этой виртуальной цепи. После приращения (модуль расширения буферной памяти виртуальной цепи, при помощи устройства GMT, которое проверяется связью LLG), это дает адрес, где должна быть зарегистрирована входящая ячейка в памяти ячеек МТ. Этот приращенный адрес, обозначаемый FFL + 1, регистрируется в таблице FCVL в той ячейке, которая только что была считана. When a cell enters the mtr input channel, the LR logic receiver, together with the GMT memory control device, is addressed to the MS device via the LLR connection, including the NCV identifier of the virtual circuit to which the cell in the cell header belongs. In response, the MS device reads the FCVL table and obtains the FFL address in the memory of the MT cells (in the buffer memory assigned to the virtual circuit using the GMT memory control device) in the memory cell where the last received cell of this virtual circuit was registered. After the increment (the expansion module of the buffer memory of the virtual circuit, using the GMT device, which is checked by the LLG connection), this gives the address where the incoming cell should be registered in the memory of the MT cells. This incremental address, denoted by FFL + 1, is recorded in the FCVL table in the cell that was just read.

В соответствии с идентификатором виртуальной цепи NCN устройство МС считывает таблицу FCVR, и получают число FFB ячеек виртуальной цепи, уже зарегистрированных в памяти ячеек МТ. Это число также увеличивается до того, как оно записывается в той же ячейке. In accordance with the virtual circuit identifier NCN, the MS reads the FCVR table and the number of FFB virtual circuit cells already registered in the memory of the MT cells is obtained. This number also increases before it is written in the same cell.

Кроме того, число FFB проверяется, например, до того, как оно будет увеличено. Если оно отлично от нуля, никакого специфического действия не требуется. Логическая приемная схема LR записывает по адресу FFL + 1 входящую ячейку в памяти ячеек МТ, как указано выше. Если она равна 0, то зарегистрированная в буферной памяти виртуальной цепи является не только последней, но также первой ячейкой. Следовательно, таблица FCVR начала буферной памяти виртуальной цепи считывается по адресу NCN, как и таблица FCVL, и адрес FFL +1 записывается там? как новый адрес FFF. In addition, the FFB number is checked, for example, before it is increased. If it is nonzero, no specific action is required. The logic receiver circuit LR writes to the address FFL + 1 the incoming cell in the memory of the cells MT, as described above. If it is 0, then the virtual circuit registered in the buffer memory is not only the last, but also the first cell. Therefore, the FCVR table of the beginning of the buffer memory of the virtual circuit is read at the NCN address, like the FCVL table, and the address FFL +1 is written there? as the new FFF address.

Опять для случая, когда число FFB равно 0, полученная ячейка должна быть приписана ко времени ячейки, с целью ее ретрансляции. Для этого устройство МС записывает идентификатор виртуальной цепи NCV в таблицу линий задержки FAVE. Again, for the case when the FFB number is 0, the resulting cell must be assigned to the time of the cell, in order to relay it. For this, the MS device writes the identifier of the virtual circuit NCV in the table of delay lines FAVE.

Более точно, устройство МС адресует таблицу FAVE с указанием адреса NTC, который следует из номера текущей ячейки, сообщаемого счетчиком CTC например, путем добавления, по меньшей мере, единицы. В ячейке, обозначенной этим указателем адреса NTC, в таблице FAVE устройство МС считывает идентификаторы FAF первой виртуальной цепи, в которой находится ячейка для передачи, и идентификаторы FAL последней виртуальной цепи, имеющей ячейку для передачи, они связаны со временем ячейки, а также бит FAV. Устройство МС записывает как новый идентификатор FAL номер NCV рассматриваемой виртуальной цепи. Кроме того, идентификатор FAL используется для адресования таблицы FCVN и записи в ней идентификатора NCV в качестве указателя зацепления FFN. Однако, если бит FAV указывает, что линия задержки пустая, последняя операция опускается, и идентификатор NCV записывается как идентификатор FAF в таблице FAVE по адресу NTC, а бит FAV изменяет в ней состояние, чтобы указать теперь, что линия задержки не пустая. More precisely, the MS device addresses the FAVE table indicating the NTC address that follows from the current cell number reported by the CTC counter, for example, by adding at least one. In the cell indicated by this NTC address pointer in the FAVE table, the MS reads the FAF identifiers of the first virtual circuit in which the cell to transfer, and the FAL identifiers of the last virtual circuit that has the cell to transmit, they are associated with the cell time, as well as the FAV bit . The MS device writes as a new identifier FAL the NCV number of the virtual circuit in question. In addition, the FAL identifier is used to address the FCVN table and write the NCV identifier in it as an FFN link indicator. However, if the FAV bit indicates that the delay line is empty, the last operation is omitted, and the NCV identifier is written as the FAF identifier in the FAVE table at the NTC address, and the FAV bit changes its state to indicate now that the delay line is not empty.

Таким образом, номер рассматриваемой виртуальной цепи сцепляется с линией задержки, связанной с будущим временем ячейки, начало которой идентифицируется FAF и конец FAL, причем сцепление материализуется записыванием номеров виртуальной цепи в таблице FCVN, этот процесс является классическим. Thus, the number of the virtual circuit under consideration is concatenated with the delay line associated with the future time of the cell, the beginning of which is identified by the FAF and the end of the FAL, and the coupling is materialized by writing the virtual circuit numbers in the FCVN table, this process is classical.

В соответствии с одним из вариантов, вместо зацепления номера виртуальной цепи в последующем времени ячейки, таблица FCVV считывается и выдает, из ячейки памяти, принадлежащей рассматриваемой виртуальной цепи, которая считывается в ответ на номер виртуальной цепи NCV, индикатор скорости indV 1, который добавляется к номеру времени текущей ячейки ntc. Сумма ntc + indv 1 дает адрес NTC. Индикатор скорости indv 1, который может представлять собой величину используемого промежутка между ячейками, когда буферная память виртуальной цепи квазипустая, служит для сохранения в буферной памяти первой полученной ячейки виртуальной цепи, чтобы произвести запуск процесса получения промежутка, как об этом будет сказано ниже. In accordance with one embodiment, instead of linking the virtual circuit number in the subsequent cell time, the FCVV table is read and outputs, from the memory cell belonging to the virtual circuit in question, which is read in response to the NCV virtual circuit number, the speed indicator indV 1, which is added to ntc current cell number. The sum of ntc + indv 1 gives the NTC address. The speed indicator indv 1, which can be the size of the used gap between cells when the buffer memory of the virtual circuit is quasi empty, serves to store the first received cell of the virtual circuit in the buffer memory in order to start the process of obtaining the gap, as will be described below.

Параллельно, как и в предыдущем случае, полученная ячейка записывается в ячейке памяти ячеек МТ по адресу FFL + 1. In parallel, as in the previous case, the obtained cell is recorded in the memory cell of the MT cells at the address FFL + 1.

Все пришедшие ячейки регистрируются подобным образом. Первая ячейка виртуальной цепи, которая представляется, когда буферная память этой виртуальной цепи пустая, зацепляется так, как только что было описано. Последующие ячейки, которые приходят, когда буферная память уже не пустая, не зацепляются подобным образом, это делается позднее и другим способом, о чем будет сказано дальше, при описании процесса передачи. All incoming cells are registered in this way. The first cell of the virtual circuit, which appears when the buffer memory of this virtual circuit is empty, is hooked up as just described. Subsequent cells that arrive when the buffer memory is no longer empty do not catch in this way, this is done later in a different way, which will be discussed later in the description of the transfer process.

Если какая-либо ячейка должна быть передана в выходной канал mte то логическая схема передачи LE адресуется к устройству МС. If any cell is to be transmitted to the mte output channel, then the LE transmission logic is addressed to the MS device.

На основе номера ntc, сообщаемого счетчиком СТC, устройство МС считывает таблицу FAVR. Индикатор FVF обозначает виртуальную цепь, буферная память которой содержит ячейку для передачи. Для этого индикатор FVF используется для адресации таблицы начала буферной памяти FCVF, которая выдает индикатор FFF, являющийся адресом ячейки памяти, доставшейся этой виртуальной цепи, которая содержит ячейку для передачи. Этот адрес сообщается логической схеме передачи LE через связь LLE и служит для считывания и передачи ячейки. Кроме того, считывается также таблица FCVR, и индикатор FFB уменьшается, он может стать равным 0 и вызвать зацепление виртуальной цепи таблицами FAVE и FCVN при входе последующей ячейки, как об этом говорилось выше. Адрес FFF возрастает (модуль расширения буферной памяти виртуальной цепи, при помощи устройства GMT, опрашиваемого связью LLG), что дает индикатор FFF + 1, который записывается в таблице начала буферной памяти FCVF как новый индикатор FFF. Based on the ntc number reported by the CTC counter, the MS reads the FAVR table. The FVF indicator indicates a virtual circuit whose buffer memory contains a cell for transmission. For this, the FVF indicator is used to address the table of the beginning of the buffer memory FCVF, which gives the FFF indicator, which is the address of the memory cell inherited from this virtual circuit that contains the cell for transmission. This address is communicated to the LE transmission logic through the LLE communication and serves to read and transmit the cell. In addition, the FCVR table is also read, and the FFB indicator decreases, it can become equal to 0 and cause the virtual chain to be locked by the FAVE and FCVN tables when the next cell enters, as mentioned above. The FFF address is incremented (virtual circuit buffer expansion module using the GMT device interrogated by LLG), which gives the FFF + 1 indicator, which is written in the FCVF buffer start table as a new FFF indicator.

Тот же индикатор FVF служит для адресования таблицы зацепления FCVN. По указанному адресу таблица выдает идентификатор следующей виртуальной цепи в линии задержки передачи FFN, который затем записывается как новый идентификатор FVF в таблице FAVR для передачи следующей ячейки. Таким образом, комбинирование таблиц FAVR и FCVN дает список виртуальных цепей, которые выдадут передаваемые ячейки по порядку. Если (эта комбинация) окажется пустой, то простые средства послужат для передачи пустых ячеек. Они не будут описываться. The same FVF indicator serves to address the FCVN link table. At the indicated address, the table gives the identifier of the next virtual circuit in the FFN transmission delay line, which is then recorded as the new FVF identifier in the FAVR table for transmitting the next cell. Thus, combining the FAVR and FCVN tables gives a list of virtual circuits that will produce the transmitted cells in order. If (this combination) turns out to be empty, then simple tools will serve to transfer empty cells. They will not be described.

На основе номера ntc устройство МС адресует таблицу линий задержки FAVE для считывания идентификатора FAF, который представляет начало линии задержки виртуальных цепей, связанных с рассматриваемым временем ячейки, и идентификатора FAL, который является концом линии, при условии, что бит FAV не указывает на то, что линия задержки пустая. Кроме того, извлекаемый из таблицы FAVR идентификатор FVL используется для адресования таблицы FCVN. По этому адресу таблицы FCVN записан идентификатор FAF, а идентификатор FAL записан в таблице FAVR как новый индикатор FVL, а бит FAV коммутируется в ячейке памяти, которая только что была считана в таблице FAVE, для указания того, что линия задержки пустая. Таким образом осуществляется зацепление всей линии задержки, связанной с рассматриваемым временем ячейки, с линией задержки виртуальных цепей, в которых имеются ячейки для передачи. Следует отметить, что можно произвести такое зацепление перед использованием линии задержки передачи, чтобы произвести передачу выходной ячейки. Based on the ntc number, the MS addresses the FAVE delay line table to read the FAF identifier, which represents the start of the virtual circuit delay line associated with the cell time in question, and the FAL identifier, which is the end of the line, provided that the FAV bit does not indicate that the delay line is empty. In addition, the FVL identifier retrieved from the FAVR table is used to address the FCVN table. The FAF identifier is written to this address of the FCVN table, and the FAL identifier is recorded in the FAVR table as a new FVL indicator, and the FAV bit is switched in the memory cell that was just read in the FAVE table to indicate that the delay line is empty. Thus, the entire delay line is connected, which is associated with the considered cell time, with the delay line of virtual circuits in which there are cells for transmission. It should be noted that such engagement can be made before using the transmission delay line to transmit the output cell.

Естественно, если бит FAV, считанный в таблице FAVE, указывает на пустую линию задержки рассматриваемого времени ячейки, то опускаются операции зацепления в линии задержки передачи, которые только что были описаны. Naturally, if the FAV bit read in the FAVE table indicates an empty delay line of the considered cell time, the meshing operations in the transmission delay line that have just been described are omitted.

Поскольку только что началась передача ячейки виртуальной цепи, остается инициализировать передачу возможной последующей ячейки этой же самой виртуальной цепи. Для этого, исходя из идентификатора этой виртуальной цепи FVF, который выдается таблицей FAVR, опросить таблицу занятости буферной памяти FCVR и таблицу скоростей FCVV. Из первой таблицы выдается индикатор числа ожидающих ячеек в буферной памяти виртуальной цепи. Чем больше это число, тем больше должна быть скорость передачи ячеек виртуальной цепи, т.е. тем меньше должен быть интервал между ними. В качестве примера, таблица FCVV дает два индикатора indV1, indV2, каждый из них связан с уровнем занятости буферной памяти виртуальной цепи. Такими индикаторами могут быть число времен ячеек, которое должно пройти перед передачей следующей ячейки виртуальной цепи. Если занятость небольшая (FFB меньше фиксированного порога, равного, например, половины содержимого буферной памяти), то применяется индикатор indV1. Устройство MC делает сумму ntс + indV1 и использует ее для адресования таблицы FAVE. Идентификатор FAL последней виртуальной цепи, связанной с этим временем ячейки, используется для адресования таблицы FCVN и записи в ней, по этому адресу, идентификатора рассматриваемой виртуальной цепи FAF считываемого в таблице FAVE по адресу ntc. Этот последний идентификатор затем записывается в таблице FAVE по адресу ntc + indV1 как новый адрес FAL, а бит FAV по этому же адресу в случае необходимости коммутируется, чтобы указать, что линия задержки не пустая. Эти операции осуществляют зацепление виртуальной цепи со временем ячейки ntc + indV1. Естественно, если степень занятости буферной памяти виртуальной цепи более высокая, может использоваться индикатор indV2 и вызывать зацепление этой виртуальной цепи, связывая ее с более низким временем ячейки ntc + indV2, и так далее. Кроме того, интервалы между ячейками, определяемыми индикатора indV1, indV2 и т.д. учитывают скорость передачи виртуальной цепи. Следует отметить, что этот интервал не больше N, что не является помехой, даже для виртуальных цепей с небольшой пропускной способностью. Since the transfer of a virtual circuit cell has just begun, it remains to initiate the transfer of a possible subsequent cell of the same virtual circuit. To do this, based on the identifier of this virtual FVF circuit, which is issued by the FAVR table, interrogate the FCVR buffer occupancy table and FCVV speed table. An indicator of the number of pending cells in the buffer memory of the virtual circuit is issued from the first table. The larger this number, the greater should be the transmission speed of the cells of the virtual circuit, i.e. the less should be the interval between them. As an example, the FCVV table gives two indicators indV1, indV2, each of them is associated with the level of occupation of the buffer memory of the virtual circuit. Such indicators may be the number of cell times that must elapse before transmitting the next cell in the virtual circuit. If the employment is small (FFB is less than a fixed threshold equal, for example, to half the contents of the buffer memory), then the indicator indV1 is used. The MC device does the sum ntc + indV1 and uses it to address the FAVE table. The FAL identifier of the last virtual circuit associated with this cell time is used to address the FCVN table and write to it, at this address, the identifier of the FAF virtual circuit in question read in the FAVE table at ntc. This last identifier is then recorded in the FAVE table at ntc + indV1 as the new FAL address, and the FAV bit at the same address, if necessary, is switched to indicate that the delay line is not empty. These operations mesh the virtual circuit with the time of the ntc + indV1 cell. Naturally, if the occupancy rate of the buffer memory of the virtual circuit is higher, the indV2 indicator can be used and cause this virtual circuit to mesh, linking it to a lower cell time ntc + indV2, and so on. In addition, the intervals between cells defined by the indV1, indV2 indicators, etc. take into account the transmission speed of the virtual circuit. It should be noted that this interval is not more than N, which is not a hindrance, even for virtual circuits with low bandwidth.

На фиг. 2 пунктирными линиями показано добавочное расположение регулирующего устройства в соответствии с изобретением, которое только что было описано. Имеется в виду таблица FCVC, имеющая одну ячейку памяти на виртуальную цепь, содержащая, по меньшей мере, один индикатор счета CPT1, CPT2, Эта память адресуется при передаче ячейки индикатором FVF, сообщаемым линией задержки передачи (таблица FAVR). Индикатор счета CPT1 уменьшается или увеличивается, в зависимости от числа ячеек, ожидающих в буферной памяти виртуальной цепи, (эта память) указана индикатором FFB таблицы FCVR. Таким образом, счетчик CPT1 уменьшается (только до 0), если степень занятости буферной памяти невысокая, это проявляется, например, в использовании индикатора промежутка indV1. Он увеличивается, если степень занятости буферной памяти более высокая. Другие подобные индикаторы счета, например, CPT2, могут быть связаны с более высокими пределами степени занятости. Каждый дополнительный индикатор счета будет иметь меньшую емкость по сравнению с предыдущими. Таким образом, каждый из различных индикаторов счета дает среднее наличие пропускной способности входной цепи на данном уровне, совокупность этих индикаторов счета определяет габарит пропускная способность-время. In FIG. 2 dotted lines show an additional arrangement of the control device in accordance with the invention, which has just been described. This refers to the FCVC table having one memory cell per virtual circuit containing at least one count indicator CPT1, CPT2. This memory is addressed when the cell is transmitted by the FVF indicator, reported by the transmission delay line (FAVR table). The CPT1 count indicator decreases or increases, depending on the number of cells waiting in the virtual circuit buffer memory (this memory) is indicated by the FFB indicator of the FCVR table. Thus, the counter CPT1 decreases (only to 0), if the degree of buffer storage is low, this is manifested, for example, in the use of the gap indicator indV1. It increases if the occupancy rate of the buffer memory is higher. Other similar account indicators, such as CPT2, may be associated with higher occupancy limits. Each additional account indicator will have a lower capacity compared to the previous ones. Thus, each of the various account indicators gives the average availability of the input circuit capacity at a given level, the combination of these account indicators determines the overall throughput-time dimension.

Если пропускная способность виртуальной цепи сохраняется слишком длительное время, то соответствующий индикатор счета достигает максимума. Тогда легко авторитарно ограничить время, в течение которого пропускная способность может, в среднем, остаться на любом заданном уровне, определяя следовательно, емкость счета соответствующего индикатора счета и предусматривая, что когда индикатор счета этого уровня достигает своего максимума, то вместо использования индикатора промежутка, который нормально применяется для этого уровня, например, indV2 выбирают индикатор промежутка, приводящий к меньшей пропускной способности на выходе, например, indV1. Результатом этого будет быстрое увеличение занятости буферной памяти, если пропускная способность на входе не уменьшается, и, как следствие, последующий отказ от ячеек с избыточными номерами. If the throughput of the virtual circuit remains too long, then the corresponding account indicator reaches its maximum. Then it is easy to authoritarianly limit the time during which the throughput can, on average, remain at any given level, therefore determining the account capacity of the corresponding account indicator and providing that when the account indicator of this level reaches its maximum, then instead of using the gap indicator, which normally used for this level, for example, indV2 select the gap indicator, which leads to lower output bandwidth, for example, indV1. The result will be a rapid increase in buffer memory occupancy if the throughput at the input does not decrease, and, as a result, subsequent rejection of cells with redundant numbers.

Резюмируя, каждая входящая ячейка записывается в буферной памяти виртуальной цепи, к которой она относится. Выходящие ячейки выходят в циклически нумерованные времена ячеек. С каждым временем ячейки связана линия задержки времени ячейки. С выходным каналом связана линия задержки передачи. Она запитывается линиями задержки времени ячейки. Summarizing, each incoming cell is recorded in the buffer memory of the virtual circuit to which it belongs. Outgoing cells exit at cyclically numbered cell times. Each cell time is associated with a cell time delay line. A transmission delay line is connected to the output channel. It is powered by cell time delay lines.

Первая входящая ячейка данной виртуальной цепи приводит к записи виртуальной цепи в линии задержки времени ячейки, следующей за временем, в котором она пришла. Когда получается это время, ячейки, соответствующая линия задержки времени ячейки вводится в конец линии задержки передачи. Когда подходит ее очередь в линии задержки, виртуальная линия выдает рассматриваемую ячейку, которая передается как выходящая ячейка. The first incoming cell of this virtual circuit records the virtual circuit in the time delay line of the cell following the time at which it arrived. When this time is obtained, the cell, the corresponding cell time delay line, is inserted at the end of the transmission delay line. When its turn in the delay line approaches, the virtual line gives out the cell in question, which is transmitted as the outgoing cell.

Если пропускные способности виртуальных цепей небольшие, каждая ячейка ретранслируется до того, пока появится следующая ячейка, так что ячейки обрабатываются таким же образом, как говорилось выше, и входящие ячейки ретранслируются в том же порядке, в котором они приходят. If the capacities of the virtual circuits are small, each cell is relayed until the next cell appears, so the cells are processed in the same way as mentioned above, and the incoming cells are relayed in the same order in which they arrive.

Как только появляется ячейка до того, как ретранслирована предыдущая, эта вторая ячейка просто записывается в буферной памяти. Когда первая ячейка ретранслирована, наличие второй ячейки приводит к записи виртуальной цепи в линии задержки времени следующей ячейки, которое определяется на основе индикатора скорости, относящегося к виртуальной цепи. Таким образом, вторая ячейка ретранслируется с минимальным промежутком, определяемым по отношению к первой (ячейке). Точно так же делается для следующих ячеек, до тех пор, пока не возвратятся к обработке, которая была первоначально описана. Используя минимальные промежутки, описанная система стремится таким образом регулировать пропускную способность виртуальной цепи, устраняя точки чрезмерной пропускной способности. Следует отметить, что можно простым способом иметь у передаваемых ячеек определенный средний промежуток, а не минимальный промежуток. Для этого достаточно определить время ячейки, с которым связана виртуальная цепь для передачи следующей ячейки, в момент передачи текущей ячейки, не при помощи выражения ntc + indV1 или ntc + indV2, как указывалось выше, где ntc обозначает время текущей ячейки, а с помощью выражения NTC(i+1)= NTC_i + indV1 или NTC_i + indV2, где NTC_i время ячейки, к которому была приписана текущая ячейка. Для этого достаточно сохранить информацию NTC_i в дополнительной таблице, подобной таблице FCVF и считать ее в момент расчета NTC(i+1). Таким образом, последовательные ячейки одной и той же виртуальной цепи будут приписаны к временам ячеек с промежутками indV1 или indV2, и они будут передаваться с реальным промежутком, базирующемся в среднем на таком регулярном промежутке и приписываемом только неравенством линий задержки времени ячейки. Естественно, приведенное выше выражение NTC(i+1) применимо только тогда, когда оно дает величину, обозначающую время ячейки, следующее за временем текущей ячейки ntc. По этой причине можно предусмотреть средства корректировки величины NTC(i+1).As soon as a cell appears before the previous one is relayed, this second cell is simply written to the buffer memory. When the first cell is relayed, the presence of the second cell leads to the recording of the virtual circuit in the time delay line of the next cell, which is determined based on the speed indicator related to the virtual circuit. Thus, the second cell is relayed with a minimum gap defined in relation to the first (cell). The same is done for the following cells, until they return to the processing that was originally described. Using the minimum gaps, the described system thus seeks to adjust the throughput of the virtual circuit, eliminating the points of excessive throughput. It should be noted that it is possible in a simple way to have a certain average gap in the transmitted cells, rather than a minimum gap. To do this, it is enough to determine the time of the cell with which the virtual circuit is connected to transfer the next cell at the time of transfer of the current cell, not using the expression ntc + indV1 or ntc + indV2, as mentioned above, where ntc denotes the time of the current cell, but using the expression NTC (i + 1) = NTC _i + indV1 or NTC _i + indV2, where NTC _{i is the} time of the cell to which the current cell was assigned. To do this, it is enough to save the NTC _i information in an additional table similar to the FCVF table and read it at the time of NTC calculation (i + 1). Thus, consecutive cells of the same virtual circuit will be assigned to cell times with gaps indV1 or indV2, and they will be transmitted with a real gap based on average on such a regular gap and attributed only to the inequality of the cell time delay lines. Naturally, the above expression NTC (i + 1) is applicable only when it gives a value indicating the time of the cell following the time of the current cell ntc. For this reason, it is possible to provide means for adjusting the value of NTC (i + 1).

Следует отметить между прочим, что буферная память виртуальной линии может быть достаточно большой, чтобы никогда не быть заполненной, в частности, при применении устройства динамического управления памятью GMT. Может быть также предусмотрено, что, если такая стадия достигнута, любая ячейка с избыточным номером просто игнорируется. Это очень легко получить, например, определив, что индикатор FFL +1 равен индикатору FFF и запрещая тогда операцию записи, которая вызвала бы разрушение данных в буферной памяти соответствующей виртуальной цепи. It should be noted, by the way, that the buffer memory of a virtual line can be large enough to never be full, in particular, when using the dynamic memory management device GMT. It may also be provided that if such a stage is reached, any cell with an excess number is simply ignored. This is very easy to obtain, for example, by determining that the FFL +1 indicator is equal to the FFF indicator and then prohibiting the write operation, which would destroy the data in the buffer memory of the corresponding virtual circuit.

Определение времени ячейки, к которому приписана вторая ячейка, учитывает также пропускную способность виртуальной цепи, выраженную, например, степенью занятости буферной памяти виртуальной цепи. Если степень занятости постоянная, то следует учесть пропускную способность входа. Возрастание входной пропускной способности дает увеличение предела выходной пропускной способности. Таким образом, система стремится регулировать пропускную способность при больших максимумах пропускной способности. Выбор степени занятости буферной памяти в качестве меры пропускной способности является просто удобством, пропускная способность может оцениваться и другими способами. The determination of the cell time to which the second cell is assigned also takes into account the throughput of the virtual circuit, expressed, for example, by the degree of occupation of the buffer memory of the virtual circuit. If the degree of employment is constant, then you should consider the input bandwidth. An increase in input bandwidth gives an increase in the output bandwidth limit. Thus, the system seeks to regulate throughput at high throughput maxima. Choosing the degree of buffer storage utilization as a measure of bandwidth is just a convenience; bandwidth can be estimated in other ways.

Логическая схема приема LR, логическая схема передачи LE устройство управления памятью GMT и управляющее устройство МС являются устройствами обработки данных логического типа. Нет необходимости давать их подробное описание. При существующем уровне техники их реализация не представляет никаких проблем для специалиста, она основывается на применении программируемых процессоров с характеристиками, соответствующими требуемым длительностям для выполнения перечисленных операций, с учетом пропускной способности мультиплексных связей. В зависимости от потребности, в терминах характеристик, может быть предусмотрено большее или меньшее число процессоров, проводящих описанные операции. Можно создать такое устройство с несколькими входными каналами и несколькими выходными каналами. Можно соединить его или встроить в коммутатор каналов с асинхронным временным разделением. The reception logic LR, the transmission logic LE, the GMT memory control device, and the MS control device are logical type data processing devices. There is no need to give a detailed description of them. With the existing level of technology, their implementation does not present any problems for a specialist; it is based on the use of programmable processors with characteristics corresponding to the required durations for performing the above operations, taking into account the throughput of multiplex communications. Depending on the need, in terms of characteristics, a greater or lesser number of processors carrying out the described operations may be provided. You can create such a device with multiple input channels and multiple output channels. You can connect it or integrate it into an asynchronous time division channel switch.

Кроме того, не были описаны операции инициализации, необходимость которых очевидна и их реализация является классической в этой области. In addition, initialization operations were not described, the need for which is obvious and their implementation is classic in this area.

Устройство по фиг. 3 является вариантом фиг. 2 и 3, с включением основных средств, которые поэтому обозначены такими же символами. Как и раньше, это устройство имеет тактовое устройство HG счетчик ячеек СТС, зоны памяти FAVE, FAVR, FCVC, FCVN, FCVF, а также средства управления МС. The device of FIG. 3 is an embodiment of FIG. 2 and 3, with the inclusion of fixed assets, which are therefore indicated by the same symbols. As before, this device has a clock device HG cell counter STS, memory zones FAVE, FAVR, FCVC, FCVN, FCVF, as well as MS controls.

Когда во входной канал mtr с поступает ячейка, тактовое устройство выдает сигнал CV, логическая входная схема LR выдает на связь LLR идентификатор NCV виртуальной цепи, к которой принадлежит ячейка, он идет от заголовка ячейки, а счетчик СТС выдает номер интервала времени ячейки ntc. В ответ устройство МС считывает таблицу FCVF в соответствии с идентификатором виртуальной цепи NCV, и получает число FFB ячеек виртуальной цепи, уже полученных и еще не обработанных. Это число увеличивается перед его записью в той же ячейке памяти. When a cell enters the mtr s input channel, the clock device emits a CV signal, the LR logic input circuit LLR identifies the NCV of the virtual circuit to which the cell belongs, it goes from the cell header, and the STS counter gives the number of the time interval of the ntc cell. In response, the MS device reads the FCVF table in accordance with the identifier of the virtual circuit NCV, and receives the number of FFB cells of the virtual circuit, already received and not yet processed. This number is increased before it is written to the same memory location.

Перед тем, как число FFB увеличится, оно тестируется. Если оно отлично от 0, то в этот момент не требуется проводить никаких специальных действий. Число полученных ячеек, которое должно оцениваться, должно просто увеличиться на 1. Before the FFB number increases, it is tested. If it is different from 0, then at this moment no special actions are required. The number of cells received, which should be estimated, should simply increase by 1.

Если число FFB равно 0, или же, иными словами, счетчик FFB находится в положении покоя, то виртуальная цепь к которой принадлежит полученная ячейка, должна быть приписана к времени ячейки с целью проведения операции оценки. Для этого устройство МС записывает идентификатор виртуальной цепи NCV в таблицу линий задержки FAVE. Более точно, устройство МС адресует таблицу FAVE с индикатором адреса NTC, который получается из номера времени текущей ячейки, который идет от счетчика СТС, например добавления постоянной величины. В ячейке памяти, обозначенной этим индикатором адреса NTC, в таблице FAVE устройство МС считывает идентификаторы FAF первой виртуальной цепи, уже приписанной к этому времени ячейки, и идентификатор FAL последней виртуальной цепи, приписанной к этому времени ячейки, а также бит FAV. Устройство МС записывает в качестве нового идентификатора FAL номер NCV рассматриваемой виртуальной цепи. Кроме того, идентификатор FAL используется для адресования таблицы FCVN и записывания в нее идентификатора NCV в качестве индикатора зацепления FFN. Однако, если бит FAN указывает на то, что линия задержки пустая, то последняя операция опускается, и идентификатор NCV записывается в таблицу FAVE как идентификатор FAF по адресу NTC а бит FAN меняет состояние для указания того, что теперь линия задержки не пустая. If the FFB number is 0, or, in other words, the FFB counter is at rest, then the virtual circuit to which the received cell belongs must be assigned to the cell time in order to carry out the estimation operation. For this, the MS device writes the identifier of the virtual circuit NCV in the table of delay lines FAVE. More precisely, the MS device addresses the FAVE table with the NTC address indicator, which is obtained from the time number of the current cell, which comes from the STS counter, for example, adding a constant value. In the memory cell indicated by this NTC address indicator in the FAVE table, the MS reads the FAF identifiers of the first virtual circuit already assigned to this cell time, and the FAL identifier of the last virtual circuit assigned to this cell time, as well as the FAV bit. The MS device records the NCV of the virtual circuit in question as the new FAL. In addition, the FAL identifier is used to address the FCVN table and write the NCV identifier to it as an FFN link indicator. However, if the FAN bit indicates that the delay line is empty, then the last operation is omitted, and the NCV identifier is written to the FAVE table as the FAF identifier at the NTC address and the FAN bit changes state to indicate that the delay line is now not empty.

Таким образом, номер рассматриваемой виртуальной цепи зацепляется в линии задержки, связанной с временем ячейки, которая поступит, ее началом является идентификатор FAF и концом идентификатор FAL, зацепление материализуется записью номеров виртуальных цепей в таблице FCVN, эта процедура является классической. Thus, the number of the virtual circuit in question is hooked into the delay line associated with the time of the cell that arrives, its beginning is the FAF identifier and the end is the FAL identifier, the link is materialized by writing the virtual circuit numbers in the FCVN table, this procedure is classical.

В соответствии с вариантом, вместо зацепления идентификатора виртуальной цепи во времени приходящей ячейки путем добавления постоянной величины к номеру времени текущей ячейки ntc, таблица FCVV также считывается, и из ячейки памяти, принадлежащей к рассматриваемой виртуальной цепи, и считываемой в ответ на номер виртуальной цепи NCV, выдается индикатор скорости indV1, который добавляется к номеру времени текущей ячейки ntc Сумма ntc + indV1 дает адрес NTC. Индикатор скорости indV1, который может представлять величину промежутка между ячейками, которые надо учитывать, когда пропускная способность виртуальной цепи небольшая, служит для установления малой скорости вычитания для счетчика FFB. According to an embodiment, instead of concatenating the virtual circuit identifier in the time of the arriving cell by adding a constant value to the time number of the current ntc cell, the FCVV table is also read from the memory cell belonging to the virtual circuit in question and read in response to the NCV virtual circuit number , an indV1 speed indicator is issued, which is added to the time number of the current ntc cell. The sum of ntc + indV1 gives the NTC address. The speed indicator indV1, which can represent the gap between cells that must be taken into account when the throughput of the virtual circuit is small, serves to establish a low subtraction rate for the FFB counter.

Опять же в рамках тестирования положения счетчика FFB, в соответствии с изобретением предусматривается детектирование экстремального положения счетчика FFB в случае сохранения избыточной пропускной способности. При детектировании такого экстремального положения средства управления МС устроены так, чтобы выдать сигнал exc, который передается в приемную логическую схему LR. Он может использоваться для изменения последующей ячейки этой виртуальной цепи, полученной по входной мультиплексной цепи, до того, как она (ячейка) будет передана в выходную цепь, с тем, чтобы она оказалась избыточной по отношению к допустимой пропускной способности рассматриваемой виртуальной цепи. Again, as part of testing the position of the FFB counter, the invention provides for the detection of the extreme position of the FFB counter in case of maintaining excessive bandwidth. When detecting such an extreme position, the MS controls are designed to provide an exc signal, which is transmitted to the LR receiving logic. It can be used to change the subsequent cell of this virtual circuit obtained through the input multiplex circuit before it (the cell) is transferred to the output circuit so that it turns out to be redundant with respect to the permissible throughput of the virtual circuit in question.

Для всех приходящих ячеек проводятся операции, которые только что были описаны. Первая ячейка виртуальной цепи, которая подается, когда счетчик FFB этой виртуальной цепи находится в положении покоя, зацепляется, как описано выше. Последующие ячейки, которые подаются, когда счетчик не в положении покоя, зацепляются не этим способом, они зацепляются позже и иным образом, как это будет видно при описании процесса оценки. For all incoming cells, the operations that have just been described are performed. The first virtual circuit cell, which is supplied when the FFB counter of this virtual circuit is in the idle position, is engaged as described above. Subsequent cells that are fed when the meter is not at rest are not hooked in this way, they are hooked later and in a different way, as will be seen in the description of the evaluation process.

При каждом времени ячейки средства управления МС производят обработку оценки, существенным элементом которой является вычитание счетчика FFB виртуальной цепи. На основе номера сообщаемого счетчиком СТС, устройство МС считывает таблицу FAVR. Индикатор FVF обозначает виртуальную цепь, счетчик которой FFB не находится в положении покоя, т.е. он выдал ячейку, для которой еще не проведена операция оценки. Этот индикатор служит для считывания таблицы FCVF, и счетчик FFB вычитается: при этом его состояние может стать равным 0 и нет необходимости снова зацеплять виртуальную цепь в линии задержки времени ячейки. At each time, the cells of the MS control means perform evaluation processing, an essential element of which is the subtraction of the virtual circuit FFB counter. Based on the number reported by the STS counter, the MS device reads the FAVR table. The FVF indicator indicates a virtual circuit whose counter FFB is not at rest, i.e. he issued a cell for which an evaluation operation had not yet been carried out. This indicator is used to read the FCVF table, and the FFB counter is subtracted: in this case, its state can become equal to 0 and there is no need to again hook the virtual circuit in the cell time delay line.

Кроме того, этот же индикатор FVF служит для адресования таблицы зацепления FCVN. Эта таблица выдает в указанном адресе идентификатор FFN виртуальной цепи, следующей в линии задержки передачи, он записывается в таблице FAVR как новый индикатор FVF, для обработки следующей виртуальной цепи. Таким образом, комбинирование таблиц FAVR и FCVN дает список виртуальных цепей, которые должны подвергаться операциям оценки. Если этот список пустой, то никакой обработки не производится. In addition, the same FVF indicator serves to address the FCVN link table. This table generates the FFN identifier of the virtual circuit next in the transmission delay line at the specified address, it is recorded in the FAVR table as a new FVF indicator to process the next virtual circuit. Thus, combining the FAVR and FCVN tables provides a list of virtual circuits that should be subject to evaluation operations. If this list is empty, no processing is performed.

Устройство МС, на основе номера ntc адресует таблицу линий задержки FAVE для считывания идентификатора FAF, который является началом линии задержки виртуальных цепей, связанных с рассматриваемым временем ячейки, и идентификатора FAL, который является концом, при условии, что бит FAN не указывает на пустую линию задержки. Кроме того, извлекаемый из таблицы FAVR идентификатор FVL используется для адресования таблицы FCVN. По этому адресу таблицы FCVN записан идентификатор FAF, идентификатор FAL записан в таблицу FAVR как новый индикатор FVL, а бит FAV коммутируется в ячейке памяти таблицы FAVE, которая только что была считана, для указания того, что линия задержки пустая. The MS device, based on the ntc number, addresses the table of FAVE delay lines for reading the FAF identifier, which is the beginning of the virtual circuit delay line associated with the considered cell time, and the FAL identifier, which is the end, provided that the FAN bit does not indicate an empty line delays. In addition, the FVL identifier retrieved from the FAVR table is used to address the FCVN table. The FAF identifier is written to this address of the FCVN table, the FAL identifier is written to the FAVR table as a new FVL indicator, and the FAV bit is switched in the memory cell of the FAVE table that has just been read to indicate that the delay line is empty.

Таким образом, осуществляется зацепление совокупности линий задержки, относящихся к рассматриваемому времени ячейки, в линии задержки виртуальных цепей, которые должны подвергаться операциям оценки. Следует отметить, что можно проводить такое зацепление перед использованием линии задержки обработки. Thus, the set of delay lines relating to the considered cell time is engaged in the delay line of virtual circuits, which must be subjected to evaluation operations. It should be noted that such engagement can be carried out before using the processing delay line.

Если первоначально считанный в таблице FAVE бит FAV указывает, что рассматриваемая линия задержки времени ячейки пустая, то опускаются операции зацепления в линии задержки обработки, которые только что были описаны. If the FAV bit originally read in the FAVE table indicates that the cell time delay line in question is empty, the meshing operations in the processing delay line that have just been described are omitted.

Поскольку только что осуществилась операция оценки виртуальной цепи, необходимо инициализировать операцию оценки этой же виртуальной цепи. Для этого, исходя из идентификатора этой виртуальной цепи FVF, который выдается из таблицы FAVR, следует опросить таблицу счетчиков FCVF и таблицу скоростей FCVV. Из первой дается индикатор числа ожидающих оценки ячеек виртуальной цепи. Чем больше это число, тем более высокой должна быть скорость вычитания счетчиками виртуальной цепи, т. е. тем меньше должен быть интервал между операциями вычитания. В качестве примера, таблица FCVV дает два индикатора indV 1 и indV 2, каждый связанный с уровнем пропускной способности виртуальной цепи. Эти индикаторы могут представлять число времени ячеек, которое должно пройти до того, когда счетчик FFB виртуальной цепи снова будет вычитаться. Если пропускная способность небольшая, то применяется индикатор indV 1. Устройство МО осуществляет суммирование ntc + indV 1 и использует его для адресования таблицы FAVE. Идентификатор FAL последней виртуальной цепи, связанной с этим временем ячейки, используется для адресования таблицы FCVN и записи по этому адресу идентификатора рассматриваемой виртуальной цепи FAF, который считывается в таблице FAVE по адресу ntc. Последний идентификатор записывается в таблицу FAVE по адресу ntc + indV 1 как новый адрес FAL, а бит FAV по этому же адресу, в случае необходимости, коммутируется для указания того, что линия задержки не пустая. Эти операции реализуют зацепление виртуальной цепи со временем ячейки ntc + indV 1. Since the evaluation operation of the virtual circuit has just been completed, it is necessary to initialize the evaluation operation of the same virtual circuit. To do this, based on the identifier of this virtual FVF circuit, which is issued from the FAVR table, you should poll the table of counters FCVF and the table of speeds FCVV. The first is an indicator of the number of pending virtual circuit cells. The larger this number, the higher the speed of subtraction by the counters of the virtual circuit should be, that is, the smaller the interval between subtraction operations should be. As an example, the FCVV table gives two indicators indV 1 and indV 2, each associated with the throughput level of the virtual circuit. These indicators can represent the number of cell times that must elapse before the virtual circuit FFB counter is subtracted again. If the throughput is small, then the indV 1 indicator is used. The MO device sums ntc + indV 1 and uses it to address the FAVE table. The FAL identifier of the last virtual circuit associated with this cell time is used to address the FCVN table and write to this address the identifier of the FAF virtual circuit in question, which is read in the FAVE table at ntc. The last identifier is written to the FAVE table at ntc + indV 1 as the new FAL address, and the FAV bit at the same address, if necessary, is switched to indicate that the delay line is not empty. These operations implement meshing of the virtual circuit with the time of the ntc + indV 1 cell.

Естественно, если пропускная способность виртуальной цепи более высокая, то может использоваться индикатор indV 2 и вызывать зацепление этой виртуальной цепи, связывая ее с более близким временем ячейки ntc +indV2, и так далее. Определяемые индикаторами indV 1, indV2 интервалы учитывают скорость передачи виртуальной цепи. Следует отметить, что этот интервал не более N что не является помехой даже в случае виртуальных цепей с небольшой пропускной способностью. Naturally, if the throughput of the virtual circuit is higher, then the indV 2 indicator can be used and cause this virtual circuit to mesh, linking it to a closer cell time ntc + indV2, and so on. The intervals determined by the indV 1, indV2 indicators take into account the transmission speed of the virtual circuit. It should be noted that this interval is not more than N, which is not a hindrance even in the case of virtual circuits with low bandwidth.

На фиг. 2 пунктиром показано дополнительное расположение устройства регулирования в соответствии с изобретением. Это таблица FCVC, имеющая одну ячейку памяти на виртуальную цепь, в которой имеется, по меньшей мере, индикатор счета вида СРТ 1, СРТ 2, Эта память адресуется для обработки ячейки при помощи индикатора FVF из линии задержки обработки (таблица FAVR). Индикатор счета СРТ 1 вычитается или складывается в зависимости от числа ячеек, входящих в виртуальную цепь и, которые еще не оценены, это указывается счетчиком FFB таблицы FCVR. In FIG. 2, a dotted line shows an additional arrangement of the control device in accordance with the invention. This is the FCVC table, which has one memory cell per virtual circuit, in which there is at least an account indicator of the form CPT 1, CPT 2. This memory is addressed for processing the cell using the FVF indicator from the processing delay line (table FAVR). The CPT 1 account indicator is subtracted or added depending on the number of cells included in the virtual circuit and which have not yet been evaluated, this is indicated by the FFB counter of the FCVR table.

Таким образом, счетчик СРТ 1 вычитается (только до 0), если выдаваемое счетчиком FFB число небольшое, это происходит, например, при использовании индикатора промежутка indV1. Он складывается, если это число более высокое. Другие подобные положения счета могут быть связаны с более высокими пропускными способностями. Каждый добавочный индикатор счета имеет емкость меньшую, чем предыдущий. Таким образом, эти различные индикаторы счета оценивают среднее пропускной способности входной цепи на заданном уровне, совокупность этих индикаторов счета определяет габарит пропускная способность-время. Если пропускная способность виртуальной цепи очень долго остается на заданном уровне, то индикатор соответствующего счета (счетчика) достигнет своего максимума. Затем легко авторитарно ограничить время, в течение которого пропускная способность, в среднем может оставаться на любом заданном уровне, определяя тем самым емкость счета соответствующего индикатора счета и предусматривая, что в случае, когда индикатор счета данного уровня достигает максимума, вместо использования индикатора промежутка, который нормально применяется для этого уровня, например, indV2 выбирают индикатор промежутка, дающий меньшую скорость вычитания, например, indV1. Результатом этого будет быстрая прогрессия счетчиками виртуальной цепи, если входная пропускная способность не уменьшится и, следовательно, не будет отказа ячейкам с избыточным номером. Thus, the CPT counter 1 is subtracted (only up to 0), if the number issued by the FFB counter is small, this happens, for example, when using the gap indicator indV1. It adds up if this number is higher. Other similar account positions may be associated with higher throughputs. Each additional account indicator has a capacity less than the previous one. Thus, these various account indicators evaluate the average throughput of the input circuit at a given level; the totality of these account indicators determines the overall throughput-time dimension. If the throughput of the virtual circuit remains at a predetermined level for a very long time, then the indicator of the corresponding account (counter) will reach its maximum. Then it is easy to authoritarianly limit the time during which the throughput can, on average, remain at any given level, thereby determining the account capacity of the corresponding account indicator and providing that, when the account indicator of this level reaches its maximum, instead of using the gap indicator, which normally used for this level, for example, indV2 select the gap indicator, which gives a lower subtraction rate, for example, indV1. The result will be a rapid progression by the counters of the virtual circuit if the input throughput does not decrease and, therefore, there will be no failure of cells with an excess number.

Итак, каждая входящая ячейка отсчитывается путем прибавления счетчика FFB виртуальной цепи, к которой она относится. К каждому времени ячейки привязывается линия задержки времени ячейки. С каждой совокупностью мультиплексных связей привязывается линия задержки оценки. Она запитывается от линии задержки времени ячейки. So, each incoming cell is counted by adding the FFB counter of the virtual circuit to which it belongs. A cell time delay line is attached to each cell time. An evaluation delay line is associated with each set of multiplex connections. It is powered from the cell time delay line.

Первая входящая ячейка виртуальной линии приводит к записи виртуальной цепи в линии задержки времени ячейки, следующей за той, в которой она поступила. Когда получится это время ячейки, соответствующая линия задержки времени ячейки вводится в конец линии задержки оценки. Когда подходит ее очередь в линии задержки оценки, проводится операция оценки виртуальной цепи, состоящая в том, чтобы сделать вычитание счетчика FFB этой виртуальной цепи и увеличить или уменьшить соответствующий индикатор или индикаторы этой виртуальной цепи. The first incoming virtual line cell records the virtual circuit in the time delay line of the cell following the one in which it arrived. When this cell time is obtained, the corresponding cell time delay line is inserted at the end of the evaluation delay line. When its turn in the evaluation delay line is suitable, the virtual circuit evaluation operation is performed, which consists in subtracting the FFB counter of this virtual circuit and increasing or decreasing the corresponding indicator or indicators of this virtual circuit.

Если пропускные способности виртуальных цепей небольшие, то каждая входящая ячейка виртуальной цепи вызывает операцию оценки до того, пока не поступит следующая ячейка, так чтобы счетчик FFB виртуальной цепи остался в покое. If the bandwidth of the virtual circuits is small, then each incoming cell of the virtual circuit causes an evaluation operation until the next cell arrives, so that the FFB counter of the virtual circuit remains at rest.

Не представленное на схеме управляющее устройство может определять положение счетчиков таблицы FCVF. Для любого счетчика в положении покоя оно может сделать заключение, что пропускная способность виртуальной цепи меньше минимальной пропускной способности, связанной с виртуальной цепью в форме индикатора скорости indV1. Not shown in the diagram, the control device can determine the position of the counters of the FCVF table. For any counter at rest, it can conclude that the throughput of the virtual circuit is less than the minimum throughput associated with the virtual circuit in the form of an indV1 speed indicator.

Для виртуальной цепи, имеющей большую пропускную способность, счетчик FFB выходит из положения покоя. Если не используется никакой другой индикатор скорости, то положение счетчика FFB является просто мерой избытка, в числе ячеек, пропускной способности виртуальной цепи по отношению к пропускной способности, определяемой индикатором скорости indV 1. Емкость счетчика характеризует ширину допусков. Если она превышена, то входящая ячейка обнаруживает счетчик FFB в крайнем положении. Это вызывает подачу сигнала exc для характеристики этой ячейки как избыточной. For a virtual circuit with high throughput, the FFB counter goes out of position. If no other speed indicator is used, then the position of the FFB counter is simply a measure of the excess, in the number of cells, of the throughput of the virtual circuit relative to the throughput determined by the speed indicator indV 1. The capacity of the counter characterizes the tolerance width. If it is exceeded, then the incoming cell detects the FFB counter in the extreme position. This triggers an exc signal to characterize this cell as redundant.

Применение нескольких индикаторов скоростей в зависимости от наблюдаемой пропускной способности виртуальной цепи, например, в зависимости от интервала уровня положений, занимаемых счетчиком FFB этой виртуальной цепи, позволяет оценить превышение не только одного порога пропускной способности, но и нескольких. Число остающихся положений счетчика меньше при каждом превышенном новом уровне пропускной способности, поэтому интервал допустимого превышения этого порога, в числе ячеек, будет каждый раз меньше, чем позволяет приписать виртуальной цепи сочетание пропускной способность-превышение, выражающее то, что виртуальной цепи разрешается иметь возрастающие пропускные способности, причем каждая из них с допуском меньшим, чем предыдущие. Считывание счетчика при помощи управляющего устройства всегда является оценкой пропускной способности виртуальной цепи выше указанной минимальной пропускной способности, но оно требует интерпретации в зависимости от индикаторов скоростей этой виртуальной цепи, которые влияют на эволюцию счетчика. The use of several speed indicators depending on the observed bandwidth of the virtual circuit, for example, depending on the interval of the level of positions occupied by the FFB counter of this virtual circuit, allows you to evaluate the excess of not only one bandwidth threshold, but also several. The number of remaining counter positions is less for each exceeded new level of bandwidth, therefore, the interval of permissible exceeding this threshold, in the number of cells, will be less each time than the bandwidth-excess combination can be attributed to the virtual circuit, which means that the virtual circuit is allowed to have increasing throughputs abilities, and each of them with a tolerance less than the previous ones. Reading a counter using a control device is always an estimate of the bandwidth of a virtual circuit above the specified minimum bandwidth, but it requires interpretation depending on the speed indicators of this virtual circuit, which affect the evolution of the counter.

Присоединение индикаторов счета СРТ 1, СРТ 2, позволяет при оценке пропускной способности учитывать сохранение пропускной способности виртуальной цепи на заданном уровне. The connection of CPT 1, CPT 2 account indicators allows, when assessing throughput, to take into account maintaining the throughput of the virtual circuit at a given level.

Рассмотрим вариант оценки пропускной способности, по сравнению с только что описанным. Напомним, что, как только появляется ячейка до того, как предыдущая ячейка приводит к операции оценки, эта вторая ячейка просто считается. После того, как будет произведена обработка, вызванная первой ячейкой, наличие второй ячейки в счете, проводимом счетчиком FFB, приводит к записыванию виртуальной цепи в линии задержки времени следующей ячейки, которая определяется по времени текущей ячейки и по индикатору скорости, относящемуся к виртуальной цепи. Таким образом, вторая ячейка приводит к операции оценки с минимальным промежутком, определенным по сравнению с первым. Точно то же происходит при последующих ячейках, до того, пока не вернутся к обработке, которая была описана выше. Можно заметить, что для операций обработки полученных ячеек легко сделать определенный средний промежуток, а не минимальный промежуток. Достаточно определить время ячейки, с которым связана виртуальная цепь для обработки следующей ячейки, в момент обработки текущей ячейки, не с помощью выражений ntc + indV1 или ntc + indV2, как об этом говорилось выше, где ntc обозначает время текущей ячейки, а при помощи формул NTC(i+1) NTC_i + indV1 или NTC_i + indV2 где NTC_i это время ячейки, с которым перед этим была связана виртуальная цепь. Для этого достаточно сохранить информацию NTC_i в дополнительной таблице, подобной FCVF и считать ее в момент расчета NTC(i+1). Таким образом, последовательные ячейки одной виртуальной цепи приведут к приписыванию к временам ячеек, равномерно разделенных промежутками indV1 или indV2 и они будут обрабатываться с реальным промежутком, который базируется в среднем на таком равномерном промежутке, и приписывание связано только с неравенством линий задержки времени ячейки. Естественно, приведенная выше формула NTC(i+1) применима только как дающая величину времени ячейки, последующего за временем текущей ячейки ntc. Для этой цели можно предусмотреть средства корректирования величины NTC(i+1) для всех случаев.Consider the option of assessing throughput compared to just described. Recall that as soon as a cell appears before the previous cell leads to an evaluation operation, this second cell is simply counted. After the processing caused by the first cell is performed, the presence of the second cell in the account carried out by the FFB counter leads to recording of the virtual circuit in the time delay line of the next cell, which is determined by the time of the current cell and the speed indicator related to the virtual circuit. Thus, the second cell leads to the evaluation operation with a minimum interval defined in comparison with the first. The exact same thing happens with subsequent cells, until they return to the processing that was described above. You may notice that for the processing operations of the obtained cells it is easy to make a certain average interval, rather than a minimum interval. It is enough to determine the time of the cell with which the virtual circuit is connected to process the next cell at the time of processing the current cell, not using the expressions ntc + indV1 or ntc + indV2, as mentioned above, where ntc denotes the time of the current cell, but using formulas NTC (i + 1) NTC _i + indV1 or NTC _i + indV2 where NTC _i is the time of the cell with which the virtual circuit was previously connected. To do this, it is enough to save the information NTC _i in an additional table similar to FCVF and read it at the time of calculating NTC (i + 1). Thus, consecutive cells of one virtual circuit will lead to assignment to the times of cells evenly separated by indV1 or indV2, and they will be processed with a real interval, which is based on average on such a uniform interval, and the assignment is connected only with the inequality of the cell time delay lines. Naturally, the above formula NTC (i + 1) is applicable only as giving the value of the time of the cell following the time of the current cell ntc. For this purpose, it is possible to provide means for correcting the value of NTC (i + 1) for all cases.

Логическая приемная схема LR и управляющее устройство МС являются устройствами обработки данных логического типа. Нет необходимости давать их детальное описание. При современном состоянии техники их реализация не представляет для специалиста никаких трудностей, можно базироваться на применении программируемых процессоров с характеристиками, соответствующими тем временам, которые нужны для выполнения операций, с учетом пропускных способностей мультиплексных связей. В зависимости от потребностей можно использовать большее или меньшее число процессоров, выполняющих описанные операции. Можно создать такое устройство для нескольких входных каналов или для нескольких выходных каналов. Можно предусмотреть сочетание или встраивание коммутатора каналов с асинхронным временным разделением. Здесь не описаны операции инициализации, необходимость которых очевидна, а реализация классическая для этой области. The LR logic receiver circuitry and the MS control device are logical-type data processing devices. There is no need to give a detailed description of them. In the current state of technology, their implementation does not present any difficulties for a specialist; it can be based on the use of programmable processors with characteristics corresponding to those times that are needed to perform operations, taking into account the throughputs of multiplex communications. Depending on your needs, you can use more or fewer processors that perform the described operations. You can create such a device for multiple input channels or for multiple output channels. You can consider combining or embedding an asynchronous time division channel switch. Initialization operations are not described here, the need for which is obvious, and the implementation is classic for this area.

В общем случае очевидно, что предыдущие описания приведены в качестве неограничивающих примеров, и можно придумать многочисленные варианты, не выходя из рамки настоящего изобретения. In the General case, it is obvious that the previous descriptions are given as non-limiting examples, and you can come up with numerous options without leaving the scope of the present invention.

Claims

1. A device for controlling the throughput of virtual circuits of a transmission channel with asynchronous time multiplexing, comprising a channel input block with asynchronous time multiplexing in series, a receiving unit, a memory unit containing multiple buffer memories of virtual circuits, a transmitting unit and an output channel block with time multiplexing characterized in that the device further comprises a cell read control unit in the cell storage unit A drive with regulation of the throughput of virtual circuits, the inputs and outputs of which are connected respectively with the receiving and transmitting units.

2. The device according to claim 1, characterized in that the cell reading control unit in the cell memory unit with adjusting the bandwidth of the virtual circuits comprises a clock unit, a plurality of cell time queuing units, a transmission queuing unit, and an input of the queuing unit time of the cell forms the input of the cell reading control unit in the cell memory unit with adjusting the capacity of the virtual circuits from the receiving unit for recording and virtual circuits in the cell time queues, and the output of the queuing unit for transmission forms the output of the cell reading control unit in the cell storage unit with regulating the capacity of the virtual circuits from the side of the transmitting unit with the possibility of combining the corresponding virtual circuits and controlling the reading of cells from the buffer storage device.

3. The device according to claim 2, characterized in that in addition a certain virtual circuit speed indicator is assigned to each of the cell time queuing blocks.

4. The device according to claim 2, characterized in that in addition some indicator of the throughput of the virtual circuit is assigned to each of the cell time queuing blocks.

5. The device according to claim 4, characterized in that each of the indicators of the capacity of the virtual circuit is additionally connected to the output of the counter of incoming cells, the counting input of which is connected to the output of the corresponding unit for queuing the cell time, and the input of the counting counter is connected to the output of the queuing unit to transfer.

6. A device for evaluating the bandwidth of virtual circuits of a transmission channel with asynchronous time multiplexing, comprising a channel input block with asynchronous time multiplexing in series and a receiving unit, characterized in that the device further comprises a unit for evaluating the bandwidth of virtual circuits, the input of which is connected to the receiving unit, and the output gives an estimate of the capacity of the virtual circuits, and the unit for assessing the capacity of virtual circuits contains the last The connected clock block, a plurality of cell time queuing blocks, a processing queuing unit and an incoming cell counter, the counting input of which is connected to the output of the corresponding cell time queuing block, and a counting input are connected to the output of the processing queuing block, are input blocks of forming time queues of the cell forms the input of the unit for estimating the throughput of virtual circuits for registering virtual circuits in the time queues of the cell, and the output is the incoming cell meter forms the input of the virtual circuit bandwidth estimation unit.