JP3074991B2 - ATM switch - Google Patents
ATM switchInfo
- Publication number
- JP3074991B2 JP3074991B2 JP534393A JP534393A JP3074991B2 JP 3074991 B2 JP3074991 B2 JP 3074991B2 JP 534393 A JP534393 A JP 534393A JP 534393 A JP534393 A JP 534393A JP 3074991 B2 JP3074991 B2 JP 3074991B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- cells
- buffer
- control circuit
- cell buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明はデジタル通信交換装置に
利用する。特に、ＡＴＭ（非同期転送モード）交換装置
のスループット改善技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is applied to a digital communication switching device. In particular, the present invention relates to a technology for improving the throughput of an ATM (asynchronous transfer mode) switching device.
【０００２】[0002]
【従来の技術】Ｎ本の入回線とＮ本の出回線を有するＡ
ＴＭスイッチとして、Ｎ×Ｎのマトリクススイッチの各
交点にセルバッファを配置する一段マトリクススイッチ
がある。図６および図７を参照して従来例を説明する。
図６は従来例装置の構成図である。図７は従来例装置の
セルバッファと多重制御回路とを示す図である。2. Description of the Related Art An A having N incoming lines and N outgoing lines
As a TM switch, there is a one-stage matrix switch in which a cell buffer is arranged at each intersection of an N × N matrix switch. A conventional example will be described with reference to FIGS.
FIG. 6 is a configuration diagram of a conventional apparatus. FIG. 7 is a diagram showing a cell buffer and a multiplex control circuit of a conventional device.
【０００３】入回線２１１〜２１ｎから非同期に入力さ
れるセルが、出回線２２１〜２２ｎに多重されて出力さ
れる。このとき入回線２１１〜２１ｎから入力されるセ
ルどうしの競合制御が行われる。この結果、送出機会を
逸したセルが廃棄されないため、各入回線２１１〜２１
ｎと各出回線２２１〜２２ｎとの交点毎にセルバッファ
１１１〜１ｎｎを有し、アドレスフィルタ９１１〜９ｎ
ｎにより選択された該当セルは、各入回線２１１〜２１
ｎからの入力セルをセルバッファ１１１〜１ｎｎに一時
蓄積する。[0003] Cells asynchronously input from incoming lines 211 to 21n are multiplexed and output to outgoing lines 221 to 22n. At this time, competition control between cells input from the incoming lines 211 to 21n is performed. As a result, the cells that missed the transmission opportunity are not discarded, so that each of the incoming lines 211 to 21
n and cell lines 111 to 1nn at the intersections of the output lines 221 to 22n.
n correspond to each incoming line 211 to 21
The input cells from n are temporarily stored in the cell buffers 111 to 1nn.
【０００４】このＡＴＭスイッチにおいて出回線２２１
〜２２ｎへのセル多重は、入回線２１１〜２１ｎと出回
線２２１〜２２ｎとの交点毎に配置され、分散されたセ
ルバッファ１１１〜１ｎｎ間において出回線２２１〜２
２ｎへのセル読出し順位を決定し、出回線２２１〜２２
ｎにセル多重を行うことにより実現される。In this ATM switch, the outgoing line 221
Cell multiplexing into the outgoing lines 221 to 22n are arranged at the intersections of the incoming lines 211 to 21n and the outgoing lines 221 to 22n, and the outgoing lines 221 to 2n are distributed between the distributed cell buffers 111 to 1nn.
2n is determined, and outgoing lines 221-222 are determined.
This is realized by performing cell multiplexing on n.
【０００５】図６において、セルバッファ１１１〜１ｎ
ｎは各々のバッファにセルが存在する場合に多重要求信
号を多重制御回路７１〜７ｎに内部配線８１１〜８ｎｎ
を介して通知する。多重制御回路７１〜７ｎは予め決め
られた順番で各セルバッファ１１１〜１ｎｎの多重要求
信号をポーリングし、接続要求を発生させたセルバッフ
ァ１１１〜１ｎｎの先頭セルの１セルを出回線２２１〜
２２ｎに接続する。例えば、前回セルバッファ１１１の
セルを接続した場合に、次にセルバッファ１１２以降で
最初にセルを蓄積し、接続要求を発生させているセルバ
ッファ１１１〜１ｎｎを出回線２２１〜２２ｎに接続す
るという動作を繰り返す。この動作により複数のセルバ
ッファ１１１〜１ｎｎからのセルを多重し、出力するこ
とができる。図７に示すように、セル送出権５１を得た
セルが多重制御回路７１〜７ｎの制御により送出され
る。In FIG. 6, cell buffers 111-1n
n designates a multiplexing request signal to the multiplexing control circuits 71 to 7n when the cells are present in each buffer.
Notify via The multiplexing control circuits 71 to 7n poll the multiplexing request signals of the cell buffers 111 to 1nn in a predetermined order, and transfer one of the first cells of the cell buffers 111 to 1nn that generated the connection request to the outgoing lines 221 to 1n.
22n. For example, when the cells of the cell buffer 111 were previously connected, the cells are stored first in the cell buffer 112 and thereafter, and the cell buffers 111 to 1nn that are generating the connection request are connected to the outgoing lines 221 to 22n. Repeat the operation. With this operation, cells from the plurality of cell buffers 111 to 1nn can be multiplexed and output. As shown in FIG. 7, the cell that has obtained the cell transmission right 51 is transmitted under the control of the multiplex control circuits 71 to 7n.
【０００６】図８〜図１０を参照してその他の従来例を
説明する。図８はその他の従来例装置の構成図である。
図９はその他の従来例装置の多重制御回路３１１〜３ｎ
ｎを示す図である。図１０は従来例装置の出力状況を示
す図である。図８に示す従来例装置では、多重制御回路
３１１〜３ｎｎが各セルバッファ１１１〜１ｎｎにそれ
ぞれ設けられている。図９に多重制御回路３１１〜３ｎ
ｎの接続を示している。内部配線４１〜４ｎ上でセル送
出権５１が巡回される。多重制御回路３１１〜３ｎｎ間
では、セル送出権５１を載せるトークンを巡回させる。
このセル送出権５１を受け取った多重制御回路３１１〜
３ｎｎは、多重制御回路３１１〜３ｎｎの管理するセル
バッファ１１１〜１ｎｎに送出すべきセルが存在する場
合、セルバッファ１１１〜１ｎｎから先頭の１セルを出
回線２２１〜２２ｎに接続する。セルバッファ１１１〜
１ｎｎに送出すべきセルがない場合は、セル送出権５１
を早急に次の多重制御回路３１１〜３ｎｎに巡回させ
る。それぞれの多重制御回路３１１〜３ｎｎにおいて、
この動作を行うことにより複数のセルバッファ１１１〜
１ｎｎからのセルを多重して出力することができる。Another conventional example will be described with reference to FIGS. FIG. 8 is a configuration diagram of another conventional apparatus.
FIG. 9 shows multiplex control circuits 311 to 3n of another conventional apparatus.
It is a figure showing n. FIG. 10 is a diagram showing the output status of the conventional device. In the conventional device shown in FIG. 8, multiplex control circuits 311 to nn are provided in each of the cell buffers 111 to 1nn. FIG. 9 shows multiplex control circuits 311 to 3n.
n is shown. The cell transmission right 51 is circulated on the internal wirings 41 to 4n. A token carrying the cell transmission right 51 is circulated between the multiplex control circuits 311 to nn.
Multiplexing control circuits 311 to 31 receiving this cell transmission right 51
When there are cells to be transmitted to the cell buffers 111 to 1nn managed by the multiplex control circuits 311 to nn, the 3nn connects the first cell from the cell buffers 111 to 1nn to the outgoing lines 221 to 22n. Cell buffer 111-
If there is no cell to be transmitted in 1nn, the cell transmission right 51
Is immediately circulated to the next multiplex control circuits 311 to nn. In each of the multiplex control circuits 311 to nn,
By performing this operation, a plurality of cell buffers 111 to
Cells from 1nn can be multiplexed and output.
【０００７】図１０に示すように、セルバッファ１１１
〜１ｎ４の先頭に蓄積されたセルが出回線２２１〜２２
ｎに多重された後、先頭より２番目以降のセルが順次多
重される。[0007] As shown in FIG.
1n4 are stored in the outgoing lines 221-222.
After being multiplexed to n, the second and subsequent cells from the top are sequentially multiplexed.
【０００８】[0008]
【発明が解決しようとする課題】このようなＡＴＭスイ
ッチの出回線への多重制御では、セルを蓄積しているセ
ルバッファの集中制御手段によるポーリングあるいは、
多重制御回路間におけるセル送出権の巡回により、出回
線多重時のセル衝突によるセル廃棄を避けてセル多重を
実現する。しかしながらこのような方式では、複数の入
力に平均的にセルが到着しているときには問題ないが、
特定の入回線に入力が偏ったトラフィック条件におい
て、該当するセルバッファではセル廃棄を抑えるため大
規模なメモリを用意する必要がある。任意のトラフィッ
クにおいて、十分に低いセル廃棄率を保証するために
は、セルバッファはきわめて大きなバッファ量を持つ必
要がある。In such multiplex control of an ATM switch to an outgoing line, polling or central control of a cell buffer storing cells is performed.
By circulating the cell transmission right between the multiplex control circuits, cell multiplexing is realized while avoiding cell discard due to cell collision at the time of outgoing line multiplexing. However, in such a method, there is no problem when a cell arrives at multiple inputs on average,
Under a traffic condition in which the input is biased to a specific incoming line, a large-scale memory needs to be prepared in the corresponding cell buffer in order to suppress cell discard. To guarantee a sufficiently low cell loss rate for any traffic, the cell buffer needs to have a very large buffer capacity.
【０００９】また、高速動作するＡＴＭスイッチに適用
する場合は、多重制御回路と各セルバッファ間における
接続要求信号およびセル送出権の転送時間あるいは複数
の多重制御回路間でのセル送出権の転送時間が要因とな
り、制御が高速なセル多重を行う上で問題となってい
る。When the present invention is applied to an ATM switch which operates at a high speed, the transfer time of a connection request signal and a cell transmission right between a multiplex control circuit and each cell buffer or the transfer time of a cell transmission right between a plurality of multiplex control circuits. Is a factor in performing high-speed cell multiplexing control.
【００１０】本発明は、このような背景に行われたもの
であり、特定の入回線に偏ったセルの到来をそれぞれの
入回線に均等に配置されたメモリ容量を用いて処理でき
るＡＴＭスイッチを提供することを目的とする。The present invention has been made in view of such a background, and has an ATM switch capable of processing the arrival of cells biased to a specific incoming line by using memory capacities equally arranged for each incoming line. The purpose is to provide.
【００１１】[0011]
【課題を解決するための手段】本発明は、セルが到来す
る複数の入回線と、セルが送出される複数の出回線と、
この入回線および出回線の交点毎に設けられこの交点を
通過するために待機するセルを一時蓄積するセルバッフ
ァと、このセルバッファの前記出回線へのセル読出を制
御する多重制御回路とを備えたＡＴＭスイッチである。SUMMARY OF THE INVENTION The present invention comprises a plurality of incoming lines from which cells arrive, a plurality of outgoing lines from which cells are transmitted,
A cell buffer provided at each intersection of the incoming line and the outgoing line to temporarily store cells waiting to pass through the intersection; and a multiplex control circuit for controlling cell reading of the cell buffer to the outgoing line. ATM switch.
【００１２】ここで、本発明の特徴とするところは、こ
の多重制御回路は、各セルバッファのセル送出機会毎に
読出量をそのセルバッファの蓄積量に応じて所定論理に
したがって制御する手段を含むところにある。Here, a feature of the present invention is that the multiplexing control circuit includes means for controlling the readout amount at each cell transmission opportunity of each cell buffer according to a predetermined logic according to the storage amount of the cell buffer. Including.
【００１３】前記所定論理は、前記セルバッファのセル
蓄積量に複数の閾値を設定し、そのいずれの閾値に達し
ているかによってセル読出量を制御する論理であること
が望ましい。It is preferable that the predetermined logic is a logic for setting a plurality of threshold values for the cell accumulation amount of the cell buffer and controlling the cell readout amount depending on which threshold value is reached.
【００１４】各セルバッファのセル蓄積量を計数する手
段が設けられ、前記所定論理は、この計数する手段の計
数値にしたがってセル読出量を制御する論理である構成
とすることもできる。A means for counting the amount of accumulated cells in each cell buffer may be provided, and the predetermined logic may be a logic for controlling the amount of cell readout according to the count value of the counting means.
【００１５】セル送出権の到来間隔を演算する手段を備
え、前記所定論理は、この到来間隔および前記計数値に
したがってセル読出量を制御する論理である構成とする
こともできる。[0015] The apparatus may further comprise means for calculating an arrival interval of the cell transmission right, and the predetermined logic may be a logic for controlling a cell readout amount in accordance with the arrival interval and the count value.
【００１６】前記セルバッファに蓄積されるセルにはそ
のセルの到着時刻情報を付与する手段が設けられ、この
到着時刻情報とセル送出権の到来時刻との差分を演算す
る手段を備え、前記所定論理は、この差分の値にしたが
ってセル読出量を制御する論理である構成とすることも
できる。また、前記所定論理は、そのセルの到着時刻情
報およびセル送出権の到来間隔にしたがってセル読出量
を制御する論理である構成とすることもできる。The cell stored in the cell buffer is provided with means for giving arrival time information of the cell, and means for calculating a difference between the arrival time information and the arrival time of the cell transmission right is provided. The logic may be configured to control the cell readout amount according to the value of the difference. Further, the predetermined logic may be a logic for controlling a cell readout amount in accordance with the arrival time information of the cell and the arrival interval of the cell transmission right.
【００１７】[0017]
【作用】各入回線の待ち行列に蓄積されているセル数に
もとづき、１回のセル送出機会に複数セルを送出させ
る。すなわち、１セル送出機会における送出セル数を各
入回線の待ち行列に蓄積されているセル数にもとづき可
変する。According to the present invention, a plurality of cells are transmitted at one cell transmission opportunity based on the number of cells stored in the queue of each incoming line. That is, the number of cells transmitted at one cell transmission opportunity is varied based on the number of cells stored in the queue of each incoming line.
【００１８】また、セル送出権の到来間隔からＡＴＭス
イッチ全体の競合制御の輻輳状態を推定してセル送出数
を制御する。すなわち、セル送出権の到来間隔が長けれ
ば競合制御は輻輳しており、短ければ空いている。空い
ているときには、蓄積されたセルを多数送出し、輻輳し
ているときは少数送出することですべてのセルバッファ
での待ちセル数を均等化する。The number of cells transmitted is controlled by estimating the congestion state of the contention control of the entire ATM switch from the arrival interval of the cell transmission right. In other words, if the arrival interval of the cell transmission right is long, the contention control is congested, and if it is short, the contention control is empty. When the cell is empty, a large number of stored cells are transmitted, and when the cell is congested, a small number of cells are transmitted, thereby equalizing the number of waiting cells in all cell buffers.
【００１９】また、セルの到着時刻情報をセルに記録
し、この到着時刻情報をもとに送出セル数を制御する。
すなわち、セル送出権の到来時刻あるいはセル送出権の
到来周期を基準にセルが到来してからの待ち時間を参照
し、ある値よりも長い待ち時間を持つセルを送出する。The cell arrival time information is recorded in the cell, and the number of cells to be transmitted is controlled based on the arrival time information.
In other words, a cell having a waiting time longer than a certain value is transmitted by referring to a waiting time from the arrival of the cell based on the arrival time of the cell transmitting right or the arrival period of the cell transmitting right.
【００２０】これにより、セルバッファの負荷の大きい
ものから大量のセルが送出されセル負荷の不均等を解消
できる。As a result, a large number of cells are transmitted from a cell buffer having a large load, thereby making it possible to eliminate uneven cell loads.
【００２１】[0021]
【実施例】本発明第一実施例の構成を図１および図２を
参照して説明する。図１はＡＴＭスイッチの構成図であ
る。図２は本発明第一実施例の多重制御回路およびセル
バッファを示す図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The construction of a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a configuration diagram of an ATM switch. FIG. 2 is a diagram showing a multiplex control circuit and a cell buffer according to the first embodiment of the present invention.
【００２２】本発明は、セルが到来するＮ本の入回線２
１１〜２１ｎと、セルが送出されるＮ本の出回線２２１
〜２２ｎと、この入回線２１１〜２１ｎおよび出回線２
２１〜２２ｎの交点毎に設けられこの交点を通過するた
めに待機するセルを一時蓄積するセルバッファ１１１〜
１ｎｎと、このセルバッファ１１１〜１ｎｎの出回線２
２１〜２２ｎへのセル読出を制御する多重制御回路６１
１〜６ｎｎとを備えたＡＴＭスイッチである。According to the present invention, N incoming lines 2 from which cells arrive
11 to 21n and N outgoing lines 221 to which cells are transmitted
To 22n, the incoming lines 211 to 21n and the outgoing line 2
Cell buffers 111 to 111 that are provided at the intersections 21 to 22n and temporarily store cells waiting to pass through the intersections.
1nn and the outgoing line 2 of the cell buffers 111 to 1nn.
Multiplex control circuit 61 for controlling cell readout to 21-22n
1 to 6 nn.
【００２３】ここで、本発明の特徴とするところは、こ
の多重制御回路６１１〜６ｎｎは、各セルバッファ１１
１〜１ｎｎのセル送出機会毎に読出量をそのセルバッフ
ァ１１１〜１ｎｎの蓄積量に応じて所定論理にしたがっ
て制御する手段を含むところにある。Here, the feature of the present invention is that the multiplex control circuits 611 to 6nn are provided in each cell buffer 11
The system includes means for controlling the readout amount in accordance with a predetermined logic in accordance with the storage amount of the cell buffers 111 to 1nn for each cell transmission opportunity of 1 to 1nn.
【００２４】本発明第一実施例において、この所定論理
は、セルバッファ１１１〜１ｎｎのセル蓄積量に三段階
の閾値を設定し、そのいずれの閾値に達しているかによ
ってセル読出量を制御する論理である。In the first embodiment of the present invention, the predetermined logic is a logic for setting three levels of thresholds for the cell accumulation amounts of the cell buffers 111 to 1nn and controlling the cell readout amount depending on which threshold value is reached. It is.
【００２５】次に、本発明第一実施例の動作を説明す
る。図１に示すように、内部配線４１〜４ｎ内をそれぞ
れ巡回するトークンは、このトークンを受信した多重制
御回路６１１〜６ｎｎに接続されるセルバッファ１１１
〜１ｎｎにセル送出権を与える。このトークンは、単純
に多重制御回路６１１〜６ｎｎを巡回しているだけであ
る。トークンを受信した多重制御回路６１１〜６ｎｎで
は、セルバッファ１１１〜１ｎｎ内に蓄積されたセル数
にもとづき送出するセル数が設定される。Next, the operation of the first embodiment of the present invention will be described. As shown in FIG. 1, tokens circulating in the internal wirings 41 to 4n are stored in the cell buffers 111 connected to the multiplex control circuits 611 to 6nn that have received the tokens.
１1nn is given a cell transmission right. This token simply circulates through the multiplex control circuits 611 to 6nn. In the multiplex control circuits 611 to 6nn that have received the token, the number of cells to be transmitted is set based on the number of cells stored in the cell buffers 111 to 1nn.
【００２６】図２を参照してセル読出量の設定手順を説
明する。図２において、セルバッファ１１１の待ち行
列にセルが零の場合は、次のセルバッファ１１２にトー
クンを渡す、セルバッファ１１１の待ち行列にセルが
第１の閾値未満の場合には、１セル送出しその後トーク
ンを次のセルバッファ１１２に渡す、セルバッファ１
１１の待ち行列にセルが第１の閾値以上、第２の閾値未
満の場合には、２セル送出しその後トークンを次のセル
バッファ１１２に渡す、セルバッファ１１１の待ち行
列にセルが第２の閾値以上、第３の閾値未満の場合に
は、３セル送出しその後トークンを次のセルバッファ１
１２に渡す、セルバッファ１１１の待ち行列にセルが
第３の閾値以上ある場合には、４セル送出しその後トー
クンを次のセルバッファ１１２に渡す制御を行う。The procedure for setting the cell read amount will be described with reference to FIG. In FIG. 2, when the cell is zero in the queue of the cell buffer 111, the token is passed to the next cell buffer 112. When the cell is less than the first threshold in the queue of the cell buffer 111, one cell is transmitted. And then passes the token to the next cell buffer 112, cell buffer 1
If the number of cells in the queue 11 is equal to or greater than the first threshold and less than the second threshold, two cells are transmitted, and then the token is passed to the next cell buffer 112. If the value is equal to or greater than the threshold value and less than the third threshold value, three cells are transmitted, and then the token is stored in the next cell buffer 1
When the number of cells in the queue of the cell buffer 111 to be passed to the cell buffer 111 is equal to or more than the third threshold value, control is performed to transmit four cells and then pass the token to the next cell buffer 112.
【００２７】図２においては説明をわかりやすくするた
めに、セルバッファ１１１および多重制御回路６１１に
ついて説明したが、すべてのセルバッファ１１１〜１ｎ
ｎおよび多重制御回路６１１〜６ｎｎについても同様に
説明できる。In FIG. 2, the cell buffer 111 and the multiplexing control circuit 611 have been described for easy understanding, but all the cell buffers 111 to 1n have been described.
n and the multiplex control circuits 611 to 6nn can be similarly described.
【００２８】本発明第一実施例における閾値の設定は等
間隔としたが、対数的に設定する構成とすることもでき
る。また、送出数も本発明第一実施例では第１の閾値、
第２の閾値、第３の閾値の順に、１セル、２セル、３セ
ルと設定したが、１セル、４セル、８セルなどのように
重みを付ける構成とすることもできる。Although the thresholds are set at equal intervals in the first embodiment of the present invention, they may be set logarithmically. In the first embodiment of the present invention, the number of transmissions is also a first threshold,
Although one cell, two cells, and three cells are set in the order of the second threshold value and the third threshold value, a configuration in which weights such as one cell, four cells, and eight cells can be used.
【００２９】次に、図３を参照して本発明第二実施例を
説明する。図３は本発明第二実施例のセルバッファ１１
１および多重制御回路６１１およびカウンタ６１１1 を
示す図である。本発明第二実施例は、カウンタ６１１1
を含んで構成されることを特徴とする。カウンタ６１１
1 は、セルバッファ１１１にセルが書込まれるとカウン
トアップされ、読出されるとカウントダウンされる。す
なわち、カウンタ６１１1 の計数値は現在のセルバッフ
ァ１１１内のセル数である。多重制御回路６１１の動作
は、カウンタ６１１1 の値にもとづき読出量を設定す
る、カウンタ６１１1 の値およびトークンが到来する
時間間隔をもとに読出量を設定するという二つのモード
がある。Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 3 shows a cell buffer 11 according to a second embodiment of the present invention.
FIG. 2 is a diagram showing a 1 and a multiplex control circuit 611 and a counter 611; In the second embodiment of the present invention, the counter 611 1
Is characterized by including. Counter 611
1 is counted up when a cell is written into the cell buffer 111, and counted down when read out. That is, the count value of the counter 611 1 is the current number of cells in the cell buffer 111. Operation of the multiple control circuit 611 sets the read amount based on the value of the counter 611 1, there are two modes of the counter 611 value of 1 and token sets the read amount, based on the time interval arrives.
【００３０】モードについては、本発明第一実施例と
同様に閾値を設定し、これにもとづき送出セル数を設定
する。また、この他にも各種関数をプログラムし送出セ
ル数を設定する構成とすることもできる。As for the mode, a threshold value is set as in the first embodiment of the present invention, and the number of cells to be transmitted is set based on the threshold value. In addition, it is also possible to adopt a configuration in which various functions are programmed to set the number of cells to be transmitted.
【００３１】モードについては、前回トークンが到来
した時刻と、今回トークンが到来した時刻との差分を多
重制御回路６１１のＣＰＵが演算し、他のセルバッファ
１１２〜１１ｎの混雑状況すなわち、ＡＴＭスイッチ全
体の輻輳状況を推定する。As for the mode, the CPU of the multiplexing control circuit 611 calculates the difference between the time at which the previous token arrived and the time at which the current token arrived, and the congestion status of the other cell buffers 112 to 11n, that is, the entire ATM switch. Is estimated.
【００３２】短時間でトークンが戻ってきた場合には、
他のセルバッファ１１２〜１１ｎでの待ち合わせ数は少
ないことを示している。このときカウンタ６１１1 の値
に示すセルバッファ１１１内のセル数を参照し、そのセ
ル数に比例して積極的にセルを送出する。また、逆にト
ークンが比較的長い時間かかって戻ってきた場合には、
セルバッファ１１１内のセル数すなわちカウンタ６１１
1 の値が大きくても少数のセル数を送出する。これによ
り、すべてのセルバッファ１１１〜１ｎｎでの待ち数を
ほぼ均等化することができる。When the token returns in a short time,
This indicates that the number of waits in the other cell buffers 112 to 11n is small. At this time, the number of cells in the cell buffer 111 indicated by the value of the counter 611 1 is referred to, and cells are positively transmitted in proportion to the number of cells. Conversely, if the token comes back after a relatively long time,
The number of cells in the cell buffer 111, that is, the counter 611
Sends a small number of cells even if the value of 1 is large. Thereby, the number of waits in all the cell buffers 111 to 1nn can be substantially equalized.
【００３３】図３では説明をわかりやすくするために、
セルバッファ１１１および多重制御回路６１１およびカ
ウンタ６１１1 について説明したがすべてのセルバッフ
ァ１１１〜１ｎｎおよび多重制御回路６１１〜６ｎｎお
よびカウンタ６１１1 〜６ｎｎ1 についても同様に説明
できる。In FIG. 3, in order to make the explanation easy to understand,
It can be similarly described cell buffer 111 and a multiplexing control circuit 611 and the counter 611 1 is explained every cell buffer 111~1nn and multiplexing control circuit 611~6nn and the counter 611 1 ～6Nn 1 for.
【００３４】図４および図５を参照して本発明第三実施
例を説明する。図４は本発明第三実施例のセルバッファ
１１１および多重制御回路６１１およびタイムスタンプ
カウンタ６１１2 を示す図である。図５は本発明第三実
施例の出力状況を示す図である。本発明第三実施例は、
タイムスタンプカウンタ６１１2 を含んで構成されるこ
とを特徴とする。セルが到着するとタイムスタンプカウ
ンタ６１１2 にその到着時刻が書込まれセルバッファ１
１１に蓄積される。トークンを受信した多重制御回路６
１１のＣＰＵではセルバッファ１１１を読む。ＣＰＵの
制御としては、現在時刻とセルバッファ１１１内のタ
イムスタンプＴＳとの差が、ある値となるまでセルを読
出し送出し続ける。このことにより、ある時間以上セル
バッファ１１１内で待ち続けるセルの発生を避けること
ができる、トークンが巡回してきた周期Ｔに関し、Ｋ
Ｔ（Ｋ≧１）よりも長い時間待っているセルをすべて送
出する、トークンが巡回してきた過去Ｌ回の周期Ｔ
１、Ｔ２、Ｔ３、…、ＴＬを考慮しΣＴ１＋Ｔ２＋Ｔ３
＋…＋ＴＬよりも長く待っているセルをすべて送出する
という三つのモードがある。これにより、トークンの巡
回周期と待ちセル数により最適にコントロールされたセ
ル数を読み出すことができる。また、多重化された出力
は図５に示すように、最も負荷の多い入力から出力させ
ることができる。A third embodiment of the present invention will be described with reference to FIGS. Figure 4 is a diagram showing a cell buffer 111 and a multiplexing control circuit 611 and the time stamp counter 611 2 of the present invention the third embodiment. FIG. 5 is a diagram showing an output state of the third embodiment of the present invention. The third embodiment of the present invention,
It is characterized by comprising a time stamp counter 611 2 . When a cell arrives, its arrival time is written into the time stamp counter 611 2 and the cell buffer 1
11 is stored. Multiplex control circuit 6 that received the token
The CPU 11 reads the cell buffer 111. As the control of the CPU, the cell is continuously read and transmitted until the difference between the current time and the time stamp TS in the cell buffer 111 reaches a certain value. As a result, it is possible to avoid the occurrence of cells that wait in the cell buffer 111 for a certain time or more.
Transmits all cells waiting for a time longer than T (K ≧ 1), the last T cycles T in which the token has circulated
Considering 1, T2, T3,..., TL, T1 + T2 + T3
There are three modes in which all cells waiting longer than + ... + TL are transmitted. As a result, it is possible to read the number of cells optimally controlled based on the token circulation cycle and the number of waiting cells. The multiplexed output can be output from the input with the highest load, as shown in FIG.
【００３５】[0035]
【発明の効果】以上説明したように、本発明によれば単
純にトークンを巡回させているだけで各セルバッファで
分散的に制御を行うことで、セルバッファ間のセルトラ
フィックの負荷に不均等があってもお互いに出力を時分
割する形でセル損失を最小にできる。As described above, according to the present invention, the control of each cell buffer in a decentralized manner by simply circulating tokens makes the load of cell traffic between cell buffers uneven. Even if there is, the cell loss can be minimized by time sharing the outputs with each other.
【００３６】さらに、それらの制御を分散的に行うこと
でＡＴＭスイッチ規模の拡大が容易に行える。Further, by performing the control in a distributed manner, the scale of the ATM switch can be easily increased.
【図１】ＡＴＭスイッチの構成図。FIG. 1 is a configuration diagram of an ATM switch.
【図２】本発明第一実施例のセルバッファおよび多重制
御回路を示す図。FIG. 2 is a diagram showing a cell buffer and a multiplex control circuit according to the first embodiment of the present invention.
【図３】本発明第二実施例のセルバッファおよびカウン
タおよび多重制御回路を示す図。FIG. 3 is a diagram showing a cell buffer, a counter, and a multiplex control circuit according to a second embodiment of the present invention.
【図４】本発明第三実施例のセルバッファおよびタイム
スタンプカウンタおよび多重制御回路を示す図。FIG. 4 is a diagram showing a cell buffer, a time stamp counter, and a multiplex control circuit according to a third embodiment of the present invention.
【図５】本発明第三実施例の出力状況を示す図。FIG. 5 is a diagram showing an output state of a third embodiment of the present invention.
【図６】従来例の構成図。FIG. 6 is a configuration diagram of a conventional example.
【図７】従来例のセルバッファと多重制御回路とを示す
図。FIG. 7 is a diagram showing a conventional cell buffer and a multiplex control circuit.
【図８】その他の従来例の構成図。FIG. 8 is a configuration diagram of another conventional example.
【図９】その他の従来例の多重制御回路を示す図。FIG. 9 is a diagram showing another conventional multiplex control circuit.
【図１０】従来例の出力状況を示す図。FIG. 10 is a diagram showing an output state of a conventional example.
１１１〜１ｎｎ セルバッファ ２１１〜２１ｎ 入回線 ２２１〜２２ｎ 出回線 ３１１〜３ｎｎ、６１１〜６ｎｎ、７１〜７ｎ 多重制
御回路 ４１〜４ｎ、８１１〜８ｎｎ 内部配線 ５１ セル送出権 ６１１1 〜６ｎｎ1 カウンタ ６１１2 〜６ｎｎ2 タイムスタンプカウンタ ９１１〜９ｎｎ アドレスフィルタ111 to 1nn Cell buffer 211 to 21n Incoming line 221 to 22n Outgoing line 311 to nn, 611 to 6nn, 71 to 7n Multiplex control circuit 41 to 4n, 811 to 8nn Internal wiring 51 Cell transmission right 611 1 to 6nn 1 counter 611 2 ~ 6nn 2 time stamp counter 911-9nn Address filter
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−206257（ＪＰ，Ａ) 特開 平２−296433（ＪＰ，Ａ) 特開 平４−309039（ＪＰ，Ａ) 特表 平３−504304（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56 H04J 3/00 H04Q 3/52 101 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-2-206257 (JP, A) JP-A-2-296433 (JP, A) JP-A-4-309039 (JP, A) 504304 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H04L 12/28 H04L 12/56 H04J 3/00 H04Q 3/52 101
Claims (2)
送出される複数の出回線と、この入回線および出回線の
交点毎に設けられこの交点を通過するために待機するセ
ルを一時蓄積するセルバッファと、このセルバッファの
前記出回線へのセル読出を制御する多重制御回路とを備
えたＡＴＭスイッチにおいて、前記セルバッファに蓄積されるセルにはそのセルの到着
時刻情報を付与する手段が設けられ、 この到着時刻情報とセル送出権の到来時刻との差分を演
算する手段を備え、 前記多重制御回路は、 各セルバッファのセル送出機会毎
に前記差分の値にしたがってセル読出量を制御する手段
を含むことを特徴とするＡＴＭスイッチ。Claims 1. A plurality of incoming lines from which a cell arrives, and the cell
The outgoing lines to be sent and the incoming and outgoing lines
A section is provided for each intersection and waits for passing through this intersection.
Cell buffer for temporarily storing files, and the cell buffer
A multiplex control circuit for controlling cell reading to the outgoing line.
In the ATM switch obtained,The cell stored in the cell buffer arrives at the cell.
Means for providing time information is provided; The difference between the arrival time information and the arrival time of the cell transmission right is displayed.
Means for calculating The multiplex control circuit, For each cell buffer transmission opportunity
ToTo the value of the differenceThereforeCell read amountMeans to control
An ATM switch, comprising:
送出される複数の出回線と、この入回線および出回線の
交点毎に設けられこの交点を通過するために待機するセ
ルを一時蓄積するセルバッファと、このセルバッファの
前記出回線へのセル読出を制御する多重制御回路とを備
えたＡＴＭスイッチにおいて、 前記セルバッファに蓄積されるセルにはそのセルの到着
時刻情報を付与する手段が設けられ、 この到着時刻情報とセル送出権の到来時刻との差分を演
算する手段を備え、 前記多重制御回路は、各セルバッファのセル送出機会毎
にセルの到着時刻情報およびセル送出権の到来間隔にし
たがってセル読出量を制御する手段を含む ことを特徴と
する ＡＴＭスイッチ。(2)Multiple incoming lines with cells arriving and cells
The outgoing lines to be sent and the incoming and outgoing lines
A section is provided for each intersection and waits for passing through this intersection.
Cell buffer for temporarily storing files, and the cell buffer
A multiplex control circuit for controlling cell reading to the outgoing line.
In the ATM switch obtained, The cell stored in the cell buffer arrives at the cell.
Means for providing time information is provided; The difference between the arrival time information and the arrival time of the cell transmission right is displayed.
Means for calculating The multiplex control circuit is provided for each cell transmission opportunity of each cell buffer.
Cell arrival time information and cell transmission right arrival interval
Including means for controlling cell readout It is characterized by
Do ATM switch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP534393A JP3074991B2 (en) | 1993-01-14 | 1993-01-14 | ATM switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP534393A JP3074991B2 (en) | 1993-01-14 | 1993-01-14 | ATM switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216929A JPH06216929A (en) | 1994-08-05 |
| JP3074991B2 true JP3074991B2 (en) | 2000-08-07 |
Family
ID=11608575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP534393A Expired - Fee Related JP3074991B2 (en) | 1993-01-14 | 1993-01-14 | ATM switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074991B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08307420A (en) * | 1995-03-03 | 1996-11-22 | Fujitsu Ltd | Congestion control system for cell exchange |
| JP2964968B2 (en) * | 1996-12-06 | 1999-10-18 | 日本電気株式会社 | Shaping processing apparatus and shaping processing method |
| JP3246457B2 (en) | 1998-11-13 | 2002-01-15 | 日本電気株式会社 | Priority reservation scheduling method and method |
-
1993
- 1993-01-14 JP JP534393A patent/JP3074991B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06216929A (en) | 1994-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0299473B1 (en) | Switching system and method of construction thereof | |
| CA1278848C (en) | N-by-n "knockout" switch for a high-performance packet switching system | |
| KR100326789B1 (en) | Dynamic queue length thresholds in a shared memory atm switch | |
| CA2015514C (en) | Packet switching system having bus matrix switch | |
| JP2882384B2 (en) | Traffic shaping device | |
| US20050152352A1 (en) | Scalable crossbar matrix switching apparatus and distributed scheduling method thereof | |
| EP0195589A2 (en) | Switching system for transmission of data | |
| JPH08288953A (en) | Atm switch | |
| US5117417A (en) | Circuit for checking the defined transmission bit rates | |
| JPH07154424A (en) | Method for temporarily storing data packet and its device and exchange having it | |
| EP0612171B1 (en) | Data queueing apparatus and ATM cell switch based on shifting and searching | |
| US5285444A (en) | Multi-stage link switch | |
| US6046982A (en) | Method and apparatus for reducing data loss in data transfer devices | |
| JP3074991B2 (en) | ATM switch | |
| EP0870415B1 (en) | Switching apparatus | |
| JP3204996B2 (en) | Asynchronous time division multiplex transmission device and switch element | |
| JP3093160B2 (en) | Apparatus and method for multiplexing cells in asynchronous transfer mode | |
| CA1335609C (en) | Communication switching element | |
| US5724353A (en) | Self-routing switch method and circuit for an ATM switch | |
| JP2001111608A (en) | Packet rearrangement device, its communication network and communication control system | |
| US5247514A (en) | Multiple channel transit call control apparatus | |
| JPS6386938A (en) | Exchanger | |
| JPH0746252A (en) | Atm switch | |
| JP2899609B2 (en) | Cell sending device | |
| JP2683283B2 (en) | Buffer memory load management method in ATM switching communication path |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |