KR101313391B1 - 적층형 패키징 - Google Patents

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KR101313391B1
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벨가셈 하바
크레이그 에스 미첼
마수드 베로즈
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테세라, 인코포레이티드
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Abstract

복수 개의 미소 전자 조립체(60)는 상부 유전체 기판(40)과, 하부 유전체 기판(20)과, 이들 기판 사이에 배치되는 미소 전자 요소(36)를 포함하는 인프로세스 유닛을 절단함으로써 제조된다. 다른 실시예에 있어서, 리드 프레임(452)이 기판(440)에 결합되어 리드가 이 기판으로부터 돌출된다. 리드 프레임(452)은 하나 이상의 미소 전자 요소(436, 404, 406)가 기판들 사이에 배치된 상태로 다른 기판에 결합된다.

Description

적층형 패키징{STACKED PACKAGING IMPROVEMENTS}
본 발명은 2004년 11월 3일자로 출원되었고 개시 내용이 본 명세서에 참조로서 합체되는 미국 특허 출원 제60/624,667호의 출원일을 우선권 주장한다.
반도체 칩 등의 미소 전자 요소(microelectronic elements)는 통상 반도체 칩이나 그 외의 미소 전자 요소에 대해 물리적 및 화학적 보호를 제공하는 패키지 형태로 제공된다. 그러한 패키지는 통상 유전체 재료로 형성되고 상부에 전기 전도성 단자가 있는 소형 회로 패널 등의 패키지 기판을 포함한다. 반도체 칩은 패널 상에 실장되어 패키지 기판의 단자에 전기적으로 접속된다. 칩과 기판의 일부는 단자를 지지하는 기판의 외표면만이 노출되도록 밀봉재 또는 오버몰딩에 의해 피복되는 것이 일반적이다. 그러한 패키지는 쉽게 출하, 보관 및 취급될 수 있다. 패키지는 표준 실장 기법, 가장 일반적으로 표면 실장 기법을 이용하여 회로 기판 등의 보다 큰 회로 패널에 실장될 수 있다. 당업계에서는 패키징된 칩이 회로 기판 상의 면적을 보다 작게 점유하도록 그러한 패키지의 소형화에 상당한 노력을 기울여 왔다. 예컨대, 칩 스케일 패키지라 칭하는 패키지는 칩 자체의 면적과 동일하거나 칩 자체의 면적보다 약간만 큰 면적을 회로 기판에서 점유한다. 그러나, 칩 스케일 패키지의 경우라도, 여러 개의 패키징된 칩에 의해 점유되는 총면적은 개별 칩의 총면적보다 크거나 동일하다.
복수 개의 칩이 공통의 패키지에서 상하로 실장되는 "적층형" 패키지를 제공하는 것이 제안되었다. 이 공통의 패키지는 단일 칩을 수용한 단일 패키지를 실장하는 데에 통상적으로 요구되는 면적과 동일하거나 약간만 큰 회로 패널 면적 상에 실장될 수 있다. 적층형 패키지 방안은 회로 패널 상의 공간을 보존한다. 서로 기능적으로 관련된 칩들이나 다른 요소들이 공통의 적층형 패키지에 제공될 수 있다. 패키지는 이들 요소들 간의 상호 접속부를 통합할 수 있다. 따라서, 패키지가 실장되는 주 회로 패널은 상호 접속부에 필요한 도체 및 다른 요소를 포함할 필요가 없다. 이는 보다 간단한 회로 패널을 사용할 수 있게 하고, 몇몇의 경우에는 보다 적은 금속 접속층을 갖는 회로 패널을 사용할 수 있게 함으로써, 회로 패널의 비용을 현저하게 저감시킨다. 더욱이, 적층형 패키지 내의 상호 접속부는 흔히 회로 패널 상에 실장되는 개별 패키지 간의 비교되는 상호 접속부에 비해 전기 임피던스가 낮고 신호 전달 지연 시간이 짧도록 이루어질 수 있다. 이는 예컨대 미소 전자 요소들 간의 신호 전달에 있어서 보다 높은 클록 속도를 사용할 수 있게 함으로써, 적층형 패키지 내의 미소 전자 요소들의 동작 속도를 증가시킬 수 있다.
지금까지 제안되었던 적층형 패키지의 한 형태를 "볼 스택"이라고 칭하는 경우가 있다. 볼 스택 패키지는 2개 이상의 개별 유닛을 포함한다. 각 유닛은 개별 패키지의 패키지 기판과 유사한 유닛 기판과, 이 유닛 기판에 실장되어 유닛 기판 상의 단자에 접속되는 하나 이상의 미소 전자 요소를 통합한다. 개별 유닛들은 상하로 적층되고, 각 개별 유닛 기판 상의 단자는 솔더 볼 또는 핀 등의 전기 전도성 요소에 의해 다른 유닛 기판 상의 단자에 접속된다. 바닥 유닛 기판의 단자가 패키지의 단자를 구성하거나, 이와 달리 추가 기판이 패키지의 바닥에 장착되어 여러 유닛 기판들의 단자에 접속되는 단자를 가질 수도 있다. 볼 스택 패키지는, 예컨대 미국 특허 출원 공개 제2003/0107118호 및 제2004/0031972호의 바람직한 특정례에 설명되어 있고, 그 개시 내용은 본 명세서에 참조로서 합체된다.
폴드 스택 패키지(fold stack package)라고도 하는 다른 타입의 스택 패키지에서는, 2개 이상의 칩이나 다른 미소 전자 요소가 단일의 기판에 실장된다. 이 단일의 기판은 기판 상에 실장된 미소 전자 요소들을 서로 접속하도록 기판을 따라 연장되는 전기 도체를 갖는 것이 일반적이다. 상기 기판은 또한 기판 상에 실장된 미소 전자 요소들 중 하나 또는 양자에 접속되는 전기 전도성 단자를 갖는다. 이 기판은 절곡되어 한 부분 상의 미소 전자 요소가 다른 부분 상의 미소 전자 요소 위에 놓이고, 패키지를 회로 패널에 실장하도록 패키지 기판의 단자가 절곡된 패키지의 바닥에서 노출된다. 폴드 패키지의 특정한 변경예에 있어서, 미소 전자 요소들 중 하나 이상은 기판이 그 최종 형태로 절곡된 후에 기판에 부착된다. 폴드 스택의 예는 미국 특허 제6,121,676호, 미국 특허 출원 제10/077,388호, 미국 특허 출원 제10/655,952호, 미국 특허 가출원 제60/403,939호, 미국 특허 가출원 제60/408,664호 및 미국 특허 가출원 제60/408,644호의 바람직한 특정례로 개시되어 있다. 폴드 스택은 다양한 목적에 사용되었지만, 예컨대 콤팩트한 독립형 조립체를 형성하도록 셀룰러폰에 기저대역 신호 처리 칩과 무선 주파수 전력 증폭기("RFPA")를 통합하는 조립체를 형성할 때처럼 서로 통신되어야 하는 칩을 패키징할 때에 특별한 용례를 발견하였다.
당업계에서의 이러한 모든 노력에도 불구하고, 또 다른 개선이 요망된다. 특히, 기판을 실제로 절곡할 필요없이 폴드 스택에서 달성되는 것과 유사한 이점을 제공할 수 있는 패키지를 제공하는 것이 요망된다.
본 발명의 한가지 양태는 복수 개의 미소 전자 조립체의 제조 방법을 제공하는 것이다. 본 발명의 이 양태에 따른 방법은, 복수 개의 미소 전자 요소와, 상기 미소 전자 요소 위에서 연장되는 하나 이상의 상부 유전체 기판과, 상기 미소 전자 요소 아래에서 연장되는 하나 이상의 하부 유전체 기판을 포함하는 인프로세스 유닛(in-process unit)을 제공하는 단계와, 상기 인프로세스 유닛을 개별 유닛을 형성하도록 절단하는 절단 단계를 포함하고, 상기 상부 유전체 기판 및 하부 유전체 기판 중 하나 이상은 복수 개의 영역을 포함하며, 상기 인프로세스 유닛 각각은 상기 상부 유전체 기판 및 하부 유전체 기판 중 하나 이상 각자의 영역과 하나 이상의 미소 전자 요소를 포함한다.
본 발명의 다른 양태는 인프로세스 유닛을 제공하는 것이다. 본 발명의 이 양태에 따른 인프로세스 유닛은 바람직하게는 상부 유전체 기판, 하부 유전체 기판 및 상기 상부 유전체 기판과 하부 유전체 기판 사이에 배치되는 복수 개의 미소 전자 요소를 포함한다. 각 기판은 복수 개의 영역을 포함하며, 상기 상부 유전체 기판의 각 영역은 상기 하나 이상의 미소 전자 요소가 사이에 배치된 상태로 하부 유전체 기판의 대응 영역과 정렬된다. 바람직하게는, 상기 상부 유전체 기판 및 하부 유전체 기판의 영역 각자는 전기 전도성 요소를 가지며, 상기 상부 유전체 기판의 각 영역의 전도성 요소 중 적어도 일부는 하부 유전체 기판의 대응 영역의 전기 전도성 요소에 전기적으로 접속된다.
본 발명의 또 다른 양태는 미소 전자 조립체의 제조 방법을 제공하는 것이다. 본 발명의 이 양태에 따른 방법은, 리드 프레임의 리드가 제1 기판으로부터 돌출하도록 리드 프레임을 제1 기판에 부착하고 하나 이상의 미소 전자 요소가 제1 기판과 제2 기판 사이에 배치되도록 제1 기판을 제2 기판과 조립하는 조립 단계와, 상기 리드를 제2 기판에 접속하는 단계를 포함하는 것이 바람직하다.
도 1은 본 발명의 일실시예에 따른 공정에 이용되는 요소들을 도시하는 개략적인 단면도.
도 2 내지 도 6은 도 1과 유사하지만, 동 공정에 있어서 점진적으로 나중의 단계에서 요소들을 도시하는 단면도.
도 7은 본 발명의 다른 실시예에 따른 공정에 이용되는 요소들의 개략적인 단면도.
도 8은 본 발명의 또 다른 실시예에 따른 공정에 이용되는 요소들의 개략적인 단면도.
도 9는 도 7 및 도 8과 유사하지만, 본 발명의 다른 실시예에 따른 공정에 이용되는 요소들을 도시하는 단면도.
도 10은 공정의 나중 단계에서 도 9에 도시된 요소들을 도시하는 도면.
도 11은 본 발명의 다른 실시예에 따른 공정에 이용되는 기판 및 리드 프레임을 도시하는 개략도.
도 12는 도 11의 기판 및 리드 프레임을 공정의 나중 단계에서 도시하는 도면.
도 13은 도 11 및 도 12에 도시된 요소들을 공정의 더 나중 단계 중에 도시하는 개략적인 단면도.
도 14는 도 11 내지 도 13의 요소들을 이용하여 제조되는 조립체를 도시하는 개략적인 단면도.
본 발명의 일실시예에 따른 조립 방법은 본 명세서에서 편의를 위해 하부 유전체 기판(20)이라고 칭하는 기판을 이용하는데, 하부 유전체 기판은 상부면(22)과 하부면(24)을 획정하는 유전체층(21)을 통합한다. 하부 유전체 기판(20)은 다수의 영역(26)을 갖는 연속적이거나 반연속적인 테이프 또는 시트의 형태인 것이 일반적이다. 후술하는 바와 같이, 각 영역(26)은 공정의 말단에서 개별 패키지의 일부를 구성하고, 각 영역(26)은 후술하는 바와 같이 단일 패키지의 일부를 형성하는 기능부를 포함한다.
유전체층(21)은 단일층이거나, 여러 개의 서브층을 포함하는 라미네이트일 수 있다. 유전체층은 폴리이미드, BT 수지, 에폭시 또는 다른 유전체 폴리머 등의 중합 유전체를 주성분으로 하여 형성되는 것이 바람직하고, 예컨대 유리 섬유와 같은 강화 섬유를 포함할 수도 있다. 유전체층(21)은 가요성 또는 강성을 가질 수 있다. 하부 유전체 기판(20)은 실장 단자(28)와, 유전체층의 하부면(24)에서 노출되는 층간 접속 단자(29)와, 상부면(22)에서 노출되는 전도성 접속 요소(30)를 포함한다. 도시된 특정한 실시예에 있어서, 단자(28, 29)는 접속 요소(30)와 별개인 층에 형성되고, 이들 층은 유전체층(21)에 의해 서로 분리되어 있으며 유전체층을 통해 연장되는 비아(32) 등의 전도성 요소에 의해 서로 전기적으로 접속되어 있다. 그러한 구조를 보통 "2 금속" 구조라고 칭한다. 그러나, 하부 유전체 기판(20)은 단일의 금속층이 전도성 접속 요소(30) 뿐만 아니라 단자(28, 29)를 구성하는 단일의 금속 구조로서 형성될 수 있다. 예컨대, 그러한 층은 유전체층의 하부면(24) 상에 배치될 수 있고, 전도성 접속 요소(30)는 유전체층의 홀(도시 생략)을 통해 상부면(22)에서 노출된다. 유사하게, 그러한 단일의 금속층은 상부면(22)에서 노출될 수 있고, 단자(28, 29)는 유전체층의 홀(도시 생략)을 통해 하부면(24)에서 노출된다. 또 다른 변경예에 있어서, 전도성 실장 요소, 단자 또는 이들 양자를 구성하는 하나 이상의 금속층이 유전체층의 두께 내에 배치되고 적절한 표면에 대해 홀을 통해 노출될 수 있다.
하부 유전체 기판(20)은 상부면으로부터 하부면으로 유전체층을 통해 연장되는 구멍(34)을 갖는다. 구멍(34)은 개별 홀 또는 세장형 슬롯의 형태일 수 있다. 구멍(34)은 층간 접속 단자(29) 근처에 배치된다. 미소 전자 요소(36)는 하부 유전체 기판(20)의 상부면(22) 상에 실장된다. 각 영역(26) 상에는 미소 전자 요소 중 하나 이상이 실장된다. 도시된 특정한 실시예에 있어서, 하부 유전체 기판의 각 영역(26)은 하나의 미소 전자 요소를 지지한다. 도시된 미소 전자 요소는 페이스 다운 배향으로 실장되는 반도체 칩이고, 칩의 접점(도시 생략)은, 예컨대 솔더 등의 접착재를 이용하여 전도성 실장 요소에 접점을 접합시킴으로써 기판의 전도성 접속 요소(30)에 접속된다. 그러나, 다른 기법을 채용할 수 있다. 예컨대, 각 미소 전자 요소(36)는 패키지 기판(도시 생략)을 그 상부의 단자와 통합하는 패키징된 미소 전자 요소일 수 있고, 단자는 하부 유전체 기판 상의 전도성 접속 요소(30)에 접속된다. 또 다른 변경예에 있어서, 이방성의 전도성 접착제 등의 기법을 채용할 수 있다. 오버몰딩(38)은 각 미소 전자 요소(36)의 노출된 표면을 피복한다. 다른 실시예에 있어서, 오버몰딩(38)은 생략된다. 하부 유전체 기판의 각 영역(26) 내의 미소 전자 요소(36)는 그 영역의 전도성 접속 요소(30)를 통해 동 영역의 실장 단자(28)의 적어도 일부에, 동 영역의 층간 접속 단자(29)의 적어도 일부에 또는 양자에 전기적으로 접속된다. 미소 전자 요소(36)는 본 명세서에서 설명되는 조립 공정의 일부로서 또는 하부 유전체 기판(20)을 제조하는 데에 사용되는 별개의 작업시에 종래의 기법을 이용하여 하부 유전체 기판 상에 실장될 수도 있다.
본 발명의 이 실시예에 따른 공정은 또한 하부 유전체층과 관련하여 전술한 것과 동일한 재료로 형성될 수 있고 상부면(42)과 하부면(44)을 획정하는 유전체층(41)을 포함하는 상부 유전체 기판(40)을 이용한다. 상부 유전체 기판은 하부면(44)에서 노출되는 층간 접속 단자(49)와, 상부면에서 노출되는 전도성 실장 단자(50)를 갖는다. 여기서, 이들 기능부는 2층 구조로서 도시되어 있지만, 유전체층 내의 홀을 통해 표면 중 한쪽 또는 양쪽에 노출된 기능부를 갖는 단일층 또는 다층으로부터 형성될 수 있다. 상부 유전체 기판(40)은 또한 복수 개의 영역(46)을 갖고, 각 영역은 한 세트의 층간 접속 단자(49) 및 한 세트의 실장 단자(50)를 포함하며, 적어도 일부의 실장 단자(50)는 동 영역의 적어도 일부의 층간 접속 단자(49)에 전기적으로 접속된다.
조립 공정에 있어서, 상부에 미소 전자 요소(36)를 갖는 하부 유전체 기판(20)은 상부 유전체 기판(40)과 단일화되어, 상부 유전체 기판(40)의 하부면(44)은 미소 전자 요소(36) 상에 안착되어 하부 유전체 기판을 향하게 된다. 따라서, 미소 전자 요소(36)는 기판들 사이에 위치된다. 하부 유전체 기판으로부터 멀리 떨어져 있는 미소 전자 요소(36)의 표면[이 표면은 각 미소 전자 요소를 둘러싸는 밀봉재(38)에 의해 형성되는 표면일 수 있음]에서 상부 유전체 기판의 하부면(44)에는 접착제(52)가 도포될 수 있다. 기판들을 서로 조립하는 공정은 양 기판이 복수의 영역(26, 46)을 통합한 대형 기판의 형태로 유지되는 동안 수행되는 것이 가장 바람직하다. 예컨대, 기판이 세장형 테이프 또는 스트립의 형태인 경우, 기판은 한쌍의 닙 롤러 또는 프레스를 통해 전진될 수 있어, 상부 유전체 기판은 하부 유전체 기판 상의 미소 전자 요소(36)의 표면과 맞물리게 된다. 별법으로서, 양 기판이 대형 시트, 예컨대 원형 또는 정방형의 대형 시트 형태인 경우, 조립 공정은 기판을 서로 조립하도록 하나의 시트를 다른 시트 위에 놓음으로써 간단하게 수행될 수 있다. 기판들은 상부 유전체 기판(20)의 각 영역(46)을 하부 유전체 기판(20)의 대응 영역(26)과 정렬되도록 서로 조립된다.
기판들을 서로 조립한 후에, 하부 유전체 기판의 각 영역에 있는 층간 접속 단자(29)는 상부 유전체 기판의 대응 영역의 층간 접속 단자(49)에 접속된다. 이 접속은 층간 접속 단자들 사이에 와이어 본드(53)를 부착함으로써 이루어진다. 와이어 본드는 하부 유전체 기판 내의 구멍(34)을 통해 연장된다. 와이어 본딩 후에, 적어도 일부의 하부 실장 단자(28), 또는 각 하부 영역과 관련된 칩(36) 상의 적어도 일부 접점은 와이어 본드 및 층간 접속 단자를 통해 상부 유전체 기판의 대응 영역 상의 적어도 일부의 실장 단자(50)에 접속된다.
와이어 본드의 부착에 이어서, 하부 유전체 기판(20)과 상부 유전체 기판(40) 사이에는 밀봉재(54)가 주입된다(도 4). 밀봉재는 구조의 재료들과 친화성을 갖는 임의의 유동성 밀봉재일 수 있다. 밀봉재(54)는 경화되지 않은 상태에서는 점도가 비교적 낮은 액체이고 고체 또는 반고체 상태로 경화될 수 있는 경화성 재료인 것이 가장 바람직하다. 그러한 재료의 예로는 에폭시, 실리콘 및 미소 전자 패키지에서 밀봉재로서 보통 채용되는 그 외의 재료를 포함한다. 이들 재료는 통상 가열에 의해 촉진되는 화학적 반응에 의해 경화된다. 가열시 액화되고 냉각에 의해 고체 상태로 경화되는 열가소성 수지 등의 다른 밀봉재를 이용할 수 있다. 밀봉재는 임의의 적절한 공정에 의해 기판들 사이에 주입될 수 있다. 밀봉재의 주입 중에, 일부 밀봉재는 하부 유전체 기판 내의 구멍(34; 도 3)을 통해 탈출할 수 있다. 기판들은 밀봉재의 주입 중에 몰드 또는 다른 치구(治具)의 요소들 사이에서 구속될 수 있고, 이들 요소는 상부 유전체 기판 내의 개구(34)를 밀봉할 수 있다. 대안적으로 또는 추가적으로, 하부 유전체 기판 내의 구멍(34)은 와이어 본딩 후에 구멍 위에 부착되는 솔더 마스크 등의 유전체 필름에 의해 덮일 수도 있다. 공동으로 양도되고 개시 내용이 본 명세서에 참조로서 합체되는 미국 특허 제6,329,224호 및 제5,766,987호에 교시된 기법을 이 단계에서 채용할 수 있다. 밀봉재 주입 단계는 또한 기판(40, 20)이 그 원래 형태로 유지되는 동안 수행되는 것이 바람직한데, 각 기판의 여러 영역들은 이 단계에서 서로 연결된 상태로 유지된다. 밀봉재는 와이어 본드(53; 도 3)를 둘러싸고 미소 전자 요소 자체가 점유하는 공간 이외에 상부 유전체 기판 및 하부 유전체 기판 사이의 공간을 실질적으로 또는 완벽하게 충전하는 것이 바람직하다.
밀봉재의 주입 및 경화 후에, 하나 이상의 추가 미소 전자 요소(56)가 상부 유전체 기판(40)의 노출된 상부면(42) 상에 실장되고, 상부 유전체 기판의 실장 단자(50)에 전기적으로 접속된다. 여기서, 미소 전자 요소(56)는 상부 유전체 기판의 여러 영역(46)에 실장된다. 솔더 볼 등의 전기적으로 전도성인 접착재가 하부 유전체 기판의 실장 단자(28)에 부착될 수 있다. 추가 미소 전자 요소(56)는 "베어(bare)" 또는 패키징되지 않은 반도체 칩 또는 다른 미소 전자 요소이거나, 패키징된 반도체 칩 등의 패키징된 미소 전자 요소일 수 있다. 도시된 실시예에 있어서, 각 추가 미소 전자 요소는 미소 전자 요소를 상부 유전체 기판의 실장 단자(50)에 직접 부착시킴으로써 실장된다. 그러나, 다른 실장 및 접속 기법을 이용할 수 있다. 예컨대, 변경예에 있어서, 추가 미소 전자 요소(56)는 상부 유전체 기판에서 "페이스 업(face-up)" 배치 상태로 실장되고 와이어 본드에 의해 실장 단자(50)에 접속될 수 있다. 또한, 밀봉재나 다른 커버가 추가 미소 전자 요소 위에 피복될 수도 있다.
추가 미소 전자 요소(56)와 전도성 접착재(58)를 실장한 후에, 상부 유전체 기판과 하부 유전체 기판은 개별 유닛(60; 도 6)을 형성하도록 절단된다. 그러한 각 유닛은 하부 유전체 기판 상의 미소 전자 요소(36) 및 상부 유전체 기판 상의 추가 미소 전자 요소(56)와 함께 하부 유전체 기판의 하나의 영역(26) 및 상부 유전체 기판의 대응 영역(46)을 포함한다. 그러한 각 유닛은 독립형의 적층형 패키지이다. 각 유닛(60)은 하나 이상의 추가 미소 전자 요소(56)가 하나 이상의 미소 전자 요소(36)에 접속되어 있는 완벽한 적층형 패키지를 형성한다. 그러한 패키지는 종래의 단일 미소 전자 요소 패키지와 실질적으로 동일한 방식으로 회로 기판이나 그외에 보다 큰 기판 상에 실장될 수 있다.
전술한 공정의 변경예에 있어서, 추가 미소 전자 요소(56), 접속용 접착재(58) 또는 양자는 절단 후에 기판에 실장될 수 있다. 접착재(58)의 유무에 상관없이 절단되지 않은 상태의 또는 별개의 절단된 유닛으로서의 조립된 기판 또는 미소 전자 요소(36)는 반완성된 상품으로서 취급, 출하 및 입하된다. 그러한 장치는, 예컨대 동일한 미소 전자 요소(36)가 다수의 패키지에 통합되지만, 상이한 추가 미소 전자 요소(56)가 패키지들 중 다른 패키지에 사용되는 경우에 이용될 수 있다.
또 다른 변경예에 있어서, 밀봉재(54)를 생략할 수도 있다. 이 변경예에 있어서, 기판들 사이에 배치된 미소 전자 요소(36)는 구조적 지지체를 제공한다. 미소 전자 요소(36) 또는 와이어 본드(53)가 점유하지 않는 지점에서 유전체 요소들 사이에서 연장되는 스페이서를 제공함으로써 추가의 구조적 지지체가 기판들 사이에 제공될 수 있다.
본 발명의 추가 실시예에 따른 공정은 도 1 내지 도 6을 참조하여 전술한 것과 유사한 하부 유전체 기판(120) 및 상부 유전체 기판(140)을 이용한다. 그러나, 하부 유전체 기판(120) 상에 실장된 미소 전자 요소(136)는 오버몰딩 없이 "페이스 업" 배치 상태로 실장된다. 미소 전자 요소(136) 상의 접점은 상부 유전체 기판(140)의 조립 전에 와이어 본드(102)에 의해 하부 유전체 기판(120)의 상부면 상의 전도성 실장 요소(130)에 전기적으로 접속된다. 미소 전자 요소(136)의 상향면 또는 상부 유전체 기판(140)의 하부면 상에는 상부 유전체 기판을 와이어 본드(102) 위에 유지하도록 스페이서(104)가 마련된다. 스페이서(104)는 유전체 재료로 형성되는 것이 바람직하고, 접착제층을 포함하거나 접착제층으로 이루어질 수도 있다. 여기서, 하부 유전체 기판의 층간 접속 단자(129)는 와이어 본드(152)에 의해 상부 유전체 기판의 층간 접속 패드(149)에 접속된다. 와이어 본딩 후에, 도 7에 도시된 조립체는 도 4 내지 도 6을 참조하여 전술한 것과 동일한 방식으로 처리 및 취급될 수 있다.
본 발명의 또 다른 실시예에 따른 공정은 전술한 것과 유사한 하부 유전체 기판(220) 및 상부 유전체 기판(240)을 이용한다. 미소 전자 요소(236)는 하부 유전체 기판(220)의 상부면(222) 상에 실장된다. 이들 미소 전자 요소는 각 미소 전자 요소 둘레에서 오버몰딩(238)에 의해 피복된다. 여기서, 미소 전자 요소(236)는 패키징되거나 패키징되지 않은 요소일 수 있다. 그러나, 도 8의 실시예에 있어서, 하부 유전체 기판의 층간 접속 단자(229)는 기판의 상부면에서 노출되는 반면에, 상부 유전체 기판의 층간 접속 요소(249)는 상부 유전체 기판의 하부면(244)에서 노출된다. 이들 기판은 전술한 것과 유사한 방식으로 조립된다. 그러나, 기판들 사이에서 하부 유전체 기판의 층간 접속 단자(229) 또는 상부 유전체 기판의 층간 접속 단자(249) 상에 솔더 볼 등의 전기 전도성 간격 요소가 위치된다. 기판이 서로 조립된 경우에, 전기 전도성 간격 요소는 대향 기판 상의 층간 접속 단자와 맞물려 그 단자에 부착된다. 따라서, 전기 전도성 간격 요소(202)는 기판들 사이에 전기 접속을 제공하는 동시에 기판들 사이에 물리적인 간격을 제공한다. 추가 미소 전자 요소(256)는 조립 전후에 상부 유전체 기판 상에 실장될 수 있다. 전술한 다른 실시예에서와 같이, 조립 단계는 단일 작업으로 상부 유전체 기판의 다수의 영역을 하부 유전체 기판의 다수의 영역과 상호 접속시키는 데에 적절하다. 전술한 실시예에서와 같이, 상호 접속된 기판들은 개별 유닛을 형성하도록 절단될 수 있다. 기판들 사이에서는 전술한 방식으로, 바람직하게는 기판을 절단하기 전에 밀봉재(도시 생략)가 선택적으로 주입될 수도 있다. 추가 변경예(도 9)에 있어서, 하부 유전체 기판(320) 상의 미소 전자 요소(336)는 밀봉되지 않은 "베어" 반도체 칩이다. 이들 칩은 도 7을 참조하여 전술한 와이어 본드와 유사한 와이어 본드(302)를 사용하여 하부 유전체 기판의 전도성 실장 구성요소(330)에 와이어 본딩된다. 상부 유전체 기판(340)은 하부 유전체 기판에 조립되고, 도 8을 참조하여 전술한 것과 유사한 전도성 요소(304)에 의해 하부 유전체 기판에 접속된다. 개별 유닛을 형성하도록 기판을 절단하기 전에 기판들 사이에 밀봉재(354; 도 10)가 주입되는 것이 바람직하다. 다양한 실시예에서 솔더 볼 이외의 전도성 요소를 채용할 수도 있다. 예컨대, PCT 공개 국제 특허 출원 제WO 2004/077525호(그 개시 내용은 본 명세서에 참조로서 합체됨)에 개시된 바와 같이, 스택 패키지에서 유닛 상호간의 접속부로서 세장형 범프 또는 핀 형태인 금속제의 전도성 요소를 사용할 수 있다. 2004년 6월 25일자로 출원되고 개시 내용이 또한 본 명세서에 참조로서 합체되는 미국 특허 가출원 제60/583,066호에 기재된 바와 같이, 공동 계류 중이고 공동으로 양도되었으며 모두 2003년 12월 30일자로 출원되었고 개시 내용이 모두 본 명세서에 참조로서 합체되는 미국 특허 가출원 제60/533,210호, 제60/533,393호 및 제60/533,437호에 개시된 타입의 핀을 스택 패키지에서 유닛 상호간 접속부로서 이용할 수 있다. 이들 및 다른 타입의 핀을 전술한 조립체에 이용할 수 있다. 이들 핀은 대향 기판 상의 층간 접속 단자와 맞물리도록 조립 전에 기판들 중 한쪽 또는 양쪽에 마련될 수도 있다.
본 발명의 또 다른 실시예에 따른 공정은 유전체층(421)을 테이프의 하부면 상의 단일층의 금속 기능부에 의해 획정되는 상부 실장 단자(450) 및 층간 접속 단자(449)와 통합한 단일 금속 테이프 형태의 상부 유전체 기판(440)을 이용하고, 상부 실장 단자(450)는 상부 유전체 기판의 상부면(422)에 대해 유전체층 내의 홀(451)을 통해 노출된다. 도 12에 도시된 바와 같이, 다수의 리드(452)를 포함하는 리드 프레임은 각 리드(452)가 층간 접속 단자(449) 중 하나로부터 연장되도록 상부 유전체 기판(440)에 부착된다. 도면에는 오직 2개의 리드(452)만을 도시하였지만, 리드 프레임은 다수 리드를 포함하고, 또한 서로에 대해 리드를 적소에 유지하는 버스 바아 또는 다른 유지 요소를 포함할 수도 있다. 버스 바아 또는 다른 유지 요소는 상부 유전체 기판과 리드 프레임의 조립 후에 제거될 수 있다. 공동 계류 중이고 공동으로 양도되었으며 2003년 12월 24일자로 출원되었고 개시 내용이 본 명세서에 참조로서 합체되는 미국 특허 출원 제10/746,810호에 교시된 타입의 리드 프레임을 이용할 수도 있다. 리드 프레임은 솔더 본딩, 확산 본딩, 열압착 본딩 등과 같은 공정들에 의해 상부 유전체 기판의 층간 접속 단자에 부착될 수 있다. 별법으로서, 층간 접속 단자(449)는 테이프 자동 본딩(TAB; tape-automated bonding) 리드의 형태로 제조되고, 이들 리드는 TAB 리드를 반도체 칩 등의 요소에 부착하는 데에 보통 사용되는 것과 유사한 공정을 이용하여 리드 프레임에 부착될 수 있다. 도 12에 도시된 바와 같이, 리드 프레임의 리드(452)는 상부 유전체 기판(440)으로부터 하방으로 돌출된다. 공정은 또한 하부면이 노출되는 하부 실장 단자(428)와, 상부면이 노출되는 전기 접속부(430)와, 상부면(422)이 노출되는 층간 접속 단자(429)를 갖는 하부 유전체 기판(420)을 이용한다. 여기서, 도 13에 도시된 특정례에 있어서, 하부 유전체 기판은 "2 금속" 구조로서 도시되어 있지만, 하부 유전체 기판의 유전체 요소(421) 내의 홀을 통해 노출되는 여러 기능부를 갖는 단일의 금속 구조일 수 있다. 반도체 칩 또는 다른 미소 전자 요소(436)가 하부 유전체 기판(420)에 실장된다. 도시된 실시예에 있어서, 반도체 칩(436)은 페이스 업 배치 상태로 실장되어 와이어 본드(402)에 의해 층간 접속 단자(430)에 접속된다. 그러나, 칩(436)은 또한 페이스 다운 배치 상태로 실장될 수도 있다. 추가 변경예에 있어서, 칩(436)은 패키징된 칩 또는 다른 패키징된 미소 전자 요소일 수 있다. 도 13에 도시된 특정례에 있어서, 칩(436)은 스페이서(404)에 의해 하부 유전체 기판의 유전체 요소(421) 위에 지지된다. 추가 변경예에 있어서, 스페이서(404)는 페이스 업 또는 페이스 다운 배치 상태로 실장될 수 있는 추가 반도체 칩이나 다른 미소 전자 요소로 대체될 수 있다. 바람직하게는 유전체 재료로 형성되는 스페이서(406)는 하부 유전체 기판(420)으로부터 멀리 떨어진 미소 전자 요소(436)의 표면 상에 배치된다.
상부 유전체 기판(440)과 리드 프레임의 리드(452)를 포함하는 서브 조립체는 이 서브 조립체를 하부 유전체 기판을 향하게 하고 전술한 기법들 중 어느 하나를 이용하여 상부 유전체 기판(441)으로부터 멀리 떨어진 리드(452)의 하단부를 하부 유전체 기판의 층간 접속 단자(429)에 부착함으로써 하부 유전체 기판에 실장된다. 상부 유전체 기판과 하부 유전체 기판의 조립 후에, 하부 유전체 기판(420)과, 상부 유전체 기판(440)과, 미소 전자 요소(436)와, 상부 유전체 기판과 하부 유전체 기판을 접속하는 리드(452)를 포함하는 결과적인 유닛은, 예컨대 유동성 밀봉재를 미소 전자 요소(436) 둘레에 그리고 하부 유전체 기판(420)과 상부 유전체 기판(440) 사이에 도입함으로써 밀봉된다. 밀봉 공정은 상부 실장 단자(450)와 하부 실장 단자(428)가 노출되어 밀봉재(454)에 의해 피복되지 않게 하도록 수행된다. 도 11 내지 도 14를 참조하여 전술한 모든 단계는 개별적인 상부 유전체 기판 및 하부 유전체 기판 및/또는 개별적인 리드 프레임을 이용하여 수행되거나, 상부 유전체 기판, 하부 유전체 기판, 리드 프레임 또는 이들의 임의의 조합이 다수의 기판들 및/또는 다수의 리드 프레임을 통합한 테이프 또는 스트립 등의 대형 조립체 형태로 있는 동안에 수행될 수도 있다. 이 경우에, 대형 요소는 전술한 바와 같이 개별 유닛을 형성하도록 절단되고, 각 유닛은 하부 유전체 기판, 상부 유전체 기판 및 하나 이상의 미소 전자 요소(436)를 포함한다. 여기서, 대형 유닛은 절단 전에 상품으로서 취급, 출하 및 입하될 수 있다. 또한, 개별 유닛이 그 자체로서 취급될 수도 있다. 여기서, 패키징되거나 패키징되지 않은 추가 미소 전자 요소(456)는, 예컨대 도 14에 도시된 바와 같이 솔더 본딩에 의해 또는 와이어 본딩에 의해 상부 실장 단자에 실장될 수 있다. 하부 실장 단자(428)에는 솔더 볼(408) 등의 전기 전도성 접합재가 제공될 수 있어 완성된 조립체를 회로 패널에 실장하는 데에 이용될 수 있다.
전술한 각 실시예에 있어서, 상부 유전체 기판과 하부 유전체 기판의 역할을 반대로 할 수도 있다. 예컨대, 도 14에 도시된 조립체의 상부 실장 단자(450)는 조립체를 회로 패널에 실장하는 데에 이용될 수 있는 반면에, 하부 실장 단자(428)는 추가 미소 전자 요소를 조립체에 실장하는 데에 이용될 수도 있다. 또한, 리드 프레임의 리드(452)는 상부 유전체 기판이 아니라 하부 유전체 기판에 조립될 수도 있다. 또 다른 실시예에 있어서, 전체 상부 유전체 기판은 오직 리드 프레임의 요소만으로 이루어질 수도 있다. 여러 리드를 상호 접속시키고 자체 지지형 리드 프레임을 형성하는 역할을 하는 버스 바아 또는 리드 프레임의 다른 부품은 밀봉 후에 제거될 수 있다. 반대로, 하부 유전체 기판(420)은 리드 프레임의 요소에 의해 대체될 수도 있다. 한가지 변경예에 있어서, 상부 유전체 기판으로부터 멀리 떨어진 리드 프레임의 단부는 이들 단부가 조립체의 하부 실장 단자로서 기능하도록 노출된다.
이 개시물에 사용된 바와 같이, "상부", "하부", "상향" 및 "하향" 등의 용어들과, 방향을 지시하는 유사한 용어들은 중력 기준 프레임이 아니라 구성요소 자체의 기준 프레임을 참조한다. 도면에 도시된 방향에서 중력 기준 프레임으로 배향된 부품들의 경우, 중력 기준 프레임에서 도면의 상단이 상부가 되고 도면의 바닥이 하부가 되며, 실지로 상부 유전체 기판은 중력 기준 프레임에서 하부 유전체 기판 위에 있다. 그러나, 부품들을 뒤집을 때에, 도면의 상단이 중력 기준 프레임에서 하방을 향하는 경우, 상부 유전체 기판은 중력 기준 프레임에서 하부 유전체 기판 아래에 있게 된다.
전술한 바람직한 실시예의 설명은 본 발명의 제한하기 보다는 예시하기 위한 것이다.
전술한 변경예와 그 외의 변경예 및 특징들의 조합을 청구범위에 의해 한정된 본 발명으로부터 벗어남이 없이 활용할 수 있기 때문에, 전술한 바람직한 실시예의 설명은 청구범위에서 한정된 본 발명의 제한이 아니라 예시로서 받아들여야 한다.

Claims (34)

  1. 복수 개의 유닛의 제조 방법으로서,
    (a) 복수 개의 미소 전자 요소로서, 각각의 미소 전자 요소는 반도체 칩을 포함하는 것인 복수 개의 미소 전자 요소와, 상기 미소 전자 요소 위에서 연장되는 하나 이상의 상부 유전체 기판과, 상기 미소 전자 요소 아래에서 연장되는 하나 이상의 하부 유전체 기판을 포함하는 인프로세스 유닛(in-process unit)을 제공하는 단계와,
    (b) 상기 인프로세스 유닛을 개별 유닛을 형성하도록 절단하는 절단 단계
    를 포함하고, 상기 상부 유전체 기판 및 상기 하부 유전체 기판 중 적어도 하나는 복수 개의 영역을 포함하며, 상기 상부 유전체 기판 및 상기 하부 유전체 기판 중 적어도 다른 하나는 1개 또는 복수 개의 영역을 포함하고, 상기 상부 유전체 기판 및 상기 하부 유전체 기판의 각 영역은 상부에 전기 전도성 요소를 가지며, 상기 인프로세스 유닛은 와이어 본드를 포함하고, 와이어 본드는 상기 상부 유전체 기판의 각 영역의 전도성 요소에 결합되는 제1 단부와, 상기 상부 유전체 기판의 각 영역에 대응하는 상기 하부 유전체 기판의 각 영역의 전도성 요소에 결합되는 제1 단부로부터 떨어져 있는 제2 단부를 가지며, 상기 와이어 본드는 상기 상부 유전체 기판과 상기 하부 유전체 기판의 대응하는 영역을 전기적으로 연결하며, 각각의 상기 와이어 본드는 상기 상부 유전체 기판의 상기 영역의 상기 전도성 요소에 결합되는 제1 단부와 상기 하부 유전체 기판의 상기 영역의 상기 전도성 요소에 결합되는 제2 단부를 구비하고, 상기 유전체 기판들 중 적어도 하나는 구멍을 갖고, 상기 와이어 본드 중 적어도 하나는 상기 구멍을 통해 연장되며,
    각 개별 유닛은 상기 하부 유전체 기판의 대응하는 영역이 전기적으로 접속되는 상기 상부 유전체 기판의 영역과 하나 이상의 미소 전자 요소를 포함하는 것인 복수 개의 유닛의 제조 방법.
  2. 제1항에 있어서, 상기 상부 유전체 기판과 상기 하부 유전체 기판은 모두 복수 개의 영역을 포함하고, 상기 절단 단계는 각 개별 유닛이 상기 상부 유전체 기판의 일부와, 상기 하부 유전체 기판의 일부와, 상기 상부 유전체 기판과 상기 하부 유전체 기판 사이에 배치되는 하나 이상의 미소 전자 요소를 포함하도록 수행되는 것인 복수 개의 유닛의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 절단 단계 전에 상기 상부 유전체 기판과 상기 하부 유전체 기판 사이에 밀봉재를 주입하는 단계를 더 포함하는 복수 개의 유닛의 제조 방법.
  6. 인프로세스 유닛으로서,
    상부 유전체 기판, 하부 유전체 기판 및 상기 상부 유전체 기판과 상기 하부 유전체 기판 사이에 배치되는 복수 개의 미소 전자 요소를 포함하되, 각각의 상기 미소 전자 요소는 반도체 칩을 포함하고, 상기 상부 유전체 기판 및 상기 하부 유전체 기판의 각각은 복수 개의 영역을 포함하며, 상기 상부 유전체 기판의 각 영역은 하나 이상의 상기 미소 전자 요소가 사이에 배치된 상태로 상기 하부 유전체 기판의 대응 영역과 정렬되고, 상기 상부 유전체 기판 및 상기 하부 유전체 기판의 각 영역은 상부에 전기 전도성 요소를 가지며, 인프로세스 유닛은 상기 상부 유전체 기판의 각 영역의 전도성 요소 중 적어도 일부에 결합되는 제1 단부와 상기 하부 유전체 기판의 대응 영역의 전기 전도성 요소에 결합되는 제2 단부를 갖는 와이어 본드를 더 포함하되, 각각의 상기 와이어 본드는 상기 상부 유전체 기판의 상기 영역의 상기 전도성 요소에 결합되는 제1 단부와 상기 하부 유전체 기판의 상기 영역의 상기 전도성 요소에 결합되는 제2 단부를 구비하며, 상기 유전체 기판들 중 적어도 하나는 구멍을 갖고, 상기 와이어 본드 중 적어도 하나는 상기 구멍을 통해 연장되는 것인 인프로세스 유닛.
  7. 제6항에 있어서, 적어도 상기 상부 유전체 기판과 상기 하부 유전체 기판 사이에 배치되는 밀봉재를 더 포함하는 것인 인프로세스 유닛.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 인프로세스 유닛으로서,
    복수 개의 영역을 갖는 하부 유전체 기판과,
    상기 하부 유전체 기판의 각 영역과 각각 정렬되는 복수 개의 상부 유전체 기판과,
    상기 상부 유전체 기판 중 하나와 상기 하부 유전체 기판의 각 영역 사이에 각각 배치되는 복수 개의 미소 전자 요소로서, 각각의 미소 전자 요소는 반도체 칩을 포함하는 것인 복수 개의 미소 전자 요소
    를 포함하고, 상기 하부 유전체 기판의 영역과 상기 상부 유전체 기판 각각은 상부에 전기 전도성 요소를 가지며, 인프로세스 유닛은 각 상기 상부 유전체 기판의 전도성 요소 중 적어도 일부를 상기 하부 유전체 기판의 각 영역의 전기 전도성 요소와 전기적으로 접속시키는 복수 개의 와이어 본드를 더 포함하되, 각각의 상기 와이어 본드는 상기 상부 유전체 기판의 상기 영역의 상기 전도성 요소에 결합되는 제1 단부와 상기 하부 유전체 기판의 상기 영역의 상기 전도성 요소에 결합되는 제2 단부를 구비하며,
    상기 유전체 기판들 중 적어도 하나는 구멍을 갖고, 상기 와이어 본드 중 적어도 하나는 상기 구멍을 통해 연장되는 것인 인프로세스 유닛.
  12. 제11항에 있어서, 적어도 각 상기 상부 유전체 기판과 상기 하부 유전체 기판의 각 영역 사이에 배치되는 밀봉재를 더 포함하는 것인 인프로세스 유닛.
  13. 제12항에 있어서, 상기 밀봉재는 각 상기 상부 유전체 기판과 상기 하부 유전체 기판의 각 영역 사이의 용적을 채우는 것인 인프로세스 유닛.
  14. 인프로세스 유닛으로서,
    복수 개의 영역을 갖는 상부 유전체 기판과,
    상기 상부 유전체 기판의 각 영역과 각각 정렬되는 복수 개의 하부 유전체 기판과,
    상기 하부 유전체 기판 중 하나와 상기 상부 유전체 기판의 각 영역 사이에 각각 배치되는 복수 개의 미소 전자 요소로서, 각각의 미소 전자 요소는 반도체 칩을 포함하는 것인 복수 개의 미소 전자 요소
    를 포함하고, 상기 상부 유전체 기판의 영역과 상기 하부 유전체 기판 각각은 전기 전도성 요소를 가지며, 인프로세스 유닛은 각 상기 하부 유전체 기판의 전도성 요소 중 적어도 일부를 상기 상부 유전체 기판의 각 영역의 전기 전도성 요소와 전기적으로 접속시키는 복수 개의 와이어 본드를 갖되, 각각의 상기 와이어 본드는 상기 상부 유전체 기판의 상기 영역의 상기 전도성 요소에 결합되는 제1 단부와 상기 하부 유전체 기판의 상기 영역의 상기 전도성 요소에 결합되는 제2 단부를 구비하며,
    상기 유전체 기판들 중 적어도 하나는 구멍을 갖고, 상기 와이어 본드 중 적어도 하나는 상기 구멍을 통해 연장되는 것인 인프로세스 유닛.
  15. 제14항에 있어서, 적어도 각 상기 하부 유전체 기판과 상기 상부 유전체 기판의 각 영역 사이에 배치되는 밀봉재를 더 포함하는 것인 인프로세스 유닛.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 유닛으로서,
    제1 전기 전도성 요소를 상부에 갖는 상부 유전체 기판과,
    제2 전기 전도성 요소를 상부에 갖는 하부 유전체 기판과,
    상기 상부 유전체 기판과 상기 하부 유전체 기판 사이에 배치되는 미소 전자 요소로서, 각각의 상기 미소 전자 요소는 반도체 칩을 포함하는 것인 미소 전자 요소와,
    상기 제1 전기 전도성 요소에 결합되는 제1 단부와 상기 제2 전기 전도성 요소에 결합된 제1 단부로부터 떨어져 있는 제2 단부를 갖고 상기 상부 유전체 기판과 상기 하부 유전체 기판을 전기적으로 접속시키는 복수 개의 와이어 본드
    를 포함하되, 각각의 상기 와이어 본드는 상기 상부 유전체 기판의 상기 전도성 요소에 결합되는 제1 단부와 상기 하부 유전체 기판의 상기 전도성 요소에 결합되는 제2 단부를 구비하며,
    상기 유전체 기판들 중 적어도 하나는 구멍을 갖고, 상기 와이어 본드 중 적어도 하나는 상기 구멍을 통해 연장되는 것인 유닛.
  21. 제20항에 있어서, 적어도 상기 상부 유전체 기판과 상기 하부 유전체 기판 사이에 배치되는 밀봉재를 더 포함하는 것인 유닛.
  22. 제21항에 있어서, 상기 밀봉재는 미소 전자 요소 위에 놓이고 상기 상부 유전체 기판과 상기 하부 유전체 기판 사이의 용적을 채우는 것인 유닛.
  23. 제20항에 있어서, 상기 와이어 본드 중 적어도 하나는 유전체 기판들 중 적어도 하나의 주변 에지를 지나서 연장되는 것인 유닛.
  24. 삭제
  25. 제20항에 있어서, 상기 상부 유전체 기판은 미소 전자 요소의 반대측에 있는 상부면과 이 상부면에서 노출되는 상부 단자를 갖고, 상부 단자 중 적어도 하나는 미소 전자 요소의 제1 주면 위에 놓이며, 상기 하부 유전체 기판은 미소 전자 요소의 반대측에 있는 하부면과 이 하부면에서 노출되는 하부 단자를 갖고, 하부 단자 중 적어도 하나는 상기 제1 주면으로부터 떨어져 있는 미소 전자 요소의 제2 주면 위에 놓이며, 적어도 하나의 상부 단자 및 하부 단자는 전기적으로 상호 접속되는 것인 유닛.
  26. 제25항에 있어서, 상기 상부 단자와 하부 단자 중 적어도 일부는 상기 제1 전도성 요소 및 제2 전기 전도성 요소와 전기적으로 접속되는 것인 유닛.
  27. 제25항에 따른 유닛을 포함하는 조립체로서,
    상기 상부면 위에 놓이고 적어도 하나의 상기 상부 단자와 전기적으로 상호 접속되는 적어도 하나의 제2 미소 전자 요소를 더 포함하는 조립체.
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