KR101800440B1 - 다수의 반도체 칩들을 가진 반도체 패키지 및 그 형성 방법 - Google Patents

다수의 반도체 칩들을 가진 반도체 패키지 및 그 형성 방법 Download PDF

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Abstract

기판 상에 제1 반도체 칩이 탑재된다. 상기 제1 반도체 칩을 덮고 제1 내지 제4 측벽들을 갖는 제1 봉지재가 형성된다. 상기 제1 봉지재 상에 다수의 제2 반도체 칩들을 갖는 칩 스택(chip stack)이 탑재된다. 상기 칩 스택은 제2 봉지재로 덮인다. 상기 제2 봉지재는 상기 제1 봉지재의 상기 제1 측벽을 덮고 상기 제3 측벽을 노출한다.

Description

다수의 반도체 칩들을 가진 반도체 패키지 및 그 형성 방법{Semiconductor package having plural semiconductor chips and method of forming the same}
본 발명은 다수의 반도체 칩들을 포함하는 반도체 패키지 및 그 형성 방법에 관한 것이다.
반도체 패키지의 크기를 축소하면서 다수의 반도체 칩들을 탑재하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 크기를 축소하면서 다수의 반도체 칩들을 탑재할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는, 반도체 패키지를 형성하는 공정을 단순화할 수 있고 생산성 및 수율을 증대시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 패키지를 제공한다. 상기 반도체 패키지는 기판 상의 제1 반도체 칩을 포함한다. 상기 제1 반도체 칩을 덮고 제1 내지 제4 측벽들을 갖는 제1 봉지재가 제공된다. 상기 제1 봉지재의 상기 제1 측벽과 상기 제2 측벽이 대향하고, 상기 제3 측벽과 상기 제4 측벽이 대향한다. 상기 제3 측벽은 상기 제1 측벽과 인접한다. 상기 제1 봉지재 상에 다수의 제2 반도체 칩들을 갖는 칩 스택(chip stack)이 탑재된다. 상기 칩 스택은 제2 봉지재로 덮인다. 상기 제2 봉지재는 상기 제1 봉지재의 상기 제1 측벽을 덮고 상기 제3 측벽을 노출한다.
응용 실시 예에서, 상기 기판의 측벽, 상기 제1 봉지재의 상기 제3 측벽, 및 상기 제2 봉지재의 측벽은 수직 정렬될 수 있다.
다른 실시 예에서, 상기 제2 봉지재는 상기 제1 봉지재의 상기 제2 측벽을 덮고, 상기 제4 측벽을 노출할 수 있다.
또 다른 실시 예에서, 상기 기판의 측벽은 상기 제2 봉지재에 의해 노출될 수 있다.
또 다른 실시 예에서, 상기 제1 봉지재 및 상기 제2 봉지재는 몰딩 컴파운드(molding compound)를 포함할 수 있다.
또 다른 실시 예에서, 상기 제2 반도체 칩들의 폭들은 상기 제1 반도체 칩보다 클 수 있다.
또 다른 실시 예에서, 상기 제1 반도체 칩은 로직 칩이고, 상기 제2 반도체 칩들은 NAND 플래시를 포함할 수 있다.
또 다른 실시 예에서, 상기 제1 반도체 칩에 인접하고 랜덤 액세스 메모리 소자(random access memory device)를 갖는 버퍼 칩(buffer chip)이 배치될 수 있다. 상기 버퍼 칩은 상기 기판 및 상기 제1 반도체 칩 사이, 상기 제1 반도체 칩 및 상기 제1 봉지재 사이, 또는 상기 기판 및 상기 제1 봉지재 사이에 배치될 수 있다.
또 다른 실시 예에서, 상기 기판 상에 디커플링 커패시터가 배치될 수 있다.
또 다른 실시 예에서, 상기 제2 반도체 칩들은 상기 제1 봉지재 상에 카스케이드(cascade) 구조로 적층될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 패키지를 제공한다. 상기 다른 반도체 패키지는 기판 상에 형성된 제1 본드 핑거(bond finger), 제2 본드 핑거 및 제3 본드 핑거를 포함한다. 상기 기판 상에 제1 반도체 칩이 탑재된다. 상기 제1 본드 핑거 및 상기 제1 반도체 칩 사이에 제1 도전성 접속이 배치된다. 상기 제1 반도체 칩 및 상기 제1 도전성 접속을 덮는 제1 봉지재가 형성된다. 상기 제1 봉지재 상에 다수의 제2 반도체 칩들을 갖는 하부 칩 스택(chip stack)이 탑재된다. 상기 하부 칩 스택 상에 다수의 제3 반도체 칩들을 갖는 상부 칩 스택이 탑재된다. 상기 제2 본드 핑거 및 상기 하부 칩 스택을 연결하고 제1 길이를 갖는 제2 도전성 접속이 배치된다. 상기 제3 본드 핑거 및 상기 상부 칩 스택을 연결하고 제2 길이를 갖는 제3 도전성 접속이 배치된다. 상기 제1 봉지재, 상기 하부 칩 스택, 상기 상부 칩 스택, 상기 제2 도전성 접속 및 상기 제3 도전성 접속을 덮는 제2 봉지재가 형성된다. 상기 제1 본드 핑거 및 상기 제2 본드 핑거 사이는 제1 폭이고 상기 제1 본드 핑거 및 상기 제3 본드 핑거 사이는 제2 폭이다. 상기 제1 폭 및 상기 제1 길이의 합은 상기 제2 폭 및 상기 제2 길이의 합과 실질적으로 동일하다.
다른 실시 예에서, 상기 제1 폭은 상기 제2 폭보다 같거나 클 수 있다.
또 다른 실시 예에서, 상기 하부 칩 스택은 상기 다수의 제2 반도체 칩들이 제1 방향으로 적층된 카스케이드(cascade) 구조를 포함할 수 있다. 상기 상부 칩 스택은 상기 다수의 제3 반도체 칩들이 상기 제1 방향과 다른 제2 방향으로 적층된 카스케이드(cascade) 구조를 포함할 수 있다. 상기 제2 도전성 접속은 상기 제2 본드 핑거 및 상기 제2 반도체 칩들을 순차적으로 연결할 수 있다. 상기 제3 도전성 접속은 상기 제3 본드 핑거 및 상기 제2 반도체 칩들을 순차적으로 연결할 수 있다.
또 다른 실시 예에서, 상기 제2 반도체 칩들은 상기 제1 도전성 접속 및 상기 제2 본드 핑거와 연결될 수 있다. 상기 제3 반도체 칩들은 상기 제1 도전성 접속 및 상기 제3 본드 핑거와 연결될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법은, 기판 상에 제1 반도체 칩을 탑재하고, 상기 기판 상에 상기 제1 반도체 칩을 덮는 제1 봉지재를 형성하고, 상기 제1 봉지재 상에 다수의 제2 반도체 칩들을 갖는 칩 스택을 탑재하고, 상기 기판 상에 상기 제1 봉지재 및 상기 칩 스택을 덮는 제2 봉지재를 형성하고, 및 상기 기판, 상기 제1 봉지재 및 상기 제2 봉지재를 동시에 절단하는 것을 포함한다.
다른 실시예에서, 상기 제1 봉지재는 상기 기판을 부분적으로 노출할 수 있다.
또 다른 실시예에서, 상기 제2 봉지재는 상기 기판을 모두 덮을 수 있다.
또 다른 실시예에서, 상기 절단된 제1 봉지재의 제1 측벽은 상기 절단된 제2 봉지재에 의해 덮이고, 상기 절단된 제1 봉지재의 제2 측벽은 상기 절단된 제2 봉지재에 의해 덮이지 않고 노출될 수 있다.
또 다른 실시예에서, 상기 절단된 제1 봉지재의 제2 측벽은 상기 절단된 기판 및 상기 절단된 제2 봉지재의 측벽들과 수직 정렬될 수 있다.
또 다른 실시예에서, 상기 기판과 상기 칩 스택의 사이에 제3 반도체 칩을 탑재하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제3 반도체 칩은 제1 반도체 칩과 동일 레벨에 탑재될 수 있다.
또 다른 실시예에서, 상기 제1 봉지재는 상기 제1 반도체 칩 및 상기 제3 반도체 칩을 덮을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법은, 제1 본드 핑거, 제2 본드 핑거, 및 제3 본드 핑거를 갖는 기판 상에 제1 반도체 칩을 탑재하고, 상기 제1 본드 핑거와 상기 제1 반도체 칩을 전기적으로 연결하는 제1 도전성 접속을 형성하고, 상기 제1 반도체 칩과 상기 제1 도전성 접속을 덮는 제1 봉지재를 형성하고, 상기 제1 봉지재 상에 다수의 제2 반도체 칩들을 갖는 하부 칩 스택을 탑재하고, 상기 제2 본드 핑거와 상기 하부 칩 스택을 전기적으로 연결하는 제2 도전성 접속을 형성하고, 상기 하부 칩 스택 상에 다수의 제3 반도체 칩들을 갖는 상부 칩 스택을 탑재하고, 상기 제3 본드 핑거와 상기 상부 칩 스택을 전기적으로 연결하는 제3 도전성 접속을 형성하고, 상기 제1 봉지재, 상기 하부 칩 스택, 상기 상부 칩 스택, 상기 제2 도전성 접속, 및 상기 제3 도전성 접속을 덮는 제2 봉지재를 형성하고, 상기 기판, 상기 제1 봉지재, 및 상기 제2 봉지재를 동시에 절단하는 것을 포함한다.
다른 실시예에서, 상기 제2 도전성 접속 및 상기 제3 도전성 접속은 와이어 본딩을 포함할 수 있다.
또 다른 실시예에서, 상기 하부 칩 스택은 상기 다수의 제2 반도체 칩들이 제1 방향으로 적층된 카스케이드 구조를 포함하고, 및 상기 상부 칩 스택은 상기 다수의 제3 반도체 칩들이 상기 제1 방향과 다른 제2 방향으로 적층된 카스케이드 구조를 포함할 수 있다.
또 다른 실시예에서, 상기 제2 도전성 접속은 상기 다수의 제2 반도체 칩들을 전기적으로 연결하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 도전성 접속과 상기 제2 도전성 접속의 거리는 상기 제1 도전성 접속과 상기 제3 도전성 접속의 거리와 같거나 짧을 수 있다.
또 다른 실시예에서, 상기 제1 봉지재는, 제1 측벽, 상기 제1 측벽과 대향하는 제2 측벽, 상기 제1 측벽과 인접하는 제3 측벽, 및 상기 제3 측벽과 대향하는 제4 측벽을 포함하고, 상기 제1 측벽 및 상기 제2 측벽은 노출되고, 상기 제3 측벽 및 상기 제4 측벽은 상기 제2 봉지재에 의해 덮일 수 있다.
또 다른 실시예에서, 상기 기판 및 상기 제2 봉지재는 각각 서로 수직 정렬하는 네 개의 측벽들을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 기판, 제1 반도체 칩, 제1 봉지재, 칩스 택 및 제2 봉지재를 갖는 반도체 패키지가 제공될 수 있다. 상기 반도체 패키지는 다수의 반도체 칩들을 탑재하면서 크기를 축소하는데 유리한 구성을 갖는다. 또한, 상기 칩스 택에 포함된 제2 반도체 칩들은 상기 기판 및 상기 제1 반도체 칩을 경유하여 외부장치들과 데이터를 주고받을 수 있다. 이에 따라, 상기 반도체 패키지의 신호전달 경로는 종래에 비하여 현저히 단축될 수 있다. 나아가서, 상기 반도체 패키지의 형성방법에 따르면 상기 제1 봉지재의 적어도 일 측벽은 노출될 수 있다. 이 경우에, 상기 반도체 패키지의 양산효율은 종래에 비하여 현저히 개선될 수 있다.
도 1은 본 발명 기술적 사상의 제1 실시 예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다.
도 2a는 도 1의 절단선 I-I'을 따라 취해진 단면도이고, 도 2b는 도 1의 절단선 II-II'을 따라 취해진 단면도이다.
도 3 내지 도 14는 본 발명 기술적 사상의 제2 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 15 내지 도 32는 본 발명 기술적 사상의 제3 실시 예들에 따른 반도체 패키지의 형성방법들을 설명하기 위한 레이아웃들 및 단면도들이다.
도 33 및 도 34는 본 발명의 기술적 사상의 제4 실시 예들에 따른 전자 장치의 사시도 및 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[ 실시예 1]
도 1은 본 발명 기술적 사상의 제1 실시 예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이며, 도 2a는 도 1의 절단선 I-I'을 따라 취해진 단면도이고, 도 2b는 도 1의 절단선 II-II'을 따라 취해진 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(3)의 하부 표면은 하부 솔더 레지스트(2)로 덮일 수 있으며, 상기 기판(3)의 상부 표면은 상부 솔더 레지스트(4)로 덮일 수 있다. 상기 기판(3) 상에 상기 상부 솔더 레지스트(4)를 관통하는 제1 본드 핑거(bond finger; 31), 제2 본드 핑거(33), 및 제3 본드 핑거(35)가 형성될 수 있다. 상기 기판(3) 상에 접착 막(37)을 이용하여 제1 반도체 칩(7)이 탑재될 수 있다. 상기 제1 반도체 칩(7) 및 상기 제1 본드 핑거(31) 사이에 제1 도전성 접속(first conductive connection; 41)이 형성될 수 있다. 상기 제1 반도체 칩(7) 및 상기 제1 도전성 접속(41)은 제1 봉지재(50)로 덮일 수 있다.
상기 제1 봉지재(50) 상에 칩 스택(chip stack; 9)이 탑재될 수 있다. 상기 칩 스택(9)은 제1 칩 스택(10) 및 상기 제1 칩 스택(10) 상의 제2 칩 스택(20)을 포함할 수 있다. 상기 제1 칩 스택(10)은 제2 내지 제5 반도체 칩들(11, 12, 13, 14)을 포함할 수 있으며, 상기 제2 칩 스택(20)은 제6 내지 제9 반도체 칩들(21, 22, 23, 24)을 포함할 수 있다. 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)은 하부 반도체 칩들로 지칭될 수 있으며, 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 상부 반도체 칩들로 지칭될 수 있다. 또한, 상기 제1 칩 스택(10)은 하부 칩 스택으로 지칭될 수 있으며, 상기 제2 칩 스택(20)은 상부 칩 스택으로 지칭될 수 있다.
상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)은 접착 막(37)을 이용하여 상기 제1 봉지재(50) 상에 차례로 탑재될 수 있다. 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)은 제1 카스케이드(cascade) 구조로 적층될 수 있다. 상기 제5 반도체 칩(14) 상에 접착 막(37)을 이용하여 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)이 차례로 탑재될 수 있다. 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 제2 카스케이드(cascade) 구조로 적층될 수 있다. 제1 카스케이드 구조와 제2 카스케이드 구조는 서로 좌우대칭 모양일 수 있다. 도시된 것처럼, 제1 카스케이드 구조는 좌상향 적층 모양일 수 있고 제2 카스케이드 구조는 우상향 적층 모양일 수 있다.
상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)은 제2 도전성 접속(43)을 이용하여 상기 제2 본드 핑거(33)에 접속될 수 있다. 도시된 바와 같이, 상기 제2 도전성 접속(43)은 상기 제2 본드 핑거(33)와 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)을 직렬로 연결할 수 있다. 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 제3 도전성 접속(45)을 이용하여 상기 제3 본드 핑거(35)에 접속될 수 있다. 도시된 바와 같이, 상기 제3 도전성 접속(45)은 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)을 직렬로 연결할 수 있다.
상기 제1 도전성 접속(41), 상기 제2 도전성 접속(43) 및 상기 제3 도전성 접속(45)은 골드 와이어(gold wire) 또는 알루미늄 와이어(aluminum wire)와 같은 본딩 와이어(bonding wire)일 수 있다. 상기 제2 도전성 접속(43)은 제1 길이일 수 있으며, 상기 제3 도전성 접속(45)은 상기 제1 길이보다 긴 제2 길이일 수 있다.
상기 제1 봉지재(50), 상기 칩 스택(9), 상기 제2 도전성 접속(43) 및 상기 제3 도전성 접속(45)은 제2 봉지재(59)로 덮일 수 있다. 상기 기판(3)의 하부에 상기 하부 솔더 레지스트(2)를 관통하는 외부 단자들(5)이 형성될 수 있다. 상기 제1 본드 핑거(31), 상기 제2 본드 핑거(33) 및 상기 제3 본드 핑거(35)는 상기 기판(3)을 통하여 상기 외부 단자들(5)과 전기적으로 접속될 수 있다.
상기 제1 봉지재(50) 및 상기 제2 봉지재(59)는 몰딩 컴파운드(molding compound)를 포함할 수 있다. 상기 제1 봉지재(50)는 제1 내지 제4 측벽들(51, 52, 53, 54)을 포함할 수 있다. 상기 제1 측벽(51) 및 상기 제2 측벽(52)은 서로 대향할 수 있으며, 상기 제3 측벽(53) 및 상기 제4 측벽(54)은 서로 대향할 수 있다. 상기 제1 측벽(51) 및 상기 제2 측벽(52)은 상기 제2 봉지재(59)로 덮일 수 있다. 상기 제3 측벽(53) 및 상기 제4 측벽(54)은 노출될 수 있다. 상기 기판(3)의 측벽들은 노출될 수 있다. 상기 기판(3)의 측벽, 상기 제3 측벽(53), 및 상기 제2 봉지재(59)의 측벽은 수직 정렬될 수 있다. 나아가서, 상기 기판(3)의 측벽, 상기 제3 측벽(53), 및 상기 제2 봉지재(59)의 측벽은 일직선 상에 정렬될 수 있다.
상기 제1 반도체 칩(7)은 컨트롤러(controller)와 같은 로직 칩일 수 있다. 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14) 및 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 NAND 플래시 같은 비-휘발성 메모리 소자를 포함할 수 있다. 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14) 및 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 상기 제1 반도체 칩(7)보다 큰 폭을 가질 수 있다. 상기 제2 반도체 칩(11)은 상기 제1 측벽(51)에 대하여 수평 돌출될 수 있다.
상기 제1 본드 핑거(31), 상기 제2 본드 핑거(33) 및 상기 제3 본드 핑거(35)는 상기 기판(3)을 통하여 서로 전기적으로 접속될 수 있다. 상기 제1 본드 핑거(31)는 상기 제2 본드 핑거(33) 및 상기 제3 본드 핑거(35) 사이에 형성될 수 있다. 상기 제1 본드 핑거(31) 및 상기 제2 본드 핑거(33) 사이는 제1 폭(d1)일 수 있으며, 상기 제1 본드 핑거(31) 및 상기 제3 본드 핑거(35) 사이는 제2 폭(d2)일 수 있다. 상기 제1 폭(d1) 및 상기 제2 폭(d2)은 실질적으로 동일할 수 있다.
상기 외부 단자들(5)은 솔더 볼(solder ball), 솔더 범프(solder bump), 핀 그리드 어레이(pin grid array), 리드 그리드 어레이(lead grid array), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다.
다른 실시 예에서, 상기 기판(3), 상기 제1 반도체 칩(7), 상기 제1 봉지재(50), 상기 칩 스택(9), 상기 제2 봉지재(59)는 카드 형 패키지를 구성할 수 있다. 이 경우에, 상기 외부 단자들(5)은 생략될 수 있다.
또 다른 실시 예에서, 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14) 및 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 상기 제1 봉지재(50) 상에 카스케이드(cascade) 구조, 오버행(overhang) 구조, 지그재그 구조, 또는 이들의 조합으로 적층될 수 있다.
또 다른 실시 예에서, 상기 제1 도전성 접속(41), 상기 제2 도전성 접속(43) 및 상기 제3 도전성 접속(45)은 본딩 와이어(bonding wire), 빔 리드(beam lead), 도전성 테이프, 도전성 스페이서, 관통전극, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합을 포함할 수 있다.
또 다른 실시 예에서, 상기 제2 폭(d2)은 상기 제1 폭(d1)보다 작을 수 있다.
또 다른 실시 예에서, 상기 제2 반도체 칩(11)의 측벽은 상기 제1 측벽(51)에 수직 정렬될 수 있다. 나아가서, 상기 제1 봉지재(50)는 상기 제2 반도체 칩(11)보다 큰 폭일 수 있다. 이 경우에, 상기 제2 반도체 칩(11)은 상기 제1 봉지재(50) 상에 제공될 수 있으며, 상기 제1 내지 제4 측벽들(51, 52, 53, 54)은 상기 제2 반도체 칩(11)의 외측에 정렬되거나 수직 정렬될 수 있다.
상술한 바와 같이, 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지는 상기 제1 봉지재(50) 상에 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14) 및 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)이 적층되는 구성을 포함한다. 이에 따라, 상기 반도체 패키지는 다수의 반도체 칩들을 탑재하면서 크기를 축소하는데 유리한 구성을 갖는다. 또한, 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14) 및 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 상기 제1 도전성 접속(41), 상기 제2 도전성 접속(43), 상기 제3 도전성 접속(45), 상기 제1 반도체 칩(7) 및 상기 기판(3)을 경유하여 외부장치들과 데이터를 주고받을 수 있다. 결과적으로, 상기 반도체 패키지의 신호전달 경로는 종래에 비하여 현저히 단축될 수 있다.
[ 실시예 2]
도 3 내지 도 14는 본 발명 기술적 사상의 제2 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 이하에서는 제1 실시 예와의 차이점만 간략하게 설명하기로 한다.
도 3을 참조하면, 기판(3) 상에 제1 반도체 칩(7), 버퍼 칩(buffer chip; 61), 및 수동소자(62)가 탑재될 수 있다. 상기 제1 반도체 칩(7), 상기 버퍼 칩(61), 및 상기 수동소자(62)는 제1 봉지재(50)로 덮일 수 있다. 상기 제1 반도체 칩(7), 상기 버퍼 칩(61), 및 상기 수동소자(62)는 서로 떨어질 수 있다. 상기 제1 반도체 칩(7), 상기 버퍼 칩(61), 및 상기 수동소자(62)는 상기 기판(3)을 통하여 서로 전기적으로 접속될 수 있다.
상기 버퍼 칩(61)은 랜덤 액세스 메모리 소자(random access memory device)를 포함할 수 있다. 예를 들면, 상기 버퍼 칩(61)은 디램(dynamic random access memory; DRAM) 또는 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 소자를 포함할 수 있다. 상기 수동소자(62)는 칩 커패시터, 칩 저항(chip resistor), 또는 인덕터(inductor)일 수 있다. 상기 칩 커패시터는 디커플링 커패시터(decoupling capacitor)에 해당될 수 있다.
도 4를 참조하면, 제3 측벽(53) 및 제4 측벽(54)은 제2 봉지재(59)로 덮일 수 있다. 이 경우에, 상기 제2 봉지재(59)의 측벽들은 기판(3)의 측벽들에 수직 정렬될 수 있다.
도 5를 참조하면, 제1 본드 핑거(31A) 및 제2 본드 핑거(33) 사이는 제1 폭(d3)일 수 있으며, 상기 제1 본드 핑거(31A) 및 제3 본드 핑거(35) 사이는 제2 폭(d4)일 수 있다. 제2 도전성 접속(43)은 제1 길이일 수 있으며, 제3 도전성 접속(45)은 상기 제1 길이보다 긴 제2 길이일 수 있다. 상기 제1 폭(d3) 및 상기 제1 길이의 합은 상기 제2 폭(d4) 및 상기 제2 길이의 합과 실질적으로 동일할 수 있다. 이 경우에, 상기 제2 폭(d4)은 상기 제1 폭(d3)보다 작을 수 있다.
제2 내지 제5 반도체 칩들(11, 12, 13, 14) 및 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 제1 도전성 접속(41), 제2 도전성 접속(43), 제3 도전성 접속(45), 제1 반도체 칩(7) 및 기판(3)을 경유하여 외부장치들과 데이터를 주고받을 수 있다. 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 신호전달 경로는 상대적으로 균일한 길이를 보일 수 있다.
도 6을 참조하면, 제2 반도체 칩(11)의 측벽은 제1 측벽(51)에 수직 정렬될 수 있다. 나아가서, 제1 봉지재(50A)는 상기 제2 반도체 칩(11)보다 큰 폭일 수 있다.
도 7을 참조하면, 기판(3) 상에 제1 본드 핑거(31) 및 제4 본드 핑거(32)가 형성될 수 있다. 제1 반도체 칩(7)은 상기 제1 본드 핑거(31) 및 상기 제4 본드 핑거(32)의 사이에 인접하게 탑재될 수 있다. 상기 제1 반도체 칩(7) 및 상기 제1 본드 핑거(31) 사이에 제1 도전성 접속(41)이 형성될 수 있으며, 상기 제1 반도체 칩(7) 및 상기 제4 본드 핑거(32) 사이에 제4 도전성 접속(42)이 형성될 수 있다. 상기 제1 반도체 칩(7), 상기 제1 도전성 접속(41), 및 상기 제4 도전성 접속(42)은 제1 봉지재(50)로 덮일 수 있다.
도 8을 참조하면, 제1 반도체 칩(7)은 플립칩 기술을 적용하여 기판(3) 상에 탑재될 수 있다. 제1 본드 핑거(31) 및 상기 제1 반도체 칩(7) 사이에 제1 도전성 접속(41A)이 형성될 수 있다. 이 경우에, 상기 제1 도전성 접속(41A)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)일 수 있다.
도 9를 참조하면, 제1 반도체 칩(7) 상에 버퍼 칩(buffer chip; 61)이 탑재될 수 있다. 상기 버퍼 칩(61) 및 제4 본드 핑거(32) 사이에 제4 도전성 접속(42A)이 형성될 수 있다. 상기 제1 반도체 칩(7), 상기 버퍼 칩(61), 제1 도전성 접속(41), 및 상기 제4 도전성 접속(42A)은 제1 봉지재(50)로 덮일 수 있다. 상기 버퍼 칩(61)은 랜덤 액세스 메모리 소자(random access memory device)를 포함할 수 있다.
다른 실시 예에서, 상기 버퍼 칩(61) 및 상기 제1 반도체 칩(7)은 순서를 바꾸어 탑재될 수 있다. 예를 들면, 기판(3) 상에 상기 버퍼 칩(61)이 탑재될 수 있으며, 상기 버퍼 칩(61) 상에 상기 제1 반도체 칩(7)이 탑재될 수 있다.
도 10을 참조하면, 제1 반도체 칩(7)은 플립칩 기술을 적용하여 기판(3) 상에 탑재될 수 있다. 제1 본드 핑거(31) 및 상기 제1 반도체 칩(7) 사이에 제1 도전성 접속(41A)이 형성될 수 있다. 이 경우에, 상기 제1 도전성 접속(41A)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)일 수 있다.
상기 제1 반도체 칩(7) 상에 버퍼 칩(buffer chip; 61)이 탑재될 수 있다. 상기 버퍼 칩(61) 및 제4 본드 핑거(32A) 사이에 제4 도전성 접속(42A)이 형성될 수 있으며, 상기 버퍼 칩(61) 및 제5 본드 핑거(32B) 사이에 제5 도전성 접속(42B)이 형성될 수 있다. 상기 제4 도전성 접속(42A) 및 상기 제5 도전성 접속(42B)은 본딩 와이어(bonding wire)일 수 있다. 상기 제1 반도체 칩(7), 상기 버퍼 칩(61), 상기 제1 도전성 접속(41A), 상기 제4 도전성 접속(42A), 및 상기 제5 도전성 접속(42B)은 제1 봉지재(50)로 덮일 수 있다.
다른 실시 예에서, 상기 버퍼 칩(61) 및 상기 제1 반도체 칩(7)은 순서를 바꾸어 탑재될 수 있다.
도 11을 참조하면, 기판(3) 상에 수동소자들(62A)이 탑재될 수 있다. 상기 수동소자들(62A)은 제2 봉지재(59)로 덮일 수 있다. 즉, 상기 수동소자들(62A)은 제1 봉지재(50)의 외측에 탑재될 수 있다. 상기 수동소자들(62A)은 칩 커패시터, 칩 저항(chip resistor), 또는 인덕터(inductor)를 포함할 수 있다. 상기 칩 커패시터는 디커플링 커패시터(decoupling capacitor)에 해당될 수 있다.
도 12를 참조하면, 칩 스택(chip stack; 9)은 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24)을 포함할 수 있다. 상기 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24)은 제1 봉지재(50) 상에 오버행(overhang) 구조로 적층될 수 있다. 이 경우에, 상기 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24)의 측벽들은 제1 측벽(51) 및 제2 측벽(52)에 수직 정렬될 수 있다.
상기 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24)의 각각은 제2 도전성 접속(43A) 및 제3 도전성 접속(45A)을 이용하여 제2 본드 핑거(33) 및 제3 본드 핑거(35)에 접속될 수 있다. 상기 제2 도전성 접속(43A)은 다수의 본딩 와이어들을 포함할 수 있으며, 상기 제3 도전성 접속(45A) 또한 다수의 본딩 와이어들을 포함할 수 있다. 이 경우에, 상기 다수의 본딩 와이어들의 각각은 상기 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24)의 대응하는 하나와 상기 제2 본드 핑거(33) 또는 상기 제3 본드 핑거(35)에 접촉될 수 있다.
상기 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24) 사이에 접착막(37A)이 형성될 수 있다. 상기 접착막(37A)은 에프오더블유(film over wire; FOW) 필름과 같은 다이 접착 테이프(die attach tape)일 수 있다. 상기 접착막(37A)은 상기 제2 도전성 접속(43A) 및 상기 제3 도전성 접속(45A)의 일부분을 감쌀 수 있다. 즉, 상기 다수의 본딩 와이어들의 각각은 상기 접착막(37A)을 부분적으로 관통할 수 있다.
도 13을 참조하면, 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24)은 제1 봉지재(50) 상에 지그재그 구조로 적층될 수 있다. 상기 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24)의 각각은 제2 도전성 접속(43A) 또는 제3 도전성 접속(45A)을 이용하여 제2 본드 핑거(33A) 또는 제3 본드 핑거(35A)에 접속될 수 있다.
도 14를 참조하면, 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24)은 제1 봉지재(50) 상에 수직 적층될 수 있다. 상기 제1 봉지재(50)를 관통하여 제2 본드 핑거(33) 또는 제3 본드 핑거(35)에 접속된 제1 관통전극들(47)이 형성될 수 있다. 상기 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24)의 각각은 제2 관통전극들(48)을 포함할 수 있다. 상기 제2 관통전극들(48) 상에 솔더 볼들(49)이 형성될 수 있다. 상기 제2 내지 제9 반도체 칩들(11, 12, 13, 14, 21, 22, 23, 24)은 상기 제2 관통전극들(48), 상기 솔더 볼들(49), 및 상기 제1 관통전극들(47)을 경유하여 상기 제2 본드 핑거(33) 및 상기 제3 본드 핑거(35)에 접속될 수 있다. 상기 제2 관통전극들(48), 상기 솔더 볼들(49), 및 상기 제1 관통전극들(47)은 도전성 접속에 해당할 수 있다. 상기 제1 봉지재(50)의 외측에 수동소자들(62A)이 탑재될 수 있다.
[ 실시예 3]
도 15 내지 도 32는 본 발명 기술적 사상의 제3 실시 예들에 따른 반도체 패키지의 형성방법들을 설명하기 위한 레이아웃들 및 단면도들이다.
도 15는 레이아웃이고, 도 16은 도 15의 절단선 I-I′따라 취해진 단면도이고, 도 17은 도 15의 절단선 II-II′따라 취해진 단면도이다. 도 15, 도 16 및 도 17을 참조하면, 기판(3) 상에 접착막(37)을 사용하여 제1 반도체 칩(7)이 탑재될 수 있다. 상기 제1 반도체 칩(7)은 행 및 열 방향으로 여러 개 반복하여 배열될 수 있다.
상기 기판(3)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)일 수 있다. 상기 기판(3)의 일면에 제1 본드 핑거(bond finger; 31), 제2 본드 핑거(33), 및 제3 본드 핑거(35)가 형성될 수 있다. 상기 제1 본드 핑거(31)는 상기 제2 본드 핑거(33) 및 상기 제3 본드 핑거(35) 사이에 형성될 수 있다. 상기 제1 본드 핑거(31) 및 상기 제2 본드 핑거(33) 사이는 제1 폭(d1)일 수 있으며, 상기 제1 본드 핑거(31) 및 상기 제3 본드 핑거(35) 사이는 제2 폭(d2)일 수 있다. 상기 제1 폭(d1) 및 상기 제2 폭(d2)은 실질적으로 동일할 수 있다. 다른 실시 예에서, 상기 제1 폭(d1)은 상기 제2 폭(d2)보다 클 수 있다.
상기 기판(3)의 하부 표면을 덮는 하부 솔더 레지스트(2)가 형성될 수 있으며, 상기 기판(3)의 상부 표면을 덮고 상기 제1 본드 핑거(31), 상기 제2 본드 핑거(33) 및 상기 제3 본드 핑거(35)를 노출하는 상부 솔더 레지스트(4)가 형성될 수 있다.
상기 제1 본드 핑거(31) 및 상기 제1 반도체 칩(7) 사이에 제1 도전성 접속(41)이 형성될 수 있다. 상기 제1 도전성 접속(41)은 상기 제1 본드 핑거(31) 및 상기 제1 반도체 칩(7)에 접촉될 수 있다. 상기 제1 도전성 접속(41)은 본딩 와이어(bonding wire), 빔 리드(beam lead), 도전성 테이프, 도전성 스페이서, 관통전극, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합을 포함할 수 있다.
도 18은 레이아웃이고, 도 19는 도 18의 절단선 I-I′따라 취해진 단면도이고, 도 20은 도 18의 절단선 II-II′따라 취해진 단면도이다. 도 18, 도 19 및 도 20을 참조하면, 상기 제1 도전성 접속(41) 및 상기 제1 반도체 칩(7)을 덮는 제1 봉지재(50)가 형성될 수 있다. 상기 제1 봉지재(50)는 몰딩 컴파운드(molding compound)를 사용하는 사출 성형 기술을 이용하여 형성될 수 있다. 상기 제1 봉지재(50)는 라인 형상으로 형성될 수 있다.
도 21은 레이아웃이고, 도 22는 도 21의 절단선 I-I′따라 취해진 단면도이고, 도 23은 도 21의 절단선 II-II′따라 취해진 단면도이다. 도 21, 도 22 및 도 23을 참조하면, 상기 제1 봉지재(50) 상에 제1 칩 스택(10)이 탑재될 수 있다. 상기 제1 칩 스택(10)은 제2 내지 제5 반도체 칩들(11, 12, 13, 14)을 포함할 수 있다. 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)은 카스케이드(cascade) 구조로 적층될 수 있다. 즉, 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)은 순차적으로 오프셋 정렬될 수 있다.
예를 들면, 상기 제2 반도체 칩(11)은 접착막(37)을 사용하여 상기 제1 봉지재(50) 상에 탑재될 수 있다. 상기 제2 반도체 칩(11)의 일 측벽은 상기 제1 봉지재(50)의 측벽에 대하여 수평 돌출될 수 있다. 상기 제2 반도체 칩(11)은 상기 제2 본드 핑거(33) 방향으로 오프셋 정렬될 수 있다. 상기 제3 내지 제5 반도체 칩들(12, 13, 14)은 상기 제2 반도체 칩(11) 상에 상기 제3 본드 핑거(35) 방향으로 순차적으로 오프셋 정렬될 수 있다.
상기 제1 칩 스택(10) 및 상기 제2 본드 핑거(33) 사이에 제2 도전성 접속(43)이 형성될 수 있다. 상기 제2 도전성 접속(43)에 의하여 상기 제2 반도체 칩(11)은 상기 제2 본드 핑거(33)에 연결되고, 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)은 서로 연결될 수 있다. 도시된 바와 같이, 상기 제2 도전성 접속(43)은 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)에 순차적으로 접촉될 수 있으며, 상기 제2 도전성 접속(43)의 일단은 상기 제2 본드 핑거(33)에 접촉될 수 있다.
도 24는 레이아웃이고, 도 25는 도 24의 절단선 I-I′따라 취해진 단면도이고, 도 26은 도 24의 절단선 II-II′따라 취해진 단면도이다. 도 24, 도 25 및 도 26을 참조하면, 상기 제1 칩 스택(10) 상에 제2 칩 스택(20)이 탑재될 수 있다. 상기 제1 칩 스택(10) 및 상기 제2 칩 스택(20)은 칩 스택(9)을 구성할 수 있다. 상기 제2 칩 스택(20)은 제6 내지 제9 반도체 칩들(21, 22, 23, 24)을 포함할 수 있다. 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 카스케이드(cascade) 구조로 적층될 수 있다. 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)과 다른 방향으로 정렬될 수 있다. 즉, 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 상기 제2 내지 제5 반도체 칩들(11, 12, 13, 14)과 반대 방향으로 순차적으로 오프셋 정렬될 수 있다.
예를 들면, 상기 제6 반도체 칩(21)은 접착막(37)을 사용하여 상기 제5 반도체 칩(14) 상에 탑재될 수 있다. 상기 제6 반도체 칩(21)은 상기 제5 반도체 칩(14) 상에 상기 제3 본드 핑거(35) 방향으로 오프셋 정렬될 수 있다. 상기 제7 내지 제9 반도체 칩들(22, 23, 24)은 상기 제6 반도체 칩(21) 상에 상기 제2 본드 핑거(33) 방향으로 순차적으로 오프셋 정렬될 수 있다.
상기 제2 칩 스택(20) 및 상기 제3 본드 핑거(35) 사이에 제3 도전성 접속(45)이 형성될 수 있다. 상기 제3 도전성 접속(45)에 의하여 상기 제6 반도체 칩(21)은 상기 제3 본드 핑거(35)에 연결되고, 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)은 서로 연결될 수 있다. 도시된 바와 같이, 상기 제3 도전성 접속(45)은 상기 제6 내지 제9 반도체 칩들(21, 22, 23, 24)에 순차적으로 접촉될 수 있으며, 상기 제3 도전성 접속(45)의 일단은 상기 제3 본드 핑거(35)에 접촉될 수 있다.
도 27은 레이아웃이고, 도 28은 도 27의 절단선 I-I′따라 취해진 단면도이고, 도 29는 도 27의 절단선 II-II′따라 취해진 단면도이다. 도 27, 도 28 및 도 29를 참조하면, 상기 기판(3) 상에 제2 봉지재(59)가 형성될 수 있다. 상기 제2 봉지재(59)는 상기 제1 봉지재(50), 상기 칩 스택(9), 상기 제2 도전성 접속(43) 및 상기 제3 도전성 접속(45)을 덮을 수 있다. 상기 제2 봉지재(59) 또한 몰딩 컴파운드(molding compound)를 사용하는 사출 성형 기술을 이용하여 형성될 수 있다.
도 30은 레이아웃이고, 도 31은 도 30의 절단선 I-I′따라 취해진 단면도이고, 도 32는 도 30의 절단선 II-II′따라 취해진 단면도이다. 도 30, 도 31 및 도 32를 참조하면, 상기 기판(3)의 하부 표면에 상기 하부 솔더 레지스트(2)를 관통하는 외부 단자들(5)이 형성될 수 있다. 쏘잉(sawing) 공정을 이용하여 상기 제2 봉지재(59), 상기 제1 봉지재(50), 및 상기 기판(3)을 절단할 수 있다. 그 결과 도 1, 도 2a 및 도 2b를 참조하여 설명한 것과 유사한 반도체 패키지를 형성할 수 있다.
상기 외부 단자들(5)은 솔더 볼(solder ball), 솔더 범프(solder bump), 핀 그리드 어레이(pin grid array), 리드 그리드 어레이(lead grid array), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다. 다른 실시 예에서, 상기 외부 단자들(5)은 생략될 수 있다.
상술한 바와 같이 본 발명 기술적 사상의 실시 예들에 따르면, 기판(3) 상에 라인 형상의 제1 봉지재(50)를 형성하고, 그 위에 제2 봉지재(59)를 형성한 다음, 상기 기판(3), 상기 제1 봉지재(50) 및 상기 제2 봉지재(59)를 동시에 절단하여 상기 반도체 패키지를 형성할 수 있다. 그러므로, 상기 기판(3)의 측벽들, 상기 제1 봉지재(50)의 측벽들 및 상기 제2 봉지재(59)의 측벽들이 수직적으로 정렬될 수 있다. 이에 따라, 하부 패키지 및 상부 패키지를 개별공정을 이용하여 형성한 후 이들을 결합하는 PoP(Package on Package) 기술 또는 PiP(Package in Package) 기술에 비하여, 반도체 패키지의 형성공정을 단순화할 수 있으며 상기 기판(3)에 가해지는 열 이력(thermal budget)을 최소화 할 수 있다. 또한, 기판 상에 한 층의 봉지재(예를 들어, 제1 봉지재) 만을 형성하고, 기판과 제1 봉지재를 절단한 다음, 제2 봉지재를 형성하는 기술에 비하여, 공정이 단순화되어 생산성 및 수율이 높아질 수 있다.
기판을 절단한 다음 제2 봉지재를 형성하는 경우, 기판의 외부로 제2 봉지재가 누설되지 않도록 절단된 기판의 크기에 해당하는 다수개의 봉지틀이 필요하나, 본 발명의 기술적 사상에 의하면 제2 봉지재는 기판의 외부로 누출될 우려가 없고, 별도의 봉지틀이 필요하지 않다. 즉, 단 한 번의 절단 공정만으로 반도체 패키지를 완성할 수 있다. 또한, 솔더 볼이 부착된 경우, 솔더 볼을 보호하기 위한 트레이(tray) 또는 시트(sheet) 같은 도구(tool)가 반드시 필요하다. 봉지재를 봉지하는 공정에서 가해지는 열이 솔더 볼을 녹일 수 있기 때문이다. 본 발명의 기술적 사상에서는, 솔더볼이 형성되기 전에 봉지재들이 모두 형성되므로 봉지재들을 형성하는 공정에서 발생하는 열이 솔더 볼에 가해지지 않는다. 즉, 솔더 조인트 신뢰성(SJR, solder joint reliability)에 문제가 없다. 즉, 반도체 패키지를 형성하는 공정이 단순화 및 안정화될 수 있다. 결과적으로, 상기 반도체 패키지의 양산효율은 종래에 비하여 현저히 개선될 수 있다.
[ 실시예 4]
도 33 및 도 34는 본 발명의 기술적 사상의 제4 실시 예에 따른 전자 장치의 사시도 및 시스템 블록도이다.
도 33을 참조하면, 도 1 내지 도 32를 참조하여 설명된 반도체 패키지 및 그 형성 방법은 핸드폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 상기 핸드폰(1900) 내의 메인보드에 탑재될 수 있다. 나아가서, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 외장형 메모리 카드와 같은 확장장치로 제공되어 상기 핸드폰(1900)에 결합되어 사용될 수도 있다.
도 34를 참조하면, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 기판(3), 상기 외부 단자들(5), 상기 제1 봉지재(50), 상기 칩 스택(9), 및 상기 제2 봉지재(59)를 포함할 수 있다. 상기 외부 단자들(5)은 상기 바디(2110)에 접속될 수 있다. 이 경우에, 상기 전자 시스템(2100)은 경박단소화에 유리하고 종래에 비하여 높은 양산효율을 보일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
2, 4: 솔더 레지스트 3: 기판
5: 외부 단자 7: 제1 반도체 칩
9: 칩 스택(chip stack) 10, 20: 제1 및 제2 칩 스택
11, 12, 13, 14, 21, 22, 23, 24: 제2 내지 제9 반도체 칩
31, 31A, 32, 32A, 32B, 33, 33A, 35, 35A: 본드 핑거
37, 37A: 접착막
41, 41A, 42, 42A, 42B, 43, 43A, 45, 45A: 도전성 접속
47, 48: 관통 전극 49: 솔더 볼
50, 50A, 59: 제1 및 제2 봉지재
51, 52, 53, 54: 제1 내지 제4 측벽
61: 버퍼 칩 62, 62A: 수동소자
1900: 핸드폰 2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛 2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (12)

  1. 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩을 덮고 제1 내지 제4 측벽들을 갖는 제1 봉지재;
    상기 제1 봉지재 상에 탑재되며 다수의 제2 반도체 칩들을 갖는 칩 스택(chip stack); 및
    상기 칩 스택을 덮는 제2 봉지재를 포함하되,
    상기 제1 봉지재의 상기 제1 측벽과 상기 제2 측벽이 제1 방향으로 대향하고, 상기 제3 측벽과 상기 제4 측벽이 상기 제1 방향과 수직한 제2 방향으로 대향하고, 및 상기 제3 측벽은 상기 제1 측벽과 인접하고,
    상기 제2 봉지재는 상기 제1 봉지재의 상기 제1 측벽 및 상기 제2 측벽을 덮고 상기 제3 측벽 및 상기 제4 측벽을 노출하되,
    상기 기판의 측벽 및 상기 제2 봉지재의 측벽을 상기 제1 봉지재의 상기 제3측벽 또는 상기 제4 측벽과 수직 정렬되고,
    상기 제1 봉지재의 상기 제1 방향의 폭은 상기 제2 반도체 칩들 중 최하단의 제2 반도체 칩의 상기 제1 방향의 폭보다 작은 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 제2 봉지재는 상기 기판의 측벽을 덮지 않고 노출시키는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 봉지재 및 상기 제2 봉지재는 몰딩 컴파운드(molding compound)를 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제2 반도체 칩들의 폭들은 상기 제1 반도체 칩보다 큰 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 반도체 칩은 로직 칩을 포함하고, 상기 제2 반도체 칩들은 NAND 플래시를 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 반도체 칩에 인접하게 배치되고 랜덤 액세스 메모리 소자(random access memory device)를 갖는 버퍼 칩(buffer chip)을 더 포함하되,
    상기 버퍼 칩은 상기 기판 및 상기 제1 반도체 칩 사이, 상기 제1 반도체 칩 및 상기 제1 봉지재 사이, 또는 상기 기판 및 상기 제1 봉지재 사이에 배치되는 반도체 패키지.
  9. 기판 상에 형성된 제1 본드 핑거(bond finger), 제2 본드 핑거 및 제3 본드 핑거;
    상기 기판 상에 탑재된 제1 반도체 칩;
    상기 제1 본드 핑거 및 상기 제1 반도체 칩 사이의 제1 도전성 접속;
    상기 제1 반도체 칩 및 상기 제1 도전성 접속을 덮는 제1 봉지재;
    상기 제1 봉지재 상에 탑재되고 다수의 제2 반도체 칩들을 갖는 하부 칩 스택(chip stack);
    상기 하부 칩 스택 상에 탑재되고 다수의 제3 반도체 칩들을 갖는 상부 칩 스택;
    상기 제2 본드 핑거 및 상기 하부 칩 스택을 연결하고 제1 길이를 갖는 제2 도전성 접속;
    상기 제3 본드 핑거 및 상기 상부 칩 스택을 연결하고 제2 길이를 갖는 제3 도전성 접속; 및
    상기 제1 봉지재, 상기 하부 칩 스택, 상기 상부 칩 스택, 상기 제2 도전성 접속 및 상기 제3 도전성 접속을 덮는 제2 봉지재를 포함하되,
    상기 제1 본드 핑거 및 상기 제2 본드 핑거 사이는 제1 폭이고 상기 제1 본드 핑거 및 상기 제3 본드 핑거 사이는 제2 폭이며,
    상기 제1 폭 및 상기 제1 길이의 합은 상기 제2 폭 및 상기 제2 길이의 합과 동일하고,
    상기 제2 봉지재는 상기 제1 봉지재의 제1 측벽 및 상기 제1 측벽과 제 1 방향으로 대향하는 제2 측벽을 노출하되,
    상기 기판의 측벽 및 상기 제2 봉지재의 측벽은 상기 제1 봉지재의 상기 제1 측벽 또는 상기 제2 측벽과 수직 정렬되고,
    상기 제1 봉지재의 상기 제1 방향의 폭은 상기 제2 반도체 칩들 중 최하단의 제2 반도체 칩의 상기 제1 방향의 폭보다 작은 반도체 패키지.
  10. 제9 항에 있어서,
    상기 하부 칩 스택은 상기 다수의 제2 반도체 칩들이 제1 방향으로 적층된 카스케이드(cascade) 구조를 포함하고,
    상기 상부 칩 스택은 상기 다수의 제3 반도체 칩들이 상기 제1 방향과 다른 제2 방향으로 적층된 카스케이드(cascade) 구조를 포함하되,
    상기 제2 도전성 접속은 상기 제2 본드 핑거 및 상기 제2 반도체 칩들을 순차적으로 연결하고,
    상기 제3 도전성 접속은 상기 제3 본드 핑거 및 상기 제3 반도체 칩들을 순차적으로 연결하는 반도체 패키지.
  11. 기판 상에 제1 반도체 칩을 탑재하고;
    상기 기판 상에 상기 제1 반도체 칩을 덮는 제1 봉지재를 형성하고;
    상기 제1 봉지재 상에 다수의 제2 반도체 칩들을 갖는 칩 스택(chip stack)을 탑재하고;
    상기 기판 상에 상기 제1 봉지재 및 상기 칩 스택을 덮는 제2 봉지재를 형성하고; 및
    상기 기판, 상기 제1 봉지재 및 상기 제2 봉지재를 동시에 절단하는 것을 포함하되,
    상기 절단된 제1 봉지재의 제1 측벽은 상기 절단된 제2 봉지재에 의해 덮이고, 상기 절단된 제1 봉지재의 제2 측벽은 상기 절단된 제2 봉지재에 의해 덮이지 않고 노출되는 반도체 패키지의 제조 방법.
  12. 제11항에 있어서,
    상기 절단된 제1 봉지재의 제2 측벽은 상기 절단된 기판 및 상기 절단된 제2 봉지재의 측벽들과 수직 정렬되는 반도체 패키지의 제조 방법.
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