KR101906408B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Abstract

본 발명의 기술적 사상은 반도체 패키지 공정에서 핸들링이 용이하고 워피지 발생 문제를 해결할 수 있는 반도체 패키지 및 그 제조 방법을 제공한다. 그 반도체 패키지는 적어도 하나의 반도체 칩이 내부 밀봉재에 의해 밀봉된 내부 패키지; 상기 내부 패키지가 실장되는 외부 기판; 및 상기 내부 패키지를 밀봉하는 외부 밀봉재;를 포함하고, 상기 내부 밀봉재와 외부 밀봉재는 서로 다른 모듈러스(Young's modulus)를 갖는다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 특히 스트레스가 완화될 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 형성한 반도체 칩들에 대하여, 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 PCB(Printed Circuit Board), 반도체 칩과 PCB를 전기적으로 연결키는 본딩 와이어 또는 범프, 및 반도체 칩을 밀봉하는 밀봉재를 포함할 수 있다. 반도체 패키지의 고집적화와 함께, 반도체 패키지의 신뢰성 및 공정성의 향상이 요구되고 있다.
본 발명의 기술적 사상은 반도체 패키지 공정에서 핸들링이 용이하고 워피지(warpage) 발생 문제를 해결할 수 있는 스트레스가 완화된 반도체 패키지 및 그 제조 방법을 제공하는 데에 있다.
상기의 기술적 과제를 해결하기 위하여 본 발명의 기술적 사상은 적어도 하나의 반도체 칩이 내부 밀봉재에 의해 밀봉된 내부 패키지; 상기 내부 패키지가 실장되는 외부 기판; 및 상기 내부 패키지를 밀봉하는 외부 밀봉재;를 포함하고, 상기 내부 밀봉재와 외부 밀봉재는 서로 다른 모듈러스(Young's modulus)를 갖는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 내부 밀봉재의 모듈러스가 상기 외부 밀봉재의 모듈러스보다 작을 수 있다. 예컨대, 상기 내부 밀봉재는 실리콘(silicone) 계열 물질, 열경화성 물질, 열가소성 물질, 및 UV 처리 물질 중 적어도 하나의 물질을 포함하고, 상기 외부 밀봉재는 에폭시(epoxy) 계열 물질, 열경화성 물질, 열가소성 물질, 및 UV 처리 물질 중 적어도 하나의 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 반도체 칩은 2개 이상이고, 상기 적어도 하나의 반도체 칩 중 일부는 메모리 칩이고, 나머지 일부는 로직 칩일 수 있다.
본 발명의 일 실시예에 있어서, 상기 내부 패키지는, TSV(Through Silicon Via), 및 상기 TSV에 연결된 접속 부재가 하면에 형성된 내부 기판을 포함하고, 상기 적어도 하나의 반도체 칩은 상기 내부 기판 상에 적층되어 상기 TSV를 통해 상기 접속 부재에 연결되며, 상기 내부 기판은 상기 접속 부재를 통해 상기 외부 기판에 실장될 수 있다. 한편, 상기 적어도 하나의 반도체 칩은 2개 이상이고, 상기 적어도 하나의 반도체 칩은 상기 내부 기판 상에 다층구조로 적층되어 적층칩부를 구성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 내부 기판은, 상기 내부 패키지를 구성하는 다수의 반도체 칩을 포함하는 액티브 웨이퍼로 형성되거나, 또는 상기 내부 패키지를 구성하는 다수의 단위 인터포저를 포함하는 인터포저(interposer) 기판으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 내부 패키지는 내부 기판이 존재하지 않는 웨이퍼 레벨 패키지(Wafer Level Package: WLP)일 수 있다. 또한, 팬-인(fan-in) 또는 팬-아웃(fan-out) 구조의 패키지일 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, TSV가 형성된 내부 기판; 상기 내부 기판 상에 적어도 하나의 반도체 칩이 적층되어 형성된 적층칩부; 상기 적층칩부를 밀봉하는 내부 밀봉재; 상기 내부 기판이 실장되는 외부 기판; 및 상기 내부 기판, 적층칩부 및 내부 밀봉재를 밀봉하고, 상기 내부 밀봉재와 서로 다른 모듈러스(Young's modulus)를 갖는 외부 밀봉재;를 포함하는 반도체 패키지를 제공한다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 적어도 하나의 반도체 칩을 내부 밀봉재로 밀봉하여 내부 패키지를 형성하는 단계; 상기 내부 패키지를 외부 기판 상에 실장시키는 단계; 상기 내부 밀봉재와는 다른 모듈러스(Young's modulus)를 갖는 외부 밀봉재로 상기 내부 패키지를 밀봉하는 단계; 및 상기 내부 패키지를 각각 구비한 개별 반도체 패키지로 개별화시키는 단계;를 포함하는 반도체 패키지 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 내부 패키지를 형성하는 단계는, TSV가 형성된 내부 기판 상에 상기 적어도 하나의 반도체 칩을 적층하여 다수의 적층칩부를 형성하는 단계; 상기 적층칩부를 상기 내부 밀봉재로 밀봉하는 단계; 및 상기 적층칩부를 각각 구비한 상기 내부 패키지로 개별화시키는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 내부 패키지를 형성하는 단계는, TSV가 형성되고, 상기 TSV에 연결된 접속 부재가 하면에 형성된 기저 웨이퍼를 준비하는 단계; 상기 기저 웨이퍼를 제1 캐리어 기판 상에 접착시키되, 상기 기저 웨이퍼의 상기 하면이 상기 제1 캐리어 기판을 향하도록 접착시키는 단계; 상기 기저 웨이퍼 상면 상에 상기 적어도 하나의 반도체 칩을 적층하여 다수의 적층칩부를 형성하는 단계; 상기 적층칩부를 상기 내부 밀봉재로 밀봉하는 단계; 상기 제1 캐리어 기판을 상기 기저 웨이퍼로부터 디태치(detach)하여 상기 접속 부재를 노출시키는 단계; 제2 캐리어 기판을 상기 적층칩부 및 밀봉재 상면에 접착시키는 단계; 상기 접속 부재를 통해 상기 적층칩부에 대한 EDS(Electrical Die Sort) 테스트를 수행하는 단계; 상기 적층칩부를 각각 구비한 상기 내부 패키지로 개별화시키는 단계; 및 상기 내부 패키지를 상기 제2 캐리어 기판으로부터 디태치하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 내부 패키지를 형성하는 단계는, TSV가 각각 형성된 다수의 단위 내부 기판을 구비한 기저 웨이퍼를 준비하는 단계; 상기 기저 웨이퍼의 상기 단위 내부 기판을 각각으로 분리하는 단계; 상기 단위 내부 기판의 하면의 접속 부재가 제1 캐리어 기판을 향하도록 상기 단위 내부 기판을 상기 제1 캐리어 기판 상에 실장시키는 단계; 상기 적어도 하나의 반도체 칩을 대응하는 상기 단위 내부 기판 상에 적층하여, 다수의 적층칩부를 형성하는 단계; 상기 단위 내부 기판 및 상기 적층칩부를 상기 내부 밀봉재로 밀봉하는 단계; 상기 제1 캐리어 기판을 상기 단위 내부 기판으로부터 디태치(detach)하여 상기 접속 부재를 노출시키는 단계; 제2 캐리어 기판을 상기 적층칩부 및 밀봉재 상면에 접착시키는 단계; 상기 접속 부재를 통해 상기 적층칩부에 대한 EDS 테스트를 수행하는 단계; 상기 적층칩부를 각각 구비한 상기 내부 패키지로 개별화시키는 단계; 및 상기 내부 패키지를 상기 제2 캐리어 기판으로부터 디태치하는 단계;를 포함할 수 있다.
한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, TSV가 형성된 내부 기판 상에 적어도 하나의 반도체 칩을 적층하여 다수의 적층칩부를 형성하는 단계; 상기 적층칩부를 내부 밀봉재로 밀봉하는 단계; 상기 적층칩부를 각각 구비한 내부 패키지로 분리시키는 단계; 다수의 상기 내부 패키지를 외부 기판 상에 실장시키는 단계; 상기 내부 밀봉재보다 큰 모듈러스(Young's modulus)를 갖는 외부 밀봉재로 상기 내부 패키지를 밀봉하는 단계; 및 상기 내부 패키지를 각각 구비한 개별 반도체 패키지로 개별화시키는 단계;를 포함하는 반도체 패키지 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 내부 패키지로 분리시키는 단계 전에, 상기 적층칩부에 대한 EDS 테스트를 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지 및 그 제조 방법은 내부 패키지 내부의 내부 밀봉재와 내부 패키지 외곽의 외부 밀봉재를 서로 다른 모듈러스를 갖는 물질로 형성함으로써, 패키지 공정 중의 핸들링의 어려움과 워피지 발생 문제를 해결할 수 있다. 즉, 패키지 공정에서 내부 밀봉재는 작은 모듈러스 물질로 형성하고, 외부 밀봉재는 큰 모듈러스 물질로 형성하여 상기의 문제점들을 해결할 수 있다.
그에 따라, 반도체 공정의 공정 수율을 향상시킬 수 있고, 최종 반도체 패키지의 신뢰성도 향상시킬 수 있다.
도 1 내지 도 14는 본 발명의 일부 실시예들에 따른 반도체 패키지에 대한 단면도들이다.
도 15a 내지 도 15j는 도 5의 반도체 패키지에 대한 제조 과정을 보여주는 단면도들이다.
도 16a 내지 도 16e은 도 7의 반도체 패키지에 대한 제조 과정을 보여주는 단면도들이다.
도 17a 내지 도 17h는 도 12의 반도체 패키지에 대한 제조 과정을 보여주는 단면도들이다.
도 18은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 19는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 SSD 장치를 개략적으로 보여주는 단면도이다.
도 21은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1 내지 도 14는 본 발명의 일부 실시예들에 따른 반도체 패키지에 대한 단면도들이다.
도 1을 참조하면, 본 실시예의 반도체 패키지(10000)는 내부 패키지(1000), 외부 기판(2000), 및 외부 밀봉재(3000)를 포함할 수 있다. 내부 패키지(1000)는 외부 기판(2000) 상에 실장되며, 외부 밀봉재(3000)에 의해 밀봉될 수 있다. 이러한 내부 패키지(1000)는 내부 기판(200), 반도체 칩(100) 및 내부 밀봉재(300)를 포함할 수 있다.
내부 기판(200)은 몸체부(210), 패시베이션층(220), 하부 패드(230), 접속 부재(240), TSV(250, Through Silicon Via) 및 상부 패드(260)를 포함할 수 있다. 이러한 내부 기판(200)은 액티브 웨이퍼(active wafer) 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 여기서, 액티브 웨이퍼는 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 웨이퍼를 말한다.
내부 기판(200)이 액티브 웨이퍼를 기반으로 형성된 경우, 몸체부(210)는 반도체 기판(미도시), 집적 회로층(미도시) 및 층간 절연층(미도시) 및 금속간 절연층(미도시)을 포함할 수 있다. 금속간 절연층 내에는 다층의 배선층(미도시)이 형성될 수 있다. 여기서, 반도체 기판은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼를 포함할 수 있다. 또한, 반도체 기판은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 반도체 기판은 단결정 웨이퍼에 한정되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 반도체 기판으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.
한편, 내부 기판(200)이 액티브 웨이퍼를 기반으로 형성된 경우라도, 몸체부(210)는 단지 반도체 기판만을 포함하고, 집적 회로층, 층간 절연층, 금속간 절연층 등은 포함하지 않을 수도 있다.
내부 기판(200)이 인터포저 기판을 기반으로 형성된 경우, 몸체부(210)는 단순히 지지 기판과 같은 부분으로서, 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 형성될 수 있다.
패시베이션층(220)은 몸체부(210)의 하면에 형성되며, 몸체부를 외부로부터 보호하는 기능을 한다. 이러한 패시베이션층(220)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 패시베이션층(220)은 HDP-CVD 공정을 이용하여 산화막 또는 질화막, 예컨대 실리콘 산화막(SiO2) 또는 실리콘질화막(SiNx)으로 형성될 수 있다.
하부 패드(230)는 몸체부(210)의 하면 상에 도전성 물질로 형성되며, 패시베이션층(220)을 관통하여 TSV(250)에 전기적으로 연결될 수 있다. 도면상, 하부 패드(230)가 TSV(250)와 바로 연결되어 있는 것으로 도시되어 있지만, 하부 패드(230)는 몸체부(210) 내의 배선층(미도시)을 통해 TSV(250)에 연결될 수 있다. 한편, 하부 패드(230) 상에는 UBM(Under Bump Metal)이 형성될 수 있다. 하부 패드(230)는 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 그러나 하부 패드(230)가 상기 재질이나 방법에 한정되는 것은 아니다.
접속 부재(240)는 하부 패드(230) 상에 형성될 수 있다. 접속 부재(240)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 접속 부재(240)의 재질이 그에 한정되는 것은 아니다. 한편, 접속 부재(240)는 다중층 또는 단일층으로 형성될 수 있다. 예컨대, 다중층으로 형성되는 경우에, 접속 부재(240)는 구리 필러(pillar) 및 솔더를 포함할 수 있고, 단일층으로 형성되는 경우에 접속 부재(240)는 주석-은 솔더나 구리로 형성될 수 있다.
TSV(250)는 몸체부(210)를 관통하여, 하부 패드(230)에 연결될 수 있다. 본 실시예에서, TSV(250)는 비아-라스트(Via-last) 구조로 형성되었지만, 이에 한하지 않고, 비아-퍼스트(Via-first) 또는 비아-미들(Via-middle) 구조로 형성될 수 있음은 물론이다.
참고로, TSV는 비아-퍼스트, 비아-미들, 및 비아-라스트 구조로 나누어질 수 있다. 비아-퍼스트는 집적 회로층이 형성되기 전에 TSV가 형성되는 구조를 지칭하고, 비아-미들은 집적 회로층 형성 후 다층 배선층이 형성되기 전에 TSV가 형성되는 구조를 지칭하며, 비아-라스트는 다층 배선층이 형성된 후에 TSV가 형성되는 구조를 지칭한다. 본 실시예에서 TSV(250)는 다층 배선층이 형성된 후에 TSV가 형성되는 비아-라스트 구조로 형성되며, 비아-라스트 구조에 기인하여 TSV(250)가 하부 패드(130)에 바로 연결될 수 있다.
이러한, TSV(250)는 적어도 하나의 금속을 포함할 수 있다. 예를 들어, TSV(250)는 장벽 금속층(미도시) 및 배선 금속층(미도시)을 포함할 수 있다. 장벽 금속층은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속층은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 예컨대, 배선 금속층은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나, TSV(250)의 재질이 상기의 물질에 한정되는 것은 아니다.
한편, TSV(250)는 및 몸체부(210) 사이에 스페이서 절연층(미도시)이 개재될 수 있다. 스페이서 절연층은 몸체부(210) 내의 회로 소자들과 TSV(250)가 직접 접촉되는 것을 막아줄 수 있다. 이러한 스페이서 절연층은 TSV(250)의 바닥면에는 형성되지 않을 수 있다.
내부 기판(200)이 액티브 웨이퍼를 기반으로 형성되는 경우, 내부 기판(200)은 메모리 소자 또는 로직 소자로 기능할 수 있다. 메모리 소자는 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다.
반도체 칩(100)은 내부 기판(200)과 유사하게 몸체부(110), 패시베이션층(120), 칩 패드(130), 및 접속 부재(140)를 포함할 수 있다.
몸체부(110)는 내부 기판(200)의 몸체부(210)에 대해 설명한 바와 같다. 그에 따라, 그에 대한 상세한 설명은 생략한다. 다만, 반도체 칩(100)의 몸체부(110)는 인터포저 기판이 아닌 액티브 웨이퍼를 기반으로 형성될 수 있다. 또한, 패시베이션층(120), 칩 패드(130) 및 접속 부재(140) 각각도 내부 기판(200)의 패시베이션층(220), 하부 패드(230) 및 접속 부재(240) 각각에 대해 설명한 바와 같으므로 그에 대한 상세한 설명은 생략한다.
한편, 본 실시예에서, 반도체 칩(100)은 내부 기판(200)과 달리 TSV 및 상부 패드를 포함하지 않는다. 그러나 경우에 따라 반도체 칩(100)은 TSV 및 상부 패드를 포함할 수도 있다.
이러한 반도체 칩(100)은 메모리 소자 또는 로직 소자일 수 있다. 전술한 바와 같이, 메모리 소자는 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다.
한편, 내부 기판(200) 및 반도체 칩(100) 모두 메모리 소자 또는 로직 소자일 수 있고, 또는 어느 하나는 메모리 소자이고 다른 하나는 로직 소자일 수 있다. 예컨대, 내부 기판(200)은 로직 소자이고 반도체 칩(100)은 메모리 소자일 수 있다.
내부 밀봉재(300)는 반도체 칩(100)을 밀봉하는 기능을 수행한다. 내부 밀봉재(300)는 1GPa 미만, 예컨대 수십 ~ 수백 MPa의 모듈러스(Young's modulus)를 가질 수 있다. 내부 밀봉재(300)는 예컨대, 실리콘(Silicone) 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리(UV curable) 물질 등으로 형성될 수 있다. 열경화성 물질의 경우, 페놀형(Phenol type), 산무수물형(Acid Anhydride type), 암민형(Amine type)의 경화제와 아크릴폴리머(Acrylic Polymer)의 첨가제를 포함할 수 있다.
또한, 내부 밀봉재(300)는 레진으로 형성되되, 필러(filler)를 비교적 적게 함유할 수 있다. 여기서 '비교적 적게' 라는 의미는 외부 밀봉재(3000)에 비해 상대적으로 작음을 의미하며, 정확하게는 단위 체적당 필러의 양, 즉 필러의 밀도가 상대적으로 낮음을 의미한다. 좀더 구체적으로, 내부 밀봉재(300)와 외부 밀봉재(3000)를 동일 레진으로 형성한 경우에, 함유되는 필러의 양에 의해 모듈러스를 조절할 수 있고, 그에 따라, 내부 밀봉재(300)를 구성하는 레진에 비교적 적은 양의 필러를 함유시킴으로써, 모듈러스를 작게 하고, 외부 밀봉재(3000)를 구성하는 레진에 비교적 많은 필러를 함유시킴으로써 모듈러스를 크게 할 수 있다. 참고로, 모듈러스는 탄성계수를 나타내는 것으로서, 모듈러스가 작은 물질은 유연 또는 부드럽고, 큰 물질은 견고 또는 딱딱할 수 있다. 여기서, 필러는 실리카 필러일 수 있다.
한편, 내부 밀봉재(300)는 MUF(Molded Underfill) 공정을 통해 형성될 수 있다. 그에 따라, 반도체 칩(100)의 외곽을 덮는 물질과, 반도체 칩(100)과 내부 기판(200) 사이를 채우는 물질이 동일할 수 있다.
이러한 내부 밀봉재(300)는 웨이퍼-레벨 몰딩 공정에서 형성되며, 전술한 바와 같이 비교적 작은 모듈러스를 가짐으로써, 몰딩 공정 이후의 공정에서의 핸들링이 용이하며, 또한 워피지(warpage) 발생을 최소화할 수 있다. 예컨대, 웨이퍼-레벨의 몰딩 공정을 수행하지 않으면, 즉 내부 밀봉재로 반도체 칩들을 밀봉하지 않으면, 반도체 칩들이 적층된 액티브 웨이퍼, 인터포저 또는 캐리어 웨이퍼 등의 기저 웨이퍼가 너무 유연하여, 이후 공정에서 핸들링하기가 매우 어렵다. 한편, 비교적 큰 밀봉재, 예컨대, 에폭시 등으로 반도체 칩들을 밀봉하는 경우에, 워피지가 심하게 발생하게 되고 그에 따라 후속 공정이 불가능한 문제가 발생한다. 그러나 본 실시예에서와 같이, 비교적 작은 모듈러스를 갖는 내부 밀봉재로 웨이퍼 레벨에서 반도체 칩들을 밀봉함으로써, 핸들링 문제와 워피지 발생 문제를 동시에 해결할 수 있다.
외부 기판(2000)은 전술한 바와 같이 내부 패키지(1000)가 실장되는 지지 기판으로서, 바디층(2100), 하부 보호층(2200), 하부 패드(2300), 및 외부 접속 부재(2400), 상부 보호층(2500), 및 상부 패드(2600)를 포함할 수 있다. 이러한 외부 기판(2000)은 세라믹 기판, PCB, 유기 기판 및 인터포저 기판 등을 기반으로 형성될 수 있다. 경우에 따라, 외부 기판(2000)도 액티브 웨이퍼로 형성될 수도 있다.
바디층(2100) 내에는 다층 또는 단층의 배선 패턴(미도시)이 형성될 수 있고, 그러한 배선 패턴을 통해 하부 패드(2300)와 상부 패드(2600)가 전기적으로 연결될 수 있다. 하부 보호층(2200) 및 상부 보호층(2500)은 바디층(2100)을 보호하는 기능을 하는데, 예컨대, 솔더 레지스트로 형성될 수 있다.
하부 패드(2300)는 바디층(2100)의 하면 상에 형성되고, 하부 보호층(2200)을 관통하여 바디층(2100) 내의 배선 패턴에 전기적으로 연결될 수 있다. 하부 패드(2300)의 재질이나 형성 방법은 내부 기판(200)의 하부 패드(230)에서 설명한 바와 같다. 한편, 상부 패드(2600)는 바디층(2100)의 상면 상에 형성되고, 상부 보호층(2500)을 관통하여 바디층(2100) 내의 배선 패턴에 전기적으로 연결될 수 있다. 이러한 상부 패드(2600) 역시 재질이나 형성방법은 내부 기판(200)의 상부 패드(260)에서 설명한 바와 같다.
외부 접속 부재(2400)는 하부 패드(2300) 상에 형성될 수 있고, 전체 반도체 패키지의 외부의 시스템 기판이나 메인 보드에 실장시키는 기능을 할 수 있다. 이러한 외부 접속 부재(2400)의 구조나 재질은 내부 기판(200)의 접속 부재(240)에서 설명한 바와 동일할 수 있다. 그러나 외부 접속 부재(2400)의 사이즈는 내부 기판(200) 또는 반도체 칩(100)의 접속 부재(240 또는 140)보다 클 수 있다.
외부 밀봉재(3000)는 내부 패키지(1000)의 측면과 상면을 밀봉할 수 있다. 외부 밀봉재(3000)는 1GPa 이상, 예컨대 수 ~ 수십 GPa의 모듈러스를 가질 수 있다. 외부 밀봉재(3000)는 예컨대, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 열경화성 물질의 경우, 페놀형, 산무수물형, 암민형의 경화제와 아크릴폴리머의 첨가제를 포함할 수 있다. 내부 밀봉재의 모듈러스는 외부 밀봉재의 모듈러스의 1/10 이하일 수 있다.
또한, 외부 밀봉재(3000)는 레진으로 형성되되, 필러(filler)를 비교적 많이 함유할 수 있다. 예컨대, 외부 밀봉재(3000)는 실리카 필러를 80% 정도 함유한 에폭시 계열 물질로 형성할 수 있다. 한편, 전술한 바와 같이, 내부 밀봉재(300)와 외부 밀봉재(3000)를 동일 레진으로 형성한 경우에, 함유되는 필러의 양, 즉 필러의 밀도에 의해 모듈러스를 조절할 수 있고, 그에 따라, 내부 밀봉재(300)를 구성하는 레진에 비교적 적은 양의 필러를 함유시킴으로써, 모듈러스를 작게 하고, 외부 밀봉재(3000)를 구성하는 레진에 비교적 많은 양의 필러를 함유시킴으로써 모듈러스를 크게 할 수 있다.
한편, 외부 밀봉재(3000) 역시 MUF 공정을 통해 형성될 수 있고, 그에 따라, 내부 패키지(1000)의 외곽을 덮는 물질과, 내부 패키지(1000)와 외부 기판(2000) 사이를 채우는 물질이 동일할 수 있다.
본 실시예에 따른 반도체 패키지는, 내부 패키지 내부의 내부 밀봉재와 내부 패키지 외곽의 외부 밀봉재를 서로 다른 모듈러스를 갖는 물질로 형성함으로써, 패키지 공정 중의 핸들링의 어려움과 워피지 발생 문제를 해결할 수 있다. 즉, 패키지 공정에서 내부 밀봉재는 작은 모듈러스 물질로 형성하고, 외부 밀봉재는 큰 모듈러스 물질로 형성함으로써, 내부 기판에 가해지는 스트레스(stress)를 완화할 수 있고, 또한 내부 패키지를 견고하게 유지시킬 수 있다. 그에 따라, 상기에서 언급한 문제점들을 효율적으로 해결할 수 있다.
이하, 본 발명의 다양한 실시예에 따른 도 1과 다른 구조의 반도체 패키지들에 대하여 기술한다. 설명의 편의를 위해 도 1의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
도 2의 실시예에 따른 반도체 패키지(10000a)는 내부 밀봉재 및 외부 밀봉재 부분만을 제외하고 도 1의 반도체 패키지(10000)와 유사한 구조를 가질 수 있다.
도 2를 참조하면, 본 실시예의 반도체 패키지(10000a)에서, 내부 밀봉재(300a)는 반도체 칩(100)의 상면을 밀봉하지 않을 수 있다. 그에 따라, 반도체 칩(100)의 상면이 내부 밀봉재(300a)로부터 노출될 수 있다. 또한, 내부 밀봉재(300a)의 상면과 반도체 칩(100)의 상면이 동일 평면을 이룰 수 있다.
한편, 외부 밀봉재(3000a)는 내부 패키지(1000a)의 상면을 밀봉하지 않을 수 있다. 즉, 내부 패키지(1000a)의 반도체 칩(100)의 상면 및 내부 밀봉재(300a)의 상면이 노출될 수 있다. 그에 따라, 반도체 칩(100), 내부 밀봉재(300a) 및 외부 밀봉재(3000a) 상면 모두가 동일 평면을 이룰 수 있다.
전술한 바와 같이 본 실시예에의 반도체 패키지(10000a)에서도 내부 밀봉재(300a)의 모듈러스가 외부 밀봉재(3000a)의 모듈러스보다 작음은 물론이다.
한편, 본 실시예에서, 반도체 칩(100)의 상면, 내부 밀봉재(300a) 및 외부 밀봉재(3000a) 상면 모두가 동일 평면을 이루도록 내부 밀봉재(300a) 및 외부 밀봉재(3000a)가 형성되었지만, 셋 중 두 개의 상면만 동일 평면을 이루도록 내부 밀봉재(300a) 및 외부 밀봉재(3000a)가 형성될 수도 있다. 예컨대, 반도체 칩(100)의 상면과 내부 밀봉재(300a)의 상면이 동일 평면을 이루도록 내부 밀봉재(300a)가 형성되고, 외부 밀봉재(3000a)는 반도체 칩(100)의 상면과 내부 밀봉재(300a)의 상면을 덮도록 형성될 수 있다. 또한, 다른 구조로서, 내부 밀봉재(300a)가 반도체 칩(100)의 상면을 덮도록 형성되고, 외부 밀봉재(3000a)는 내부 밀봉재(300a) 상면을 노출시키도록, 즉, 외부 밀봉재(3000a)의 상면과 내부 밀봉재(300a) 상면이 동일 평면을 이루도록 형성될 수 있다.
도 3의 실시예에 따른 반도체 패키지(10000b)는 반도체 칩과 내부 기판 사이 부분과 내부 패키지와 외부 기판 사이 부분만을 제외하고 도 1의 반도체 패키지(10000)와 유사한 구조를 가질 수 있다.
도 3을 참조하면, 본 실시예의 반도체 패키지(10000b)에서, 내부 패키지(1000b)는 반도체 칩(100)과 내부 기판(200) 사이에 언더필(320)을 더 포함할 수 있다. 언더필(320, underfill)은 반도체 칩(100)과 내부 기판(200)의 연결 부분, 즉 반도체 칩(100)의 접속 부재(140)와 내부 기판(200)의 상부 패드(260)가 연결되는 부분을 채울 수 있다. 언더필(320)은 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등이 포함될 수 있다. 언더필(320)은 외곽으로 형성되는 내부 밀봉재(300b)와 다른 재질로 형성될 수 있지만 동일 재료로 형성될 수도 있다.
언더필(320) 대신 접착 부재가 사용될 수도 있다. 접착 부재는 예컨대, NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등일 수 있다.
한편, 내부 밀봉재(300b)는 도 1에서 전술한 내부 밀봉재(300)와 약간 구조가 다르다. 즉, 내부 밀봉재(300b)는 반도체 칩(100)의 측면 및 상면, 그리고 언더필(320)의 측면을 밀봉할 수 있다. 내부 밀봉재(300b)의 재질은 도 1에서 전술한 내부 밀봉재(300)와 동일할 수 있다. 그에 따라, 내부 밀봉재(300b)에 대한 상세한 설명은 생략한다.
본 실시예의 반도체 패키지(10000b)는 내부 패키지(1000b)와 외부 기판(2000) 사이를 채우는 외부 언더필(3200)을 더 포함할 수 있다. 외부 언더필(3200)의 재질은 전술한 내부 패키지(1000b) 내의 언더필(320)과 동일할 수 있다.
한편, 이러한 외부 언더필(3200)의 존재로 인해, 외부 밀봉재(3000b)는 내부 반도체 패키지(1000b)의 측면 및 상면, 그리고 외부 언더필(3200)의 측면을 밀봉할 수 있다. 외부 밀봉재(3000b)의 재질은 도 1에서 전술한 외부 밀봉재(3000)와 동일할 수 있다. 그에 따라, 외부 밀봉재(3000b)에 대한 상세한 설명은 생략한다.
도 4의 실시예에 따른 반도체 패키지(10000c)는 외부 기판 부분만을 제외하고 도 1의 반도체 패키지(10000)와 유사한 구조를 가질 수 있다.
도 4를 참조하면, 본 실시예의 반도체 패키지(10000c)에서, 외부 기판(2000a)은 바디층(2100), 비아 콘택(2250), 하부 패드(2300), 외부 접속 부재(2400), 상부 패드(2600), 배선층(2700), 및 비아 패드(2800)를 포함할 수 있다. 이러한 외부 기판(20000a)은 미세화되는 내부 패키지(1000)를 외부의 시스템 기판이나 메인 보드에 실장할 수 있도록 하는 매개체 기능을 할 수 있다.
바디층(2100)은 단순히 지지 기판과 같은 부분으로서, 예컨대, 실리콘, 유리(glass), 세라믹(ceramic), 유기 물질(organic material), 또는 플라스틱(plastic) 등으로 형성될 수 있다. 비아 콘택(2250)은 바디층(2100)을 관통하여 형성되며, 각 단부는 하부 패드(2300)와 비아 패드(2800)에 연결될 수 있다. 비아 콘택(2250)은 내부 기판(200)에 형성된 TSV(250)와 재질 및 구조가 유사하나, 바디층(2100)이 반드시 실리콘으로 형성된 것이 아니므로 단순히 비아 콘택으로 일컫는다.
배선층(2700)은 바디층(2100) 상에 형성되며, 내부에 단층 또는 다층의 배선 패턴(미도시)을 포함하여 비아 패드(2800)를 상부 패드(2600)에 전기적으로 연결할 수 있다. 경우에 따라, 배선층(2700)은 생략될 수 있고, 그에 따라, 비아 콘택(2250)이 상부 패드(2600)에 바로 연결될 수 있다.
한편, 하부 패드(2300) 상에는 외부 접속 부재(2400), 예컨대 범프 또는 솔더 볼이 형성될 수 있다. 이러한 외부 접속 부재(2400)를 통해 반도체 패키지(10000c)를 외부 장치에 실장시킬 수 있다. 또한, 상부 패드(2600)에는 내부 기판(200)의 접속 부재(240)가 연결되며, 그에 따라, 내부 패키지(1000)가 외부 기판(2000a)에 실장될 수 있다.
도 5a 및 5b의 실시예에 따른 반도체 패키지들(10000d, 10000dd)은 내부 패키지 내의 반도체 칩의 개수를 제외하고 도 1의 반도체 패키지(10000)와 유사한 구조를 가질 수 있다.
도 5a 및 도 5b를 참조하면, 본 실시예의 반도체 패키지(10000d 또는 10000dd)에서, 내부 패키지(1000c 또는 1000cc)는 내부 기판(200) 상에 적층된 4개의 반도체 칩(100-1, 100-2, 100-3, 100-4 또는 100-4c)을 포함할 수 있다. 첫 번째 내지 세 번째 반도체 칩((100-1, 100-2, 100-3) 각각은 도 1의 반도체 칩(100)과 달리 내부에 TSV(150) 및 상부 패드(160)를 포함할 수 있다. 각 반도체 칩의 칩 패드(130) 및 접속 부재(140), 그리고 첫 번째 내지 세 번째 반도체 칩의 TSV(150) 및 상부 패드(160)를 통해 모든 반도체 칩들이 전기적으로 서로 연결될 수 있다. 한편, 도 5a에 도시된 바와 같이 네 번째 반도체 칩(100-4)에는 TSV 및 상부 패드가 형성되어 있지 않지만, 도 5b와 같이 네 번째 반도체 칩(100-4c)에 TSV 및 상부 패드가 형성되어 있을 수도 있다.
4개의 반도체 칩(100-1, 100-2, 100-3, 100-4 또는 100-4c)은 모두 동종의 반도체 칩일 수도 있고, 적어도 일부가 이종의 반도체 칩일 수 있다. 예컨대, 모두 4개의 반도체 칩(100-1, 100-2, 100-3, 100-4 또는 100-4c) 모두 메모리 소자일 수 있고, 일부만 메모리 소자이고 나머지는 로직 소자일 수 있다. 한편, 4개의 반도체 칩(100-1, 100-2, 100-3, 100-4 또는 100-4c) 모두가 메모리 소자인 경우에도, 특수한 경우, 다른 종류의 메모리 소자들로 분류될 수도 있다.
반도체 칩의 적층은 접착 부재(350)를 통해 이루어질 수 있다. 접착 부재(350)는 예컨대, NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다.
NCF는 보통의 접착 필름으로서, 절연성을 갖는 필름이다. 이러한 NCF를 이용하면, 압착하는 방식으로 상부 칩을 하부 칩에 적층할 수 있다. 그에 따라, 종래, 열 및 압착을 통해 상부 칩을 상부 칩을 적층함으로써 발생하는 칩의 뒤틀림과 같은 워피지(warpage), 즉 휨 현상을 해결할 수 있어 다수의 층을 적층하는데 유리할 수 있다.
한편, ACF는 이방성 전도 필름으로, 절연 접착 필름 내에 도전성 입자가 분산되어 있는 구조를 가지며, 접속 시, 전극 방향, 즉 수직 방향으로만 통전이 되도록 하며, 전극과 전극 사이 방향, 즉 수평 방향으로는 절연되는 이방성의 전기적 특성을 가질 수 있다. 이러한, ACF는 열과 압력을 가하여 접착제를 용융시키면, 도전입자는 대치하는 전극 사이에 배열되어 도전성이 발생하는 반면, 인접하는 전극 사이에는 접착제가 충진되어 절연되게 된다.
접착 부재(350)는 전술한 재질에 한정되지 않고, 칩들을 견고하게 접착할 수 있고, 연결 부분의 접속 부재와 패드들을 밀봉할 수 있는 다양한 다른 재질의 접착물질로 형성될 수 있음은 물론이다. 한편, 경우에 따라, 접착 부재(350) 대신 언더필 물질을 이용할 수도 있다.
본 실시예에서, 4개의 반도체 칩(100-1, 100-2, 100-3, 100-4 또는 100-4c)을 내부 기판(200)에 적층 하였지만 이는 예시적인 것에 불과하다. 그에 따라 4개 미만 또는 5개 이상의 반도체 칩이 내부 기판(200)에 적층될 수 있음은 물론이다. 적층되는 반도체 칩의 개수가 증가할수록, 웨이퍼 레벨의 몰딩은 더욱 중요할 수 있다. 즉, 반도체 칩의 개수가 증가할수록 몰딩을 하지 않을 경우, 후속 공정의 핸들링이 더욱 어려워진다. 또한, 몰딩을 한 경우에도 에폭시와 같은 큰 모듈러스의 밀봉재로 밀봉하는 경우에는 워피지 발생 문제가 더 심각해질 수 있다. 그러나 본 실시예에는 비교적 작은 모듈러스의 내부 밀봉재, 예컨대 실리콘 계통의 내부 밀봉재를 이용하여 반도체 칩들을 밀봉함으로써, 상기의 문제들을 해결할 수 있다.
도 6의 실시예에 따른 반도체 패키지(10000e)는 내부 기판의 사이즈 및 내부 밀봉재의 구조 부분을 제외하고 도 1의 반도체 패키지(10000)와 유사한 구조를 가질 수 있다.
도 6을 참조하면, 본 실시예의 반도체 패키지(10000e)에서, 내부 기판(200a)은 반도체 칩(100)과 동일한 사이즈, 즉, 동일한 평면적을 가질 수 있다. 또한, 내부 밀봉재(300c)는 내부 기판(200a)의 측면을 밀봉할 수 있다. 그에 따라, 내부 기판(200a)의 측면은 내부 밀봉재(200c)로부터 노출되지 않을 수 있다.
한편, 반도체 칩(100)은 내부 기판(200a) 상에 접착 부재(350)를 통해 적층될 수 있다. 그에 따라, 내부 밀봉재(300c)는 반도체 칩(100)과 내부 기판(200a) 사이에는 채워지지 않을 수 있다. 접착 부재(350) 대신 언더필 물질이 이용될 수도 있음은 물론이다.
본 실시예의 반도체 패키지(10000e)에 포함되는 내부 패키지(1000d) 구조는 액티브 웨이퍼를 기반으로 형성된 내부 기판(200a)의 측면이 외부로 노출되지 않아 패키지 공정 중에 외부의 물리적 화학적 손상으로 보호될 수 있다. 이러한 내부 패키지(1000d) 구조의 형성은 도 16a 내지 16e의 반도체 패키지 제조 과정을 통해 이해될 수 있다.
도 7의 실시예에 따른 반도체 패키지(10000f)는 내부 기판의 사이즈 및 내부 밀봉재의 구조 부분을 제외하고 도 5a의 반도체 패키지(10000d)와 유사한 구조를 가질 수 있다.
도 7을 참조하면, 본 실시예의 반도체 패키지(10000f)에서, 내부 패키지(1000e)는 도 5a의 내부 패키지(1000c)와 유사하게 내부 기판(200a) 상에 4개의 반도체 칩(100-1, 100-2, 100-3, 100-4)을 포함할 수 있다. 그러나 도 6의 내부 패키지(1000d)와 같이 내부 기판(200a)의 사이즈, 즉 평면적은 반도체 칩과 동일할 수 있다.
도 8의 실시예에 따른 반도체 패키지(10000g)는 적층되는 반도체 칩의 개수 및 적층 구조 부분을 제외하고 도 1의 반도체 패키지(10000)와 유사한 구조를 가질 수 있다.
도 8을 참조하면, 본 실시예의 반도체 패키지(10000g)에서, 내부 패키지(1000f)는 수평 방향으로 서로 이격되어 배치된 2개의 반도체 칩(100, 400)을 포함할 수 있다.
이와 같은 구조에서, 어느 하나의 반도체 칩은 메모리 소자이고 다른 하나의 반도체 칩은 로직 소자일 수 있다. 또한, 하나씩만을 예시하였지만, 어느 한쪽으로는 2개 이상의 반도체 칩이 적층될 수도 있다. 예컨대, 오른쪽의 반도체 칩(100)이 메모리 소자이고, 왼쪽의 반도체 칩(400)이 로직 칩인 경우, 메모리 용량 증가를 위해, 오른쪽 반도체 칩(100) 상에, 도 5a 또는 도 7과 같이 다수의 메모리 반도체 칩들이 적층될 수 있다. 이때, 내부 기판(200)은 인터포저 기판을 기반으로 하여 단순히 매개체 기능을 수행할 수 있다. 한편, 내부 기판(200)이 로직 소자로서 기능하고, 양쪽 반도체 칩(100, 400) 모두가 메모리 소자일 수도 있다.
본 실시예에서 반도체 패키지에서, 2개의 반도체 칩(100, 400)이 서로 이격되어 내부 기판(200) 상에 배치되는 것을 예시하였지만, 본 실시예가 그에 한정되는 것은 아니다. 즉, 내부 기판(200) 상에 3개 이상의 반도체 칩이 수평 방향으로 서로 이격되어 배치될 수 있음은 물론이다.
도 9의 실시예에 따른 반도체 패키지(10000h)는 수동 소자를 더 포함한다는 것을 제외하고 도 8의 반도체 패키지(10000g)와 유사한 구조를 가질 수 있다.
도 9를 참조하면, 본 실시예의 반도체 패키지(10000h)에서, 내부 패키지(1000g)는 내부 기판(200) 상에 적층된 수동 소자(500)를 더 포함할 수 있다. 여기서, 수동 소자(500)는 저항, 커패시턴스, 인덕턴스 등을 포함할 수 있다. 이와 같이, 본 실시예의 반도체 패키지는 수동 소자까지 내부 기판(200) 상에 배치하고 내부 밀봉재로 함께 밀봉하여 내부 패키지(1000g)를 구성할 수 있다.
한편, 본 실시예에서, 2개의 반도체 칩(100, 400)이 수평 방향으로 이격되어 배치되어 있지만, 본 실시예가 이에 한정되지 아니다. 예컨대, 하나의 반도체 칩과 수동 소자만이 내부 기판(200) 상에 배치되거나, 도 5a 또는 도 7과 같이 수직 구조로 적층된 다수의 반도체 칩과 수동 소자가 내부 기판(200) 상에 서로 이격되어 배치될 수도 있다.
도 10의 실시예에 따른 반도체 패키지(10000i)는 내부 기판에 형성된 적층칩부 개수를 제외하고 도 8의 반도체 패키지(10000g)와 유사한 구조를 가질 수 있다.
도 10을 참조하면, 본 실시예의 반도체 패키지(10000i)에서, 내부 패키지(1000h)는 내부 기판(200) 상에 서로 수평방향으로 이격되어 다수의 반도체 칩들이 적층된 2개의 적층칩부(100s, 400s)를 포함할 수 있다. 적층칩부(100s, 400s) 각각은 4개의 반도체 칩들이 적층되어 형성되며, 도 5a에서의 4개의 반도체 칩들(100-1, 100-2, 100-3, 100-4)이 적층된 구조와 동일한 구조를 가질 수 있다.
이와 같은 구조의 반도체 패키지에서, 내부 기판(200)이 로직 소자로서 기능하고, 양쪽 적층칩부(100s, 400s)의 모든 반도체 칩들은 메모리 소자일 수 있다.
본 실시예에서, 적층칩부(100s, 400s) 각각이 4개의 반도체 칩을 포함하고 있지만, 본 실시예가 이에 한정되는 것은 아니다. 예컨대, 적층칩부(100s, 400s) 각각은 4개 미만 또는 5개 이상의 반도체 칩을 포함할 수 있다. 또한, 경우에 따라 오른쪽 적층칩부(100s)와 왼쪽 적층칩부(400s)는 서로 다른 개수의 반도체 칩을 포함할 수도 있다.
도 11의 실시예에 따른 반도체 패키지(10000j)는 내부 패키지의 구조가 도 1 내지 도 10의 반도체 패키지의 내부 패키지 구조와는 다르다.
도 11을 참조하면, 본 실시예의 반도체 패키지(10000j)에서, 내부 패키지(1000i)는 별도의 내부 기판이 없는 웨이퍼 레벨 패키지로서, 반도체 칩(100a), 재배선 라인(170), 보호층(180), 접속 부재(140), 및 내부 밀봉재(300)를 포함할 수 있다. 여기서, 반도체 칩(100a)은 접속 부재(140)와의 위치 관계상 접속 부재(140)를 제외한 개념으로 설명한다. 그에 따라, 반도체 칩(100a)은 몸체부(110), 패시베이션층(120) 및 칩 패드(130)를 포함할 수 있다.
재배선 라인(170)은 패시베이션층(120) 및 칩 패드(130) 상에 형성되고, 칩 패드(130)와 전기적으로 연결될 수 있다. 이러한 재배선 라인(170)은 반도체 칩(100a) 하면에만 형성될 수도 있지만, 반도체 칩(100a) 하면의 소정 부분으로부터 내부 밀봉재(300) 부분까지 확장하여 형성될 수도 있다. 재배선 라인(170)의 연장 정도에 따라, 하부에 배치되는 접속 부재(140)의 위치가 달라질 수 있다. 예컨대, 접속 부재가 반도체 칩(100a) 하면 내부에 한정되어 배치되거나 하면에서 벗어나 배치될 수 있다.
참고로, 반도체 칩(100a) 하면 내에만 접속 부재(140)가 형성된 구조를 팬-인(Fan-in) 구조라고 하고, 반도체 칩(100a) 하면을 벗어나 외곽 부분으로 접속 부재(140)가 형성된 구조를 팬-아웃(Fan-out) 구조라고 한다. 현재 PCB 없는 패키지 구조의 경우 팬-아웃 구조가 JEDEC 표준으로 자리잡고 있다. 본 실시예에서는 접속 부재(140)가 반도체 칩(100a) 하면 부분에 위치하므로 팬-인 구조라고 볼 수 있겠다.
이러한 재배선 라인(170)은 도전 물질, 예컨대 은(Ag), 알루미늄(AL), 구리(Cu), 금(Au), 니켈(Ni), 팔라듐(Pd) 등의 금속으로 형성되며, 리소그라피 방법이나 프린팅 방법을 통해 형성될 수 있다. 프린팅 방법의 경우 예컨대, 롤-투-롤(roll-to-roll) 프린팅, 또는 스크린 프린팅 등의 임프린팅(Im-Printing) 방법이 이용될 수 있다. 또한, 재배선 라인(170)은 단일층 또는 다중층으로 형성될 수 있다.
보호층(180)은 반도체 칩(100a), 재배선 라인(170), 내부 밀봉재(300) 상에 형성되며, 반도체 칩(100a) 및 재배선 라인(170)을 외부의 물리적 화학적 손상으로부터 보호한다. 보호층(180)에는 재배선 라인(170)의 일부를 노출하는 개구부가 형성될 수 있다. 이러한 보호층(180)은 예컨대 솔더 레지스트로 형성될 수 있고, 임프린팅 방법을 통해 5 ~ 20㎛ 정도로 두껍게 형성될 수 있다.
접속 부재(140)는 보호층(180)에 형성된 개구부에 배치되어, 재배선 라인(170)과 전기적으로 연결될 수 있다. 접속 부재(140)의 재질이나 형성 방법은 도 1의 내부 기판(200)의 접속 부재(240)에서 설명한 바와 같다.
내부 밀봉재(300)는 반도체 칩(100a)을 밀봉한다. 이러한 내부 밀봉재(300)는 도 1에서 설명한 내부 밀봉재(300)와 동일할 수 있다. 다만, 본 실시예에서, 내부 패키지(1000i)는 내부 기판이 존재하지 않으므로, 내부 밀봉재(300)는 반도체 칩(100a)의 측면 및 상면, 그리고 보호층(180) 상에 배치될 수 있다.
도 12의 실시예에 따른 반도체 패키지(10000k)는 내부 패키지의 구조가 팬-아웃 구조라는 점을 제외하고 도 11의 반도체 패키지(10000j)와 유사한 구조를 가질 수 있다.
도 12를 참조하면, 본 실시예의 반도체 패키지(10000k)에서, 내부 패키지(1000j)는 팬-아웃 구조를 가질 수 있다. 즉, 재배선 라인(170)이 도 11에서의 구조에 비해 반도체 칩(100a)으로부터 더 멀리 확장할 수 있다. 또한, 반도체 칩(100a) 하면에서 벗어난 부분에서 재배선 라인(170)의 일부를 노출하도록 보호층(180)의 개구부가 형성될 수 있다. 그에 따라, 접속 부재(140)는 반도체 칩(100a)으로부터 벗어나 부분에 위치에서 개구부를 통해 재배선 라인(170)에 연결될 수 있다.
도 13의 실시예에 따른 반도체 패키지(10000l)는 내부 패키지의 내의 반도체 칩들의 적층 구조 및 본딩 구조 부분을 제외하고 도 5a의 반도체 패키지(10000d)와 유사한 구조를 가질 수 있다.
도 13을 참조하면, 본 실시예의 반도체 패키지(10000l)에서, 내부 패키지(1000k)는 내부 기판(200b) 상에 4개의 반도체 칩(100-1a, 100-2a, 100-3a, 100-4a)이 캐스케이드 타입(cascade type)의 오프셋 구조로 적층될 수 있다. 첫 번째 및 두 번째 반도체 칩(100-1a, 100-2a)의 오프셋 방향은 세 번째 및 세 번째 반도체 칩(100-3a, 100-4a)의 오프셋 방향과 반대일 수 있다. 이러한 오프셋 배치로 인해서, 4개의 반도체 칩(100-1a, 100-2a, 100-3a, 100-4a)의 칩 패드들(130)이 외부로 노출될 수 있고, 노출된 칩 패드(130)를 연결 배선(190)을 통해 내부 기판(200b)의 상부 패드(260)로 연결시킴으로써, 4개의 반도체 칩(100-1a, 100-2a, 100-3a, 100-4a)을 내부 기판(200b)에 전기적으로 연결시킬 수 있다.
한편, 와이어 본딩 방법을 통해 반도체 칩들(100-1a, 100-2a, 100-3a, 100-4a)과 내부 기판(200b)이 연결되기 때문에, 도시된 바와 같이 내부 기판(200b)의 상부 패드(130)는 반도체 칩들이 배치되지 않는 외곽 부분에 위치할 수 있다.
본 실시예의 반도체 패키지에서, 4개의 반도체 칩(100-1a, 100-2a, 100-3a, 100-4a)의 적층은 캐스케이드 타입(cascade type)의 오프셋 구조에 한하지 않는다. 예컨대, 지그재그형으로 적층될 수 있다. 또한, 적층되는 반도체 칩의 개수도 4개에 한하지 않고, 4개 미만 또는 5개 이상으로 적층될 수 있음은 물론이다.
도 14의 실시예에 따른 반도체 패키지(10000m)는 내부 패키지의 내의 반도체 칩들의 적층 구조 부분을 제외하고 도 13의 반도체 패키지(10000l)와 유사한 구조를 가질 수 있다.
도 14를 참조하면, 본 실시예의 반도체 패키지(10000m)에서, 4개의 반도체 칩(100-1a, 100-2a, 100-3a, 100-4a)은 접착층 또는 언더필(195)을 개재하여 적층될 수 있다. 그에 따라, 4개의 반도체 칩(100-1a, 100-2a, 100-3a, 100-4a)은 오프셋 구조로 적층되지 않고, 반도체 칩들의 측면이 동일면을 이루도록 적층될 수 있다.
접착층 또는 언더필(195)은 소정 두께를 가질 수 있고, 그에 따라, 인접한 반도체 칩들 간의 공간이 확보되어, 반도체 칩들 각각의 칩 패드(130)가 연결 배선(190)을 통해 내부 기판(200b)의 해당 상부 패드(260)와 연결될 수 있다.
지금까지, 여러 가지 실시예의 반도체 패키지를 설명하였다. 그러나 본 발명의 기술적 사상이 상기의 실시예에 한정되는 것은 아니다. 예컨대, 각 실시예의 주요 특징을 훼손하지 않는 범위에서 각 실시예들에서 설명되는 내용들은 다른 실시예에도 적용될 수 있다. 또한, 내부 밀봉재와 외부 밀봉재를 다른 모듈러스, 즉 내부 밀봉재를 작은 모듈러스의 물질로, 그리고 외부 밀봉재를 큰 모듈러스의 물질로 형성한다는 기술적 사상을 채용하는 경우, 어떤 종류의 패키지라도 본 발명의 기술적 사상에 포함될 수 있다.
도 15a 내지 도 15j는 도 5a의 반도체 패키지에 대한 제조 과정을 보여주는 단면도들로서, 반도체 칩의 대한 참조번호는 도 5a의 반도체 패키지 내의 반도체 칩의 구성요소들에 대한 참조번호를 참조한다.
도 15a를 참조하면, 다수의 TSV(250)가 형성된 기저 웨이퍼(200W)를 준비한다. 기저 웨이퍼(200W)는 캐리어 기판(4000) 상에 접착 부재(4200)를 통해 접착되어 준비될 수 있다.
캐리어 기판(4000)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 접착 부재(420)는 NCF, ACF, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 한편, 도시된 바와 같이 기저 웨이퍼(200W)는 접속 부재(240)가 캐리어 기판(4000)을 향하도록 접착될 수 있다.
한편, 기저 웨이퍼(200W)의 준비는 웨이퍼 레벨에서 다수의 TSV(250)가 형성된 웨이퍼이다. 이러한 기저 웨이퍼(200W)는 액티브 웨이퍼를 기반으로 할 수도 있고 인터포저 기판을 기반으로 형성될 수도 있다. 액티브 웨이퍼를 기반으로 한 경우, 기저 웨이퍼(200W)는 다수의 반도체 칩들을 구비할 수 있고, 다수의 반도체 칩들은 해당 TSV(250)를 각각 구비할 수 있다.
도 15b를 참조하면, 기저 웨이퍼(200W) 상에 소정 개수의 반도체 칩을 적층하여 다수의 적층칩부(100s)를 형성한다. 본 실시예에는 4개의 반도체 칩(100-1, 100-2, 100-3, 100-4)을 적층 하였지만, 반도체 칩의 적층 개수가 4개에 한정되지 않음은 전술한 바와 같다. 각 반도체 칩들의 적층은 순차적으로 수행되며, 상부의 반도체 칩의 접속 부재를 하부의 반도체 칩의 상부 패드에 열 압착 방법을 통해 접착하는 식으로 이루어지며, 또한, 반도체 칩 사이를 접착 부재(350)로 채움으로써 이루어질 수 있다.
접착 부재(350)로 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등이 이용될 수 있음은 전술한 바와 같다. 한편, 접착 부재(350) 대신 언더필 수지가 이용될 수도 있다. 특히, 첫 번째 반도체 칩(100-1)을 기저 웨이퍼(200W)에 접착할 때 언더필 수지를 이용할 수 있다.
도 15c를 참조하면, 적층칩부(100s)를 내부 밀봉재(300W)로 밀봉한다. 여기서, 내부 밀봉재(300W)는 비교적 모듈러스가 작은 물질로 형성된다. 예컨대, 내부 밀봉재(300W)는 수십 ~ 수백 MPa의 모듈러스를 가질 수 있다. 또한, 내부 밀봉재(300W)는 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 열경화성 물질의 경우, 페놀형, 산무수물형, 암민형의 경화제와 아크릴폴리머의 첨가제를 포함할 수 있다. 한편, 내부 밀봉재(300W)가 레진으로 형성되는 경우, 필러가 비교적 적게 함유될 수 있다.
도 15d를 참조하면, 내부 밀봉재(300W) 상면을 그라인딩하여, 내부 밀봉재(300W)의 두께를 줄인다. 경우에 따라, 도 2의 반도체 패키지와 유사한 구조를 형성하기 위하여, 적층칩부(100s)의 최상부 반도체 칩(100-4)의 상면을 노출시키도록 그라인딩을 수행할 수도 있다. 이러한 그라인딩 공정은 반도체 패키지를 박형화하기 위하여 실시되는 공정으로 경우에 따라, 생략될 수도 있다.
도 15e 및 15f를 참조하면, 캐리어 기판(4000)을 기저 웨이퍼(200W)로부터 분리한다. 한편, 접착 부재(4200)는 캐리어 기판(4000)과 함께 제거될 수도 있지만 별도로 제거될 수도 있다. 캐리어 기판(4000)이 제거됨에 따라, 기저 웨이퍼(200W)의 접속 부재(240)가 외부로 노출될 수 있다.
캐리어 기판(4000) 분리 후, 별도의 제2 캐리어 기판(5000)을 내부 밀봉재(300W)의 상면에 부착한다. 제2 캐리어 기판(500) 역시 접착 부재(5200)를 통해 접착될 수 있다. 한편, 도 15f에서, 이해의 편의를 위해 기저 웨이퍼(200W)의 접속 부재(260)가 상방을 향하도록 뒤집어져 도시된다.
제2 캐리어 기판(5000) 부착 후, 적층칩부(100s) 각각에 대한 EDS(Electrical Die Sorting) 테스트를 수행한다. EDS 테스트는 프로브 카드(8000) 등을 이용하여 수행할 수 있다. 프로브 카드(8000)에는 몸체부(8400) 및 단자 핀(8200)을 포함할 수 있다. 단자 핀(8200)은 예컨대 포고 핀들일 수 있다. 이러한 포고 핀들이 대응하는 기저 웨이퍼(200W)의 접속 부재(240)에 콘택되고 전기적 신호가 인가됨으로써 EDS 테스트가 수행될 수 있다.
EDS 테스트를 통해 적층칩부(100s)의 양호 또는 불량 여부를 판단한다. 이와 같이 적층칩부(100s)의 EDS 테스트를 통해 양호 또는 불량 여부가 판단되고 불량에 속하는 적층칩부(100s) 또는 그 적층칩부(100s) 포함하는 반도체 패키지는 폐기되게 된다. 따라서, 본 실시예의 반도체 패키지는 EDS 테스트를 통과한 칩들이 적층된 반도체 패키지들 일 수 있다. 그에 따라, 본 실시예의 반도체 패키지는 KGDS(Known Good Die Stack) 패키지로 부를 수 있다.
한편, 본 실시예의 반도체 패키지들은, 상기 도 15e 및 15f의 공정이 아닌 반도체 패키지가 완성된 후에 ESD 테스트가 수행될 수 있다. 그러한 경우에는 도 15e 및 15f의 공정은 생략될 수 있다. 도 15e 및 15f의 공정이 생략된 경우, 도 15g의 공정에서, 캐리어 기판(4000) 상에 기저 웨이퍼(200W)가 접착된 채로 싱귤레이션에 의한 분리 공정이 수행될 수 있다.
도 15g를 참조하면, EDS 테스트 공정 후에, 내부 기판(200), 적층칩부(100s) 및 내부 밀봉재(300b)를 포함한 내부 패키지(1000c) 각각으로 싱귤레이션을 통해 분리한다. 도시되지는 않았지만, 분리 공정은 내부 기판(200)이 제2 캐리어 기판(5000) 상에 접착된 상태에서 블레이드 소잉 또는 레이저 소잉을 통해, 내부 밀봉재(300W) 상면으로부터 제2 캐리어 기판(5000) 상의 접착 부재(5200) 소정 부분까지 절단한 후, 제2 캐리어 기판(5000)으로부터 내부 패키지(1000c)를 디태치(detach)함으로써 수행될 수 있다.
만약, 도 10에서와 같은 내부 패키지(1000h)를 구현하고자 하는 경우에는 적층칩부(100s)를 두 개씩 묶어서 절단 및 분리하는 방법을 수행할 수도 있다. 한편, 여기서 S1은 소잉에 의해 분리된 부분을 가리킨다.
도 15h를 참조하면, 분리 공정으로부터 획득한 다수의 내부 패키지(1000c)를 웨이퍼 형태의 제2 기저 웨이퍼(2000W)에 적층한다. 즉, 내부 기판(200)의 접속 부재(260)를 제2 기저 웨이퍼(2000W)의 상부 패드(2600)에 결합시킴으로써, 내부 패키지(1000c)를 제2 기저 웨이퍼(2000W)에 실장 한다.
제2 기저 웨이퍼(2000W)는 도 1에서 설명한 외부 기판에 대응되며, 그에 따라, 제2 기저 웨이퍼(2000W), 세라믹 기판, PCB, 유기 기판 및 인터포저 기판 등을 기반으로 형성될 수 있다. 또한, 경우에 따라, 제2 기저 웨이퍼(2000W)는 액티브 웨이퍼로 형성될 수도 있다.
한편, 차후 반도체 패키지의 분리 공정에서의 충분한 공간을 확보하기 위하여, 내부 패키지들(1000c)은 수평 방향으로 충분한 간격을 유지하면서 제2 기저 웨이퍼(2000W)에 실장될 수 있다.
도 15i를 참조하면, 내부 패키지(1000c)를 외부 밀봉재(3000W)로 밀봉한다. 여기서, 외부 밀봉재(3000W)는 비교적 모듈러스가 큰 물질로 형성된다. 예컨대, 외부 밀봉재(3000W)는 수 ~ 수십 GPa의 모듈러스를 가질 수 있다. 또한, 외부 밀봉재(3000W)는 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 열경화성 물질의 경우, 페놀형, 산무수물형, 암민형의 경화제와 아크릴폴리머의 첨가제를 포함할 수 있다. 한편, 외부 밀봉재(3000W)가 레진으로 형성되는 경우, 필러가 비교적 많이 함유될 수 있다.
한편, 외부 밀봉재(3000W)가 MUF 공정을 통해 형성된 경우, 외부 밀봉재(3000W)가 내부 패키지(1000c)와 제2 기저 웨이퍼(2000W) 사이를 채울 수 있다.만약, MUF 공정으로 수행되지 않는 경우에는 도 3에 도시된 바와 같이 내부 패키지(1000c)와 제2 기저 웨이퍼(2000W) 사이에 외부 언더필이 채워질 수 있다.
이러한 외부 밀봉재(3000W) 형성 공정 후에, 필요한 경우, 외부 밀봉재(3000W) 상면을 그라인딩하는 공정이 수행될 수 있다.
도 15j를 참조하면, 외부 밀봉재(3000W) 형성 후에, 외부 기판(2000), 내부 패키지(2000c), 및 외부 밀봉재(3000)를 포함한 반도체 패키지(10000d) 각각으로 싱귤레이션을 통해 분리한다. 여기서 S2은 소잉에 의해 분리된 부분을 가리킨다.
도시되지는 않았지만, 도 15h 이후 제2 기저 웨이퍼(2000W) 하부에 캐리어 기판이 접착될 수 있고, 본 분리 공정에서, 블레이드 소잉 또는 레이저 소잉을 통해, 외부 밀봉재(3000W) 상면으로부터 캐리어 기판 상의 접착 부재 소정 부분까지 절단한 후, 캐리어 기판으로부터 반도체 패키지(10000d)를 디태치(detach)함으로써 도 5a의 반도체 패키지(10000d)가 획득될 수 있다.
도 16a 내지 도 16e은 도 7의 반도체 패키지에 대한 제조 과정을 보여주는 단면도들로서, 반도체 칩의 대한 참조번호는 도 7의 반도체 패키지 내의 반도체 칩의 구성요소들에 대한 참조번호를 참조한다. 한편, 도 15e 내지 도 15j의 공정은 본 실시예에 반도체 패키지 제조 공정에도 그대로 적용될 수 있는바, 그에 대한 설명은 생략한다.
도 16a를 참조하면, 다수의 TSV(250)가 형성된 기저 웨이퍼(200W)를 준비한다. 기저 웨이퍼(200W)는 캐리어 기판(4000) 상에 접착 부재(4200)를 통해 접착되어 준비될 수 있다.
캐리어 기판(4000)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 접착 부재(420)는 NCF, ACF, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 한편, 도시된 바와 같이 기저 웨이퍼(200W)는 접속 부재(240)가 캐리어 기판(4000)을 향하도록 접착될 수 있다.
한편, 기저 웨이퍼(200W)는 웨이퍼 레벨에서 다수의 TSV(250)가 형성된 웨이퍼이다. 이러한 기저 웨이퍼(200W)는 액티브 웨이퍼를 기반으로 할 수도 있고 인터포저 기판을 기반으로 형성될 수도 있다. 본 실시예에서, 기저 웨이퍼(200W)는 액티브 웨이퍼를 기반으로 한 웨이퍼일 수 있다. 그에 따라, 기저 웨이퍼(200W)는 다수의 반도체 칩들을 구비할 수 있고, 다수의 반도체 칩들은 해당 TSV(250)를 각각 구비할 수 있다.
도 16b를 참조하면, 기저 웨이퍼(200W)를 스크라이브 레인(S/L)을 따라 소잉(sawing)하여 각각의 반도체 칩들로 분리한다. 각각의 반도체 칩들은 도 7의 내부 기판(200a)에 해당할 수 있다. 그에 따라, 이하, 설명의 편의를 위해, 기저 웨이퍼로부터 분리된 반도체 칩들을 "내부 기판"이라고 지칭한다. 한편, 여기서 S3은 소잉에 의해 분리된 부분을 가리킨다.
소잉을 기저 웨이퍼(200W) 부분에만 수행되고, 하부의 캐리어 기판(4000)에는 수행되지 않을 수 있다. 즉, 소잉은 접착 부재(4200) 소정 부분까지만 수행될 수 있다. 기저 웨이퍼(200W)가 내부 기판들(200a)로 분리된 후, 캐리어 기판(4000)을 제거한다. 캐리어 기판(4000) 제거시 접착 부재(4200)도 함께 제거될 수도 있지만 때에 따라서는 별도로 제거될 수도 있다. 한편, 경우에 따라, 다음 공정의 목적상 접착 부재(4200)가 제거되지 않을 수도 있다.
도 16c를 참조하면, 제2 캐리어 기판(5000)를 준비한다. 제2 캐리어 기판(5000) 상에 접착 부재(5200)가 형성될 수 있다. 제2 캐리어 기판(5000)는 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 본 실시예에서는 실리콘 기판 또는 유리 기판으로 형성될 수 있다. 접착 부재(5200)는 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다.
이러한 제2 캐리어 기판(5000)는 반드시 도 16b의 기저 웨이퍼(200W)에 대한 내부 기판 분리 공정 후에 준비될 필요는 없고, 기저 웨이퍼(200W)의 준비 전에, 또는 기저 웨이퍼(200W) 준비 후 기저 웨이퍼(200W)에 대한 내부 기판 분리 공정 전에 준비될 수도 있음은 물론이다.
한편, 접착 부재(5200) 형성 전에, 제2 캐리어 기판(5000) 상에 얼라인 마크가 형성될 수 있다. 얼라인 마크는 차후에 내부 기판들이 접착되는 위치를 표시하기 위한 마크이다.
분리된 내부 기판(200a) 각각을 제2 캐리어 기판(5000) 상에 접착 부재(5200)를 이용하여 접착한다. 내부 기판(200a)은 접속 부재(240)가 제2 캐리어 기판(5000)를 향하도록 접착될 수 있다. 내부 기판(200a)은 제2 캐리어 기판(5000) 상에 수평 방향으로 소정 간격을 가지고 배열되어 접착될 수 있는데, 소정 간격은 최종적으로 형성되는 반도체 패키지의 사이즈를 고려하여 적절히 선택될 수 있다.
본 실시예에서 내부 기판(200a)은 임의의 간격을 가지고 캐리어 기판 상에 배치됨으로써, 종래 기저 웨이퍼의 스크라이브 라인의 폭에 의해 제한되었던 언더필 공정 및 소잉 공정의 어려움을 해결할 수 있고, 또한 내부 패키지 완성 후, 칩 측면의 실리콘이 외부에 노출됨으로써 발생하는 오염, 파손, 계면 박리 등을 통한 물리적 화학적 손상을 방지할 수 있다.
도 16d를 참조하면, 각각의 내부 기판(200a) 상에 소정 개수의 반도체 칩을 적층하여 다수의 적층칩부(100s)를 형성한다. 본 실시예에는 4개의 반도체 칩(100-1, 100-2, 100-3, 100-4)을 적층 하였지만, 반도체 칩의 적층 개수가 4개에 한정되는 것은 아니다. 각 반도체 칩들의 적층은 순차적으로 수행되며, 상부의 반도체 칩의 접속 부재를 하부의 반도체 칩의 상부 패드에 열 압착 방법을 통해 접착하는 식으로 이루어지며, 또한, 반도체 칩 사이를 접착 부재(350)로 채움으로써 이루어질 수 있다.
접착 부재(350)로는 전술한 바와 같이 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등이 이용될 수 있음은 전술한 바와 같다. 한편, 접착 부재(350) 대신 언더필 수지가 이용될 수도 있다.
도시된 바와 같이 내부 기판(200a)과 적층되는 반도체 칩들의 사이즈, 즉 평면적이 동일할 수 있다. 물론 경우에 따라, 내부 기판(200a)이 반도체 칩들보다 더 클 수도 있다.
도 16e를 참조하면, 적층칩부(100s)를 내부 밀봉재(300W)로 밀봉한다. 여기서, 내부 밀봉재(300W)는 비교적 모듈러스가 작은 물질로 형성됨은 전술한 바와 같다.
한편, 내부 기판(200a)이 반도체 칩들과 동일한 사이즈를 가지므로, 내부 밀봉재(300W)에 의해 내부 기판(200a)의 측면과 반도체 칩들의 측면이 함께 밀봉될 수 있다. 그에 따라, 내부 밀봉재(300W)의 내부 측면과, 내부 기판(200a)의 측면 및 반도체 칩들의 측면이 동일 수직 평면을 이룰 수 있다.
이러한 내부 밀봉재(300W) 형성 공정 후, 내부 밀봉재(300W) 상면을 그라인딩하는 공정을 수행할 수 있다. 이러한 그라인딩 공정은 생략될 수도 있다. 한편, 도 2의 반도체 패키지와 유사한 구조를 형성하기 위하여, 적층칩부(100s)의 최상부 반도체 칩(100-4)의 상면을 노출시키도록 그라인딩을 수행할 수도 있다.
이후, 도 15e 내지 도 15j와 동일한 공정이 수행될 수 있다. 도 15j 공정 후에, 도 7과 같은 반도체 패키지(10000f)가 완성될 수 있다.
도 17a 내지 도 17h는 도 12의 반도체 패키지에 대한 제조 과정을 보여주는 단면도들이다. 한편, 도 16c, 및 도 16e 공정, 그리고 도 15e 내지 도 15j의 공정은 본 실시예에 반도체 패키지 제조 공정에도 그대로 적용될 수 있는바, 그에 대한 설명은 생략한다.
도 17a를 참조하면, 다수의 반도체 칩을 포함한 기저 웨이퍼(100W)를 준비한다. 반도체 칩 각각에는 칩 패드(130)가 형성될 수 있다. 이러한 패드(130)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 금(Au), 팔라듐(Pd) 등의 메탈로 형성될 수 있고, 다중층 또는 단일층으로 형성될 수 있다.
도 17b를 참조하면, 기저 웨이퍼(100W) 후면, 즉 기저 웨이퍼(100W)를 구성하는 반도체 칩들의 상면을 연마하여 제거하는 백-랩(Back-Lap: B/L)을 수행한다. 백-랩 수행 후, 기저 웨이퍼(100W)를 싱귤레이션을 통해 각각의 반도체 칩(100a)으로 분리한다.
도 17c를 참조하면, 분리된 각 반도체 칩(100a)을 캐리어 기판(6000) 상의 접착 부재(6200)에 접착시킨다. 이때, 접착되는 반도체 칩(100a)의 면은 패드(130)가 형성되어 있는 면이다. 접착 부재(6200)는 예컨대 테이프일 수 있다. 테이프는 차후 분리가 용이한 디태처블(detachable) 테이프이다. 예컨대, 테이프는 UV 조사를 통해 용이하게 제거할 수 있는 라미네이트(laminate) 또는 UV 필름일 수 있다.
한편, 반도체 칩(100a) 접착 전에, 테이프 상에 반도체 칩의 위치 얼라인을 위한 패터닝 공정이 수행될 수 있다. 패터닝 공정을 통해 형성된 패턴은 접착되는 다이, 즉 반도체 칩(100a)의 얼라인을 위한 표시로서, 형성된 패턴 위치에 반도체 칩들이 정확하게 접착됨으로써, 이후의 공정들이 정밀하게 진행될 수 있다.
한편, 캐리어 기판(6000) 상으로 접착되는 반도체 칩들 간의 거리는 요구되는 반도체 패키지의 사이즈에 따라, 적절히 조절될 수 있음은 물론이다. 현재, 반도체 칩(100a) 자체는 축소되고 있지만, 반도체 패키지 사이즈는 표준으로 규정되어 있으므로, 반도체 칩들 간의 거리를 줄이는 것은 어느 정도 한계가 있다. 예컨대, 팬-아웃 구조의 경우에, 반도체 칩이 존재하지 않은 밀봉재 상면 부분으로 재배선 라인이 확장되고, 그러한 확장된 재배선 라인 부분에 접속 부재가 연결되게 된다.
도 17d를 참조하면, 반도체 칩(100a) 접착 후, 내부 밀봉재(300)로 반도체 칩(100a)을 밀봉한다. 참고로, 반도체 칩(100a)의 칩 패드(130)가 형성된 하면은 캐리어 기판(6000)의 접착 부재(6200)에 접착되므로, 반도체 칩(100a)의 측면 및 상면이 내부 밀봉재(300)에 의해 둘러싸일 수 있다. 한편, 반도체 칩(100a)의 하면은 내부 밀봉재(300)에 의해 밀봉되지 않을 수 있다. 내부 밀봉재(300)는 도 1의 내부 밀봉재(300)에서 설명한 바와 같다.
도 17e를 참조하면, 내부 밀봉재(300) 형성 후, 반도체 칩(100a) 및 내부 밀봉재(300)를 포함한 패키지 복합체(7000)를 캐리어 기판(6000)으로부터 분리시킨다. 이러한 분리 공정 후에, 반도체 칩(100a) 하면은 내부 밀봉재(300)로부터 외부로 노출될 수 있다. 이하에서는 이해의 편의를 위해 패키지 복합체(7000)를 뒤집어서 도시한다. 즉, 반도체 칩(100a)의 패드(130)가 형성된 하면이 상방을 향하도록 도시된다.
도 17f를 참조하면, 반도체 칩(100a)의 하면 및 내부 밀봉재(300) 소정 부분으로 재배선 라인(170)이 형성된다. 재배선 라인(170)은 리소그라피 또는 프린팅 방법으로 형성할 수 있고 도전 물질, 즉 은(Ag), 구리(Cu), 금(Au), 니켈(Ni), 팔라듐(Pd) 등의 금속으로 형성할 수 있다. 프린팅 방법으로 형성하는 경우, 롤-투-롤과 같은 임프린팅 및 도금 방법을 이용할 수 있다. 예컨대, 롤-투-롤로 씨드 메탈을 형성하고 씨드 메탈 상에 도금 메탈을 형성하여 재배선 라인(170)을 형성할 수 있다. 재배선 라인(170)은 단일층 또는 다중층으로 형성될 수 있다.
17g를 참조하면, 재배선 라인(170) 형성 후, 리소그라피 또는 프린팅 방법을 통해 보호층(180)을 형성한다. 프린팅 방법을 이용하는 경우, 스크린 프린팅과 같은 임프린팅을 통해 솔더-레지스트로 보호층(180)을 형성할 수 있다.
보호층(180)은 재배선 라인(170) 상면, 반도체 칩(100a)의 하면 중 재배선 라인(170)이 형성되지 않은 부분 및 내부 밀봉재(300) 상면 중 재배선 라인(170)이 형성되지 않은 부분 등으로 형성될 수 있다. 이러한 보호층(180)은 폴리머로 형성되며, 소정 부분으로 재배선 라인(170)을 노출시키는 개구부를 포함할 수 있다. 이러한 개구부는 재배선 라인(170)의 상면만을 노출시킬 수 있지만, 때에 따라, 재배선 라인(170)의 측면도 노출시킬 수도 있다. 보호층(180)은 5 ~ 20 ㎛ 정도로 두껍게 형성될 수도 있다.
도 17h를 참조하면, 보호층(180)의 개구부에 접속 부재(140)를 형성한다. 접속 부재(140)는 예컨대 솔더 볼일 수 있다. 이와 같이 형성된 접속 부재(140)는 팬-아웃 구조 BGA를 구성하게 된다. 한편, 본 실시예에서는 재배선 라인(170) 상에 바로 솔더 볼이 배치될 수 있다. 재배선 라인(170)은 솔더의 웨팅(wetting) 향상, 디퓨전 방지 등을 위해, Ag/Ni/Au 다중층으로 형성될 수 있다.
한편, 본 실시예에서는 접속 부재(140)가 반도체 칩(100a)의 외곽으로 배치되는 팬-아웃 구조로 형성되었지만, 도 11의 반도체 패키지와 같이 팬-인 구조로 형성될 수 있음은 물론이다. 또한, 그에 한정되지 않고, 경우에 따라, 팬-인 및 패-아웃 구조를 복합한 복합 구조로 접속 부재가 형성될 수 있다.
도 17i를 참조하면, 접속 부재(140) 형성 후, 패키지 복합체(7000)를 개별 내부 패키지(1000k)로 싱귤레이션하는 분리 공정을 수행한다. 이러한 싱귤레이션에 의한 분리 공정을 통해 도 12의 반도체 패키지 내의 내부 패키지(1000j)가 완성될 수 있다. 이후, 도 16c, 및 도 16e 공정, 그리고 도 15e 내지 도 15j의 공정을 수행하면 도 12의 반도체 패키지(10000k)가 완성될 수 있다. 본 실시예에서는 도 16d와 같은 다수의 반도체 칩을 적층하는 공정은 생략될 수 있다.
도 18은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 18을 참조하면, 메모리 카드(10) 내에서 제어기(11)와 메모리(12)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(11)에서 명령을 내리면, 메모리(12)는 데이터를 전송할 수 있다. 제어기(11) 및/또는 메모리(12)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(12)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(10)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 19는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 19를 참조하면, 전자시스템(80)은 제어기(81), 입/출력 장치(82), 메모리(83) 및 인터페이스(84)를 포함할 수 있다. 전자시스템(80)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(81)는 프로그램을 실행하고, 전자시스템(80)을 제어하는 역할을 할 수 있다. 제어기(81)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(82)는 전자시스템(80)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(80)은 입/출력 장치(82)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(82)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(83)는 제어기(81)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(81)에서 처리된 데이터를 저장할 수 있다. 제어기(81) 및 메모리(83)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 인터페이스(84)는 상기 전자시스템(80)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(81), 입/출력 장치(82), 메모리(83) 및 인터페이스(84)는 버스(85)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(80)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 SSD 장치를 개략적으로 보여주는 단면도로서, 도 19의 전자시스템(80)이 SSD 장치(30)에 적용되는 예를 보여주고 있다.
도 20을 참조하면, 본 실시예의 SSD(Solid State Drive) 장치(30)는 메모리 패키지(31), SSD 컨트롤러(33), DRAM(Dynamic Random Access Memory, 35) 및 메인 보드(37)을 포함할 수 있다.
메모리 패키지(31), SSD 컨트롤러(33), DRAM(35) 등은 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 그러나 이에 한하지 않고, 서로 다른 모듈러스를 갖는 내부 밀봉재와 외부 밀봉재를 채용하는 다른 구조의 반도체 패키지를 이용한 SSD 장치도 본 발명의 기술적 사상에 포함됨은 물론이다.
이러한 메모리 패키지(31)는 메인 보드(37) 상에 외부 접속 부재(도 1의 2400)를 통해 실장될 수 있으며, 도시된 바와 같이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)가 구비될 수 있다. 그러나 이에 한하지 않고, SSD 컨트롤러(33)의 채널 지원 상태에 따라, 더 많은 메모리 패키지(31)가 실장될 수 있다. 한편, 메모리 패키지(31)가 멀티 채널로 구성된 경우에는 메모리 패키지(31)가 4개 미만으로 감소될 수도 있다.
메모리 패키지(31)는 솔더 볼과 같은 외부 접속 부재(2400)를 통해 메인 보드(37)에 BGA(ball grid array) 방식으로 실장될 수 있다. 그러나 그에 한정되지 않고 다른 실장 방식으로 실장될 수 있음은 물론이다. 예컨대, PGA (pin grid array) 방식, TCP (tape carrier package) 방식, COB (chip-on-board) 방식, QFN (quad flat non-leaded) 방식, QFP (quad flat package) 방식 등으로 실장될 수 있다.
SSD 컨트롤러(33)는 8개의 채널을 구비할 수 있고, 그러한 8개의 채널들이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)의 해당 채널들과 일대일로 연결되어, 메모리 패키지(31) 내의 반도체 칩들을 제어할 수 있다.
SSD 컨트롤러(33)는 SATA(serial advanced technology attachment) 표준, PATA(parallel advanced technology attachment) 표준, 또는 SCSI (small computer system interface) 표준에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, 상기 SATA 표준은 소위 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄할 수 있다. PATA 표준은 IDE (integrated drive electronics), E-IDE (enhanced-IDE) 등의 모든 IDE 계열 표준을 포괄할 수 있다.
또한, SSD 컨트롤러(33)는 EEC 또는 FTL 처리 등을 담당할 수도 있다. 이러한 SSD 컨트롤러(33)도 패키지 형태로 메인 보드(37) 상에 실장될 수 있다. SSD 컨트롤러(33)는 메모리 패키지(31)와 같이 BGA 방식, PGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등으로 메인 보드(37)에 실장될 수 있다.
DRAM(35)은 보조 메모리 장치로서, SSD 컨트롤러(33)와 메모리 패키지(31) 사이의 데이터 교환에 있어서 버퍼 역할을 수행할 수 있다. 이러한 DRAM(35) 역시 메인 보드(37)에 BGA 방식, PGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등의 다양한 방식으로 실장될 수 있다.
메인 보드(37)는 인쇄회로기판, 플렉서블 인쇄회로기판, 유기 기판, 세라믹 기판, 테이프 기판 등일 수 있다. 메인 보드(37)는, 예를 들면, 상면 및 하면을 갖는 코어 보드(미도시)와, 상면 및 하면 상에 각각 형성된 수지층(미도시)을 포함할 수 있다. 또한, 수지층들은 다층 구조로 형성될 수 있고, 다층 구조 사이에 배선 패턴을 형성하는 신호층, 접지층, 또는 전원층이 개재될 수 있다. 한편, 수지층 상에 별도의 배선 패턴이 형성될 수도 있다. 도면상, 메인 보드(37) 상에 표시된 미세 패턴들은 배선 패턴 또는 다수의 수동 소자들을 의미할 수 있다. 한편, 메인 보드(37)의 한쪽 편 예컨대, 왼쪽 편에는 외부 장치와 통신하기 위한 인터페이스(39)가 형성될 수 있다.
도 21은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
도 21은 도 20의 전자 시스템(80)이 모바일 폰(40)에 적용되는 예를 보여주고 있다. 그밖에, 전자시스템(80)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
30: SSD 장치 31: 메모리 패키지 33: SSD 컨트롤러 35: DRAM 37: 메인 보드 39: 인터페이스 40: 모바일 폰 80: 전자시스템 100, 400: 반도체 칩 110, 210, 2100: 몸체부 120, 220: 패시베이션층 130: 칩 패드 140, 240: 접속 부재 150, 250: TSV 160, 260, 2600: 상부 패드 170: 재배선 라인 180: 보호층 190: 연결 배선 195: 접착층 200: 내부 기판 230, 2300: 하부 패드 300: 내부 밀봉재 320: 언더필 350, 4200, 5200, 6200: 접착 부재 1000: 내부 패키지 2000: 외부 기판 2100: 바디층 2200: 하부 보호층 2250: 비아 콘택 2400: 외부 접속 부재 2500: 상부 보호층 2700: 배선층 2800: 비아 패드 3000: 외부 밀봉재 4000, 5000, 6000: 캐리어 기판, 7000: 패키지 복합체 8000: 프로브 카드 8200: 단자 핀 8400: 몸체부 10000: 반도체 패키지

Claims (33)

  1. TSV(Through Silicon Via)가 형성된 내부 기판, 상기 내부 기판 상에 실장된 적어도 하나의 반도체 칩, 및 상기 적어도 하나의 반도체 칩을 밀봉하는 내부 밀봉재를 구비한 내부 패키지;
    상기 내부 기판 하면에 배치된 접속 부재를 통해 상기 내부 패키지가 실장되는 외부 기판; 및
    상기 내부 패키지를 밀봉하는 외부 밀봉재;를 포함하고,
    상기 내부 밀봉재는 상기 외부 밀봉재보다 작은 모듈러스(Young's modulus)를 가지며,
    상기 적어도 하나의 반도체 칩은 상기 TSV를 통해 상기 접속 부재에 연결되며,
    상기 내부 패키지는 상기 접속 부재를 통해 상기 외부 기판의 상면 상에 직접 실장된 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 내부 밀봉재의 모듈러스는 상기 외부 밀봉재의 모듈러스의 1/10 이하인 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 내부 밀봉재는 실리콘(silicone) 계열 물질, 열경화성 물질, 열가소성 물질, 및 UV 처리 물질 중 적어도 하나의 물질을 포함하고,
    상기 외부 밀봉재는 에폭시(epoxy) 계열 물질, 열경화성 물질, 열가소성 물질, 및 UV 처리 물질 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 열경화성 물질은 페놀형(Phenol type), 산무수물형(Acid Anhydride type), 및 암민형(Amine type) 중 적어도 하나의 경화제와 아크릴폴리머(Acrylic Polymer)의 첨가제를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 내부 밀봉재 및 외부 밀봉재는 동일한 수지로 형성되며,
    상기 외부 밀봉재가 상기 내부 밀봉재보다 큰 밀도의 필러(filler)를 함유하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 적어도 하나의 반도체 칩은 2개 이상이고,
    상기 적어도 하나의 반도체 칩 중 일부는 메모리 칩이고, 나머지 일부는 로직 칩인 것을 특징으로 하는 반도체 패키지.
  7. 삭제
  8. 제1 항에 있어서,
    상기 적어도 하나의 반도체 칩은 2개 이상이고,
    상기 적어도 하나의 반도체 칩은 상기 내부 기판 상에 다층구조로 적층된 적층칩부를 구성하는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 적어도 하나의 반도체 칩 각각에 칩 TSV 및 상기 칩 TSV에 연결되는 칩 접속부재가 형성되어 있거나, 또는 상기 적층칩부의 최상부에 배치하는 반도체 칩을 제외한 나머지 반도체 칩 각각에 상기 칩 TSV 및 상기 칩 TSV에 연결되는 칩 접속부재가 형성되어 있으며,
    상기 적어도 하나의 반도체 칩은 상기 칩 TSV 및 칩 접속 부재를 통해 서로 연결된 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 적어도 하나의 반도체 칩은 2개 이상이고,
    상기 적어도 하나의 반도체 칩의 일부는 제1 적층칩부를 구성하고, 나머지 일부는 제2 적층칩부를 구성하며,
    상기 내부 기판 상에서 상기 제1 적층칩부 및 상기 제2 적층칩부는 상기 내부 기판의 상면에 평행한 수평 방향으로 서로 이격되어 배치되는 것을 특징으로 하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 제1 적층칩부 및 제2 적층칩부 모두가 메모리 칩으로 구성되거나,
    상기 제1 적층칩부는 메모리 칩으로 구성되고 상기 제2 적층칩부는 로직 칩으로 구성되는 것을 특징으로 하는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 내부 기판은,
    상기 내부 패키지를 구성하는 다수의 반도체 칩을 포함하는 액티브 웨이퍼로 형성되거나, 또는 상기 내부 패키지를 구성하는 다수의 단위 인터포저를 포함하는 인터포저(interposer) 기판으로 형성된 것을 특징으로 하는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 내부 기판의 측면은 상기 내부 밀봉재에 의해 밀봉된 것을 특징으로 하는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 내부 기판의 측면은 상기 내부 밀봉재로부터 노출된 것을 특징으로 하는 반도체 패키지.
  15. 삭제
  16. 제1 항에 있어서,
    상기 내부 패키지는 팬-인(fan-in) 또는 팬-아웃(fan-out) 구조의 패키지인 것을 특징으로 하는 반도체 패키지.
  17. TSV가 형성된 내부 기판;
    상기 내부 기판 상에 적어도 하나의 반도체 칩이 적층되어 형성된 적층칩부;
    상기 적층칩부를 밀봉하는 내부 밀봉재;
    상기 내부 기판 하면에 배치된 접속 부재를 통해 상기 내부 기판이 실장되는 외부 기판; 및
    상기 내부 기판, 적층칩부 및 내부 밀봉재를 밀봉하고, 상기 내부 밀봉재의 모듈러스보다 큰 모듈러스(Young's modulus)를 갖는 외부 밀봉재;를 포함하고,
    상기 적어도 하나의 반도체 칩은 상기 TSV를 통해 상기 접속 부재에 연결되며,
    상기 내부 기판은 상기 접속 부재를 통해 상기 외부 기판의 상면 상에 직접 실장된 것을 특징으로 하는 반도체 패키지.
  18. 제17 항에 있어서,
    상기 내부 밀봉재의 모듈러스는 상기 외부 밀봉재의 모듈러스의 1/10 이하인 것을 특징으로 하는 반도체 패키지.
  19. 제17 항에 있어서,
    상기 내부 기판 상에, 상기 적층칩부가 적어도 2개 형성되고, 적어도 2개의 상기 적층칩부는 상기 내부 기판의 상면에 평행한 수평 방향으로 서로 이격되어 배치된 것을 특징으로 하는 반도체 패키지.
  20. 제17 항에 있어서,
    상기 내부 기판은 상기 적층칩부와 평면적이 동일하거나 큰 것을 특징으로 하는 반도체 패키지.
  21. 제20 항에 있어서,
    상기 내부 기판이 상기 적층칩부와 평면적이 동일한 경우,
    상기 내부 밀봉재는 상기 내부 기판의 측면을 밀봉하는 것을 특징으로 하는 반도체 패키지.
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